JP2635789B2 - 信号遅延回路及び該回路を用いたクロック信号発生回路 - Google Patents

信号遅延回路及び該回路を用いたクロック信号発生回路

Info

Publication number
JP2635789B2
JP2635789B2 JP1331131A JP33113189A JP2635789B2 JP 2635789 B2 JP2635789 B2 JP 2635789B2 JP 1331131 A JP1331131 A JP 1331131A JP 33113189 A JP33113189 A JP 33113189A JP 2635789 B2 JP2635789 B2 JP 2635789B2
Authority
JP
Japan
Prior art keywords
delay
signal
circuit
transistor
supplied
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1331131A
Other languages
English (en)
Other versions
JPH02276311A (ja
Inventor
明 長永
研二 松尾
宏之 茂木
英明 内田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP1331131A priority Critical patent/JP2635789B2/ja
Priority to US07/466,472 priority patent/US5059838A/en
Priority to EP90100915A priority patent/EP0379169B1/en
Priority to DE69028324T priority patent/DE69028324T2/de
Publication of JPH02276311A publication Critical patent/JPH02276311A/ja
Application granted granted Critical
Publication of JP2635789B2 publication Critical patent/JP2635789B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00323—Delay compensation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/00097—Avoiding variations of delay using feedback, e.g. controlled by a PLL
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/0013—Avoiding variations of delay due to power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、位相同期ループ方式の信号遅延回路及び
該回路を用いたクロック信号発生回路に関する。
（従来の技術） 入力クロック信号を所定期間遅延する信号遅延回路、
入力クロック信号の２倍の周波数を持つクロック信号を
出力する周波数逓倍回路、制御電圧に応じた周波数を持
つクロック信号を出力する電圧制御発振回路（以下、VC
Oと称する）、等はLSI内に必要に応じて形成される。
第20図は従来の信号遅延回路の構成を示す回路図であ
る。入力クロック信号CLKINはインバータ151に供給され
る。このインバータ151の出力信号は、抵抗152及び容量
153からなる遅延回路154を介してインバータ155に供給
され、このインバータ155から遅延されたクロック信号C
LKOUTが得られる。
第21図は従来の周波数逓倍回路の構成を示す回路図で
あり、第22図はそのタイミングチャートである。入力ク
ロック信号CLKINはイクスクルーシブOR回路156の一方入
力端に供給されると共に、インバータ157と容量158から
なる遅延回路159に供給される。この遅延回路159による
遅延信号ａはインバータ160に供給され、このインバー
タ160の出力信号ｂは上記イクスクルーシブOR回路156の
他方入力端に供給され、のイクスクルーシブOR回路156
から逓倍されたクロック信号CLKOUTが得られる。
第23図は、上記第21図の周波数逓倍回路内のイクスク
ルーシブOR回路156の真理値をまとめて示す図である。
イクスクルーシブOR回路は156は、上記入力クロック信
号LCKINとインバータ160の出力信号ｂとの論理を第23図
の関係に従って取り、その結果を出力することにより、
第22図に示すように入力クロック信号CLKINの２倍の周
波数を持つクロック信号CLKOUTが得られる。
また、第24図は従来のVCOの構成を示す回路図であ
る。上記周波数逓倍回路が入力クロック信号の２倍の周
波数のクロック信号を発生することができるのに対し、
このVCOは出力クロック信号の周波数を制御電圧に応じ
て変化させることができるという特徴がある。すなわ
ち、第24図において、161は制御電圧V inの入力ノー
ド、162は入力用のＮチャネルMOSトランジスタ、163及
び164はカレントミラー回路165を構成する負荷用のＰチ
ャネルMOSトランジスタである。また、ＰチャネルンMOS
トランジスタ166及びＮチャネルMOSトランジスタ167はC
MOSインバータ168を構成しており、その出力ノード169
と接地電位との間には容量170が接続されている。さら
に、ＰチャネルMOSトランジスタ171及びＮチャネルンMO
Sトランジスタ172はCMOSインバータ173を構成してお
り、その出力ノード174と接地電位との間には容量175が
接続されている。上記CMOSインバータ168,173の出力ノ
ード169,174には、電圧比較器176,177の入力端が接続さ
れており、両電圧比較器176,177の出力端はRSフリップ
フロップ178のセット入力端Ｓ、リセット入力端Ｒにそ
れぞれ接続されている。このフリップフロップ178のセ
ット出力端Ｑ、リセット出力端は、上記２個のCMOSイ
ンバータ168,173の入力端に接続されており、リセット
出力端の信号がインバータ179により反転されて出力F
outとして取り出される。
次に、このVCOの動作を簡単に説明する。制御電圧V i
nに応じた電流が入力トランジスタ162に流れ、これと等
しい電流Ｉがカレントミラー回路165の出力トランジス
タ164側から２個のCMOSインバータ168,173に供給され
る。初期状態として、フリップフロップ回路178の出力
端Ｑが“L"レベル、出力端が“H"レベルであるとする
と、２個のCMOSインバータ168,173内のトランジスタ16
6,172はオン、トランジスタ167,171はオフになってい
る。この状態では、上記電流Ｉにより、オン状態の一方
のトランジスタ166を通じて容量170が充電される。この
容量170の充電時に、その端子電圧が電圧比較器176の閾
値電圧V th1を越えると、その出力が“H"レベルにな
り、これによりフリップフロップ回路178が反転し、そ
の出力Q,が“H"レベル、“L"レベルにそれぞれ反転す
る。そして、２個のCMOSインバータ168,173内のトラン
ジスタ166,172がオフし、トランジスタ167,171がオンす
る。すると、上記電流Ｉにより、オン状態になった一方
のトランジスタ171を通じて容量175が充電される。この
とき、予め充電されている容量170の電荷は、オン状態
になった他方のトランジスタ167を通じて接地電位に放
電される。充電が行われている容量175の端子電圧が、
電圧比較器177の閾値電圧V th2を越えると、その出力が
“H"レベルになり、フリップフロップ回路178が反転
し、その出力Q,が“L"レベル、“H"レベルにそれぞれ
反転する。そして、２個のCMOSインバータ168,173内の
トランジスタ166,172がオン、トランジスタ167,171がオ
フの状態に戻る。このような動作が繰返し行われること
により、インバータ179の出力端に出力信号F outが得ら
れ、その周波数f outは次式で与えられる。
f out＝I/（2C・V th） ……１ ここで、Ｃは上記容量170,175の値であり、V thは電
圧比較器176,177それぞれの閾値電圧V th1、V th2であ
る。
ところで、第20図に示す従来の信号遅延回路では、遅
延時間を得るための抵抗や容量の値が製造条件（プロセ
スパラメータ）のばらつきに左右され、遅延量が一様に
定まらないという欠点がある。
また、第21図の周波数逓倍回路では、入力クロック信
号CLKINを遅延させ、イクスクルーシブOR回路156の２つ
の入力信号の位相差を利用して出力クロック信号CLKOUT
を得るようにしている。かし、この場合にも、遅延量を
得るためのインバータの特性や容量の値は製造条件のば
らつきに左右されると共に、インバータの特性は使用電
源電圧及び周囲温度にも依存性があり、遅延量が一様に
定まらないという問題がある。従って、出力クロック信
号CLKOUTの“H"レベル期間（第22図中のTH）と、“L"レ
ベル期間（第22図中のTL）がその都度ばらつき、最悪の
場合には“H"レベル期間もしくは“L"レベル期間がほと
んどない、いわゆるヒゲ状となり、場合によっては常に
“H"レベルもしくは“L"レベルのままの状態になること
もある。
さらに、第24図のVCOでも、製造条件のばらつきに伴
って各トランジスタのゲート長、閾値電圧、ゲート酸化
膜厚等がばらつくので、前記１式中のI,C,V thが大きく
変動し、発振中心周波数が大きく変動してしまう。従っ
て、例えばこのVCOをPLL（位相同期ループ）システム等
に用いた場合に、そのシステムの特性に悪影響を及ぼす
ことになり、製品の歩留りが低下するという問題があ
る。
（発明が解決しようとする課題） このように従来の信号遅延回路は、製造条件の影響を
大きく受けて遅延量が一定にならないという欠点があ
り、さらに従来の周波数逓倍回路や電圧制御発振回路等
の発振回路も、製造条件の影響を大きく受けて、逓倍出
力が安定に得られない、発振中心周波数が大きく変動す
る、等の欠点がある。
この発明は上記のように事情に考慮してなされたもの
であり、その目的は、製造条件のばらつきに影響されず
に、一定の遅延量を得ることができる信号遅延回路を提
供することにある。
またこの発明の目的は、出力周波数の安定したクロッ
ク信号発生回路を提供することにある。
さらにこの発明の目的は、発振中心周波数が変動せ
ず、常に一定値に固定することができるクロック信号発
生回路を提供することにある。
［発明の構成］ （課題を解決するための手段と作用） この発明の信号遅延回路は、それぞれが制御信号に基
づいて信号遅延時間が制御される少なくとも１個の遅延
段からなり、一定周波数の入力信号を遅延させる遅延手
段と、上記遅延手段における隣接した２個の遅延段の各
出力信号が供給される論理ゲート回路からなり、遅延段
１個当たりの信号遅延量に応じたパルス幅を持つパルス
信号を出力する遅延量検出手段と、上記入力信号及び上
記遅延量検出手段からのパルス信号が供給され、両信号
のパルス幅の比に応じた直流電圧を発生するチャージポ
ンプ回路と、上記チャージポンプ回路の出力電圧を上記
遅延手段の遅延段に上記制御信号として供給する信号供
給経路とを具備し、上記チャージポンプ回路は、電流通
路が第１の電源と出力ノードとの間に挿入された電流源
用の第１極性の第１のトランジスタと、電流通路が上記
第１のトランジスタの電流通路に対して直列に挿入され
上記入力信号がゲートに供給される第１極性の第２のト
ランジスタと、電流通路が第２の電源と上記出力ノード
との間に挿入された電流源用の第２極性の第３のトラン
ジスタと、電流通路が上記第３のトランジスタの電流通
路に対して直列に挿入され上記遅延両検出手段からのパ
ルス信号がゲートに供給される第２極性の第４のトラン
ジスタと、上記出力ノードと上記第２の電源との間に挿
入された容量とを含んで構成されていることを特徴とす
る。
上記信号遅延回路によれば、遅延手段に一定周波数の
入力信号を供給することにより、この入力信号が遅延段
で遅延される。そして、遅延段における遅延量は、チャ
ージポンプ回路、遅延手段及び遅延量検出手段から構成
される位相同期ループによる制御により、チャージポン
プ回路内の容量に流し込む電流と流れ出る電流との比に
応じて設定され、使用電源電圧、周囲温度あるいは製造
条件のばらつき等には影響を受けない。このため、遅延
手段からは一定の遅延量を持つ出力信号を取出すことが
できる。
この発明のクロック信号発生回路は、それぞれが制御
信号に基づいて信号遅延時間が制御される複数個の遅延
段からなり、一定周波数の入力信号を遅延させる遅延手
段と、上記遅延手段における隣接した２個の遅延段の各
出力信号が供給される論理ゲート回路からなり、遅延段
１個当たりの信号遅延量に応じたパルス幅を持つパルス
信号を出力する第１の論理回路と、上記入力信号及び上
記第１の論理回路からのパルス信号が供給され、両信号
のパルス幅の比に応じた直流電圧を発生するチャージポ
ンプ回路と、上記チャージポンプ回路の出力電圧を上記
遅延手段の遅延段に上記制御信号として供給する信号供
給経路と、少なくとも上記遅延手段の遅延出力信号が供
給され、これらの信号から上記入力信号とは周波数が異
なるクロック信号を発生する第２の論理回路とを具備
し、上記チャージポンプ回路は、電流通路が第１の電源
と出力ノードとの間に挿入された電流源用の第１極性の
第１のトランジスタと、電流通路が上記第１のトランジ
スタの電流通路に対して直列に挿入された上記入力信号
がゲートに供給される第１極性の第２のトランジスタ
と、電流通路が第２の電源と上記出力ノードとの間に挿
入された電流源用の第２極性の第３のトランジスタと、
電流通路が上記第３のトランジスタの電流通路に対して
直列に挿入され上記第１の論理回路からのパルス信号が
ゲートに供給される第２極性の第４のトランジスタと、
上記出力ノードと上記第２の電源との間に挿入された容
量とを含んで構成されていることを特徴とする。
上記クロック信号発生回路によれば、上記発明の信号
遅延回路に対し第２の論理回路を追加することによっ
て、入力信号よりも周波数が高くかつ一定の周波数を持
つクロック信号を取出すことができる。
さらにこの発明の信号遅延回路は、それぞれが制御信
号に基づいて信号遅延時間が制御される複数個の遅延段
からなり、一定周波数の入力信号を遅延させる遅延手段
と、上記遅延手段における隣接した２個の遅延段の各出
力信号が供給される論理ゲート回路からなり、遅延段１
個当たりの信号遅延量に応じたパルス幅を持つパルス信
号を出力する第１の論理回路と、上記入力信号及び上記
第１の論理回路の出力信号が供給され、両信号のパルス
幅の比に応じた直流電圧を発生するチャージポンプ回路
と、上記チャージポンプ回路の出力電圧を上記遅延手段
の遅延段に上記制御信号として供給する信号供給経路
と、少なくとも上記遅延手段の遅延出力信号が供給さ
れ、これらの信号から上記入力信号とは周波数が異なる
多相のクロック信号を発生する第２の論理回路とを具備
し、上記チャージポンプ回路は、電流通路が第１の電源
と出力ノードとの間に挿入された電流源用の第１極性の
第１のトランジスタと、電流通路が上記第１のトランジ
スタの電流通路に対して直列に挿入された上記入力信号
がゲートに供給される第１極性の第２のトランジスタ
と、電流通路が第２の電源と上記出力ノードとの間に挿
入された電流源用の第２極性の第３のトランジスタと、
電流通路が上記第３のトランジスタの電流通路に対して
直列に挿入され上記第１の論理回路からのパルス信号が
ゲートに供給される第２極性の第４のトランジスタと、
上記出力ノードと上記第２の電源との間に挿入された容
量とを含んで構成されていることを特徴とする。
上記クロック信号発生回路によれば、上記発明の信号
遅延回路に対し第２の論理回路を追加することによっ
て、それぞれ一定の周波数を持つ多相クロック信号を取
出すことができる。
また、この発明のクロック信号発生回路は、それぞれ
が制御信号に基づいて信号遅延時間が制御される少なく
とも１個の遅延段からなり、一定周波数の入力信号を遅
延させる第１の遅延手段と、上記遅延手段における隣接
した２個の遅延段の各出力信号が供給される論理ゲート
回路からなり、遅延段１個当たりの信号遅延量に応じた
パルス幅を持つパルス信号を出力する遅延量検出手段
と、上記入力信号及び第１の論理回路からのパルス信号
が供給され、両信号のパルス幅の比に応じた直流電圧を
発生するチャージポンプ回路と、上記チャージポンプ回
路の出力電圧を上記第１の遅延手段の遅延段に上記制御
信号として供給する信号供給経路と、上記第１の遅延手
段内の遅延段と同様に構成された少なくとも１個の遅延
段で構成され、各遅延段における信号遅延時間が上記チ
ャージポンプ回路の出力電圧に基づいて制御される第２
の遅延手段と、上記第２の遅延手段の出力信号をその入
力側に帰還する帰還手段とを具備し、上記チャージポン
プ回路は、電流通路が第１の電源と出力ノードとの間に
挿入された電流源用の第１極性の第１のトランジスタ
と、電流通路が上記第１のトランジスタの電流通路に対
して直列に挿入された上記入力信号がゲートに供給され
る第１極性の第２のトランジスタと、電流通路が第２の
電源と上記出力ノードとの間に挿入された電流源用の第
２極性の第３のトランジスタと、電流通路が上記第３の
トランジスタの電流通路に対して直列に挿入され上記遅
延量検出手段からのパルス信号がゲートに供給される第
２極性の第４のトランジスタと、上記出力ノードと上記
第３の電源との間に挿入された容量とを含んで構成され
ていることを特徴とする。
上記クロック信号発生回路によれば、上記発明の信号
遅延回路に対し第２の遅延手段と、この第２の遅延手段
の出力信号をその入力側に帰還する帰還手段を設けるこ
とにより、一定周波数で発振するリング発振回路を構成
することができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
第１図はこの発明に係る信号遅延回路の原理を説明す
るためのブロック図である。図において、INはある一定
の周波数を持つクロック信号であり、このクロック信号
INは遅延回路141に供給される。この遅延回路141はクロ
ック信号INを遅延するものであり、その遅延時間は後述
する制御信号に応じて設定される。上記遅延回路141の
遅延出力信号は遅延量検出回路142に供給され、ここで
クロック信号INに対する遅延時間が検出される。なお、
必要に応じて、遅延量検出回路142には図中の破線で示
すようにクロック信号INが供給される場合もある。上記
遅延量検出回路142の検出信号と上記クロック信号INと
はチャージポンプ回路143に供給される。このチャージ
ポンプ回路143は、所定の容量を上記クロック信号INの
パルス期間だけ充電すると共に、上記遅延量検出回路14
2の検出信号のパルス期間だけ放電することにより、上
記容量に対する充電電荷量と放電電荷量とが等しくな
り、かつ充電の際の電流能力と放電の際の電流能力との
電流能力比に応じて上記遅延回路141の遅延時間が任意
に設定されるような制御電圧を発生するものであり、こ
こで発生した制御電圧は上記遅延回路141に制御信号と
して供給されている。なお、チャージポンプ回路143の
出力は、必要に応じ、ロウパスフィルタ回路を経由して
遅延回路141に供給されることもある。
次にこの発明の種々の実施例について詳細に説明す
る。
第２図はこの発明に係る信号遅延回路の構成を示す回
路図である。この信号遅延回路は、前記第１図中のチャ
ージポンプ回路回路143に相当する基準電流設定回路１
及びチャージポンプ回路２と、ローパスフィルタ回路
３、第１図中の遅延回路141に相当する遅延回路４及び
第１図中の遅延量検出回路142に相当する論理回路５と
から構成されている。
基準電流設定回路１はチャージポンプ回路２におい
て、後述する容量に流し込む電流と流し出る電流それぞ
れの基準電流値を設定するものであり、電源電圧VDDの
印加点と接地電圧GNDの印加点との間に直列に挿入され
たＰチャネルMOSトランジスタ21、抵抗22及びＮチャネ
ルMOSトランジスタ23で構成されている。そして、上記
トランジスタ21のゲートはそのドレイン、すなわち抵抗
22の一端のノード24に接続され、上記トランジスタ23の
ゲートはそのドレイン、すなわち抵抗22の他端のノード
25に接続されている。この回路では、トランジスタ21、
抵抗22及びトランジスタ23に電流I refが流れる。そし
て、この電流値を押さえるためと、チャージポンプ回路
２における充、放電電流による電荷量を低く押さえるた
め、抵抗22の値によってこのI refの値が決定されるよ
うに、通常は抵抗22の値が両トランジスタ21,23のオン
抵抗よりも十分に大きくなるように設定されている。そ
して、この回路では、トランジスタ21と素子寸法が同じ
場合、上記電流I refと等しい電流がＰチャネルMOSトラ
ンジスタに流れるような電圧V pが上記ノード24に得ら
れると共に、トランジスタ23と素子寸法が同じ場合、上
記電流I refと等しい電流がＮチャネルMOSトランジスタ
に流れるような電圧V nが上記ノード25に与えられる。
両電圧V p,V nは上記チャージポンプ回路２に供給され
る。
チャージポンプ回路２は、電源電圧VDDの印加点と出
力ノード26との間に直列に挿入された２個のＰチャネル
MOSトランジスタ27,28と、上記出力ノード26と接地電圧
GNDの印加点との間に直列に挿入された２個のＮチャネ
ルMOSトランジスタ29,30と、出力ノードに存在している
上記トランジスタ28,29の各ドレイン容量や配線容量等
からなる容量31によって構成されている。なお、上記容
量31は寄生的に存在しているものではなく、真のコンデ
ンサを用いる場合もある。また、上記トランジスタ27及
び30の各ゲートには、上記基準電流設定回路１から出力
される電圧V p、V nのそれぞれが供給される。上記トラ
ンジスタ28のゲートには一定周波数の入力クロック信号
CLKINが供給される。また、上記トランジスタ29のゲー
トには、論理回路５の出力信号ｃが供給される。
上記トランジスタ27は、上記基準電流設定回路１内の
トランジスタ21と共にカレントミラー回路を構成してお
り、トランジスタ27に流れる電流は、上記基準電流I re
fの値と、トランジスタ21と27の寸法比に基づいて決定
される。例えばトランジスタ21のW/L（チャネル幅とチ
ャネル長の比の値であり、この値に応じてそのトランジ
スタの電流能力が決定される）を１と仮定すると、トラ
ンジスタ27のW/LはA1（ただし、A1は正の値である）に
設定されている。同様に上記トランジスタ30は、上記基
準電流設定回路１内のトランジスタ23と共にカレントミ
ラー回路を構成しており、トランジスタ30に流れる電流
は、上記基準電流I refの値と、トランジスタ23と30の
の寸法比に基づいて決定される。例えばトランジスタ23
のW/Lを１と仮定すると、トランジスタ30のW/LはA2（た
だし、A2は正の値である）に設定されている。
このような構成の回路において、トランジスタ27,28
は容量31に対して電流を流し込む働きをし、トランジス
タ28が入力クロック信号CLKINに基づいてオン状態にさ
れている期間に、トランジスタ27によって決定される所
定値の電流により容量31が充電される。他方、２個のＮ
チャネルMOSトランジスタ29,30は上記容量31から電流を
流し出す働きをし、トランジスタ29が論理回路５の出力
信号ｃに基づいてオン状態にされている期間に、トラン
ジスタ30によって決定される所定値の電流により容量31
が放電される。
ローパスフィルタ回路３は、上記チャージポンプ回路
２の容量31の端子電圧を平滑することによって直流電圧
を得るものであり、抵抗32と容量33とから構成されてい
る。なお、上記容量31の値が十分に大きい場合には、こ
のローパスフィルタ回路３内の容量33ないし抵抗32、も
しくはローパスフィルタ回路３そのものが不要な場合も
ある。そして、このローパスフィルタ回路３で得られた
信号ｄは遅延回路４に供給される。
遅延回路４は、それぞれが同様に構成された例えば３
個の遅延段34,35,36を縦続接続して構成されている。そ
して、最前段の遅延段34には上記入力クロック信号CLK
INが供給され、遅延段34,35の出力信号a,bは後段に入力
信号として順次供給され、最後段の遅延段36の出力信号
が遅延クロック信号CLKOUTとして出力される。上記各遅
延段34,35,36はそれぞれ、入力ノード37に一端が接続さ
れたＰチャネルMOSトランジスタ38と、このトランジス
タ38の他端に入力端が接続されたインバータ39と、この
インバータ39の出力端に一端が接続されたＰチャネルMO
Sトランジスタ40と、このトランジスタ40の他端に入力
端が接続されたインバータ41と、このインバータ41の出
力端に接続された出力ノード42及びこの出力ノード42に
入力端が接続されたインバータ43とから構成されてお
り、各遅延段34,35,36内のトランジスタ38,40の各ゲー
トには上記ローパスフィルタ回路３の出力信号ｄが並列
に供給される。
論理回路５は遅延回路４における遅延段１個当たりの
遅延量に対応したパルス幅を有する前記信号ｃを得るた
めのものであり、例えば、上記遅延段35内のインバータ
43の出力信号を反転するインバータ44と、このインバー
タ44の出力信号及び上記遅延段34内のインバータ43の出
力信号が供給されるNANDゲート45と、このNANDゲート45
の出力信号を反転するインバータ46とから構成されてい
る。
次に上記のように構成された回路の作用を第３図のタ
イミングチャートを用いて説明する。いま、チャージポ
ンプ回路２内のトランジスタ28がオンするときを考え
る。この場合は入力ロック信号CLKINが“L"レベルの期
間であり、この期間を第３図に示すようにt1とすると、
この期間t1内に容量31に充電される電化量QHは次式で与
えられる。
QH＝I ref・A1・t1 ……２ 次に、チャージポンプ回路２内のトランジスタ29がオ
ンするときを考える。この場合は論理回路５の出力信号
ｃが“H"レベルの期間であり、この期間を第３図に示す
ようにt2とすると、この期間t2内に容量31から放電され
る電化量QLは次式で与えられる。
QL＝I ref・A2・t2 ……３ ここで、t1/t2の比の値がA2/A1の比の値に一致したと
き、上記QHは次の式で与えられる。
QH＝I ref・A1・t1 ＝I ref・A1・｛（A2/A1）・t2｝ ＝I ref・A2・t2＝QL ……４ 上記のように、t1/t2＝A2/A1のとき、すなわちトラン
ジスタ27と30の電流能力比が、入力クロック信号CKLIN
と論理回路５の出力信号ｃのパルス幅の逆数と一致して
いるときは、容量31に流れ込む電荷量と流れ出れ電荷量
とが等しくなり、ローパスフィルタ回路３からの出力信
号ｄの電圧値はある任意の値に定まることになる。この
とき、一定の電圧が供給される遅延回路４内の各遅延段
では、トランジスタ38,40それぞれのオン抵抗が一定値
になり、各遅延段における遅延量も一定になる。
いま仮に、チャージポンプ回路２内のトランジスタ27
における前記A1の値が２に、トランジスタ30における前
記A2の値が８にそれぞれ設定されており、A2/A1の値が
４にされているとき、この実施例回路の動作は、t1/t2
＝４、すなわち、t1＝4t2となるような場合に安定す
る。
ここで、もし仮に、t1＞4t2になったときを考える。
チャージポンプ回路２内の容量31に充電される電荷量
と、この容量31から放電される電荷量との差QDは次式で
与えられる。
QD＝I ref・A1・t1−I ref・A2・t2 ＝I ref・A1・t1−4I ref・A1・t2 ＝I ref・A1（t1−4t2） ……５ ここで、t1＞4t2であるから、上記５式のQDは、QD＞
０となる。すなわち、この場合には、容量31に対する充
電電荷量の方が放電電荷量よりも多くなり、ローパスフ
ィルタ回路３の出力信号ｄの電圧値は上昇する。これに
より、遅延回路４の各遅延段内のトランジスタ3,40のオ
ン抵抗が高くなり、各遅延段における遅延量は増大す
る。すなわち、図中の信号ａとｂの遅延時間差であるt2
が大きくなる。この状態は、t1＞4t2の状態からt1＝4t2
の状態となるまで続く。そして、t1＝4t2の状態になる
と、容量31に対する充電電荷量と放電電荷量とが等しく
なり、信号ｄの電圧値の上昇が止まり、このまま安定す
る。
次に、上記とは逆に、t1＜4t2になったときを考え
る。このとき、上記５式で与えられる電荷量のQDは、QD
＜０となり、容量31に対する放電電荷量の方が充電電荷
量よりも多くなる。従って、ローパスフィルタ回路３の
出力信号ｄの電圧値は下降し、遅延回路４の各遅延段内
のトランジスタ38,40のオン抵抗が低くなる。従って、
各遅延段における遅延量は減少し、信号ａとｂの遅延時
間差であるt2が小さくなる。この状態は、t1＜4t2の状
態からt1＝4t2の状態となるまで続く。そして、t1＝4t2
の状態になると、容量31に対する充電電荷量と放電電荷
量とが等しくなり、信号ｄの電圧値の下降が止まり、こ
のまま安定する。
このように遅延回路４の各遅延段における遅延量t
2は、上記A1とA2の比の値に基づき、上記チャージポン
プ回路２、ローパスフィルタ回路３、遅延回路４及び論
理回路５からなる位相同期ループにより、常に一定値と
なるように制御される。すなわち、この実施例の場合、
入力クロック信号CLKINの“L"レベル期間t1の1/4に相当
する遅延量を各遅延段で得ることができ、入力クロック
信号CLKINに対する出力クロック信号CLKOUTの遅延時間
は3t2となる。
なお、この実施例でA1とA2との比（A2/A1）の値を４
に設定し、遅延回路４には３個の遅延段を設けることに
よって、3t2の遅延時間を得る場合について説明した
が、これはA2/A1の値及び遅延回路４内の遅延段の数を
必要に応じて増減することにより、種々の遅延時間を得
ることができることはもちろんである。
次に上実施例回路の種々の変形例について説明する。
第４図は上記第２図の実施例回路の第１の変形例に係
る構成を示す回路図である。上記第２図の実施例回路で
は、論理回路５を、インバータ44、NANDゲート45及びイ
ンバータ46を用いて構成し、論理回路５の出力信号ｃを
ＮチャネルMOSトランジスタ29のゲートに供給し、入力
クロック信号CLKINをＰチャネルMOSトランジスタ28のゲ
ートに供給する場合について説明したが、この変形例回
路では、論理回路５を前記遅延段34,35内の各インバー
タ43の出力信号が供給されるNORゲート49と、このNORゲ
ート49の出力信号を反転するインバータ46とから構成
し、この論理回路５の出力信号ｃをＰチャネルMOSトラ
ンジスタ28のゲートに供給し、入力クロック信号CLKIN
をＮチャネルMOSトランジスタ29のゲートに供給するよ
うに変更したものである。
この場合、論理回路５の出力信号ｃは第５図のタイミ
ングチャートに示すような関係となるが、トランジスタ
27におけるA1とトランジスタ30におけるA2との比の値
が、入力クロック信号CLKINと論理回路５の出力信号ｃ
のパルス幅の比との逆数と一致するように設定されてい
るならば、第５図に示すように前記第２図の場合と同様
の遅延時間を得ることができる。
第６図は上記第２図の実施例回路の第２の変形例に係
る構成を示す回路図である。
この変形例回路では、前記チャージポンプ回路２にお
いて、出力ノード26と接地電圧GNDの印加点との間に２
個のＮチャネルMOSトランジスタ29,30を直列に挿入し、
さらに出力ノード26と接地電圧GNDの印加点との間に２
個のＮチャネルMOSトランジスタ144,145を直列に挿入す
ると共に、それぞれ２個のNANDゲート146,147及びイン
バータ148,149を設けるようにしたものである。上記両N
ANDゲート146,147の各一方入力端には前記論理回路５の
出力信号ｃが並列に供給され、両NANDゲート146,147の
各他方入力端には外部から選択信号S2,S1がそれぞれ供
給される。上記両NANDゲート146,147の出力信号は上記
インバータ148,149のそれぞれを介して上記トランジス
タ144,145の各ゲートに供給されている。なお、上記ト
ランジスタ30,145の各ゲートには前記電圧V nが並列に
供給されている。
このような構成の回路において、いま一方の選択信号
S1が“H"レベルなされると、トランジスタ29が選択さ
れ、前記第２図の実施例の場合と同様の遅延時間が得ら
れる。一方、選択信号S2が“H"レベルにされると、今度
はトランジスタ144が選択され、トランジスタ145の電流
能力に応じて容量31の放電が行われる。例えば、トラン
ジスタ145の電流能力がトランジスタ29の電流能力の２
倍に設定されているならば、前記第３図中の信号ｃのパ
ルス幅は1/2となる。従って、遅延回路４内の各遅延段
における遅延時間は（1/2）t2となり、全体の遅延時
間、すなわち入力クロック信号CLKINに対する出力クロ
ック信号CLKOUTの遅延時間は（3/2）t2となる。すなわ
ち、この変形例回路は、チャージポンプ回路２の放電電
流値を外部の制御信号（S1,S2）によって制御できるよ
うにしたものである。なお、このような変形を充電電流
側にも同様に施すことができる。
また、上記論理回路５の代りに、第７図の回路図に示
すような構成のものを用いても同様に動作する。すなわ
ち、この変形例による論理回路５は、前記遅延段34内の
インバータ43の出力信号及び前記入力クロック信号CLK
INが供給されるNANDゲート47と、このNANDゲート47の出
力信号を反転するインバータ48とから構成されている。
このような構成の論理回路の出力信号ｃは、第８図のタ
イミングチャートに示すように第２図のものと同様にt2
のパルス幅を持つものとなる。
第９図（ａ）、（ｂ）、（ｃ）はそれぞれ、上記遅延
回路４内に設けられる各遅延段の他の構成を示す回路図
である。第９図（ａ）のものは、Ｐチャネル及びＮチャ
ネルMOSトランジスタが並列接続され、一端が入力ノー
ド37に接続されたCMOSトランスミッションゲート51と、
このトランスミッションゲート51の他端に入力端が接続
されたインバータ52と、同じくＰチャネル及びＮチャネ
ルMOSトランジスタが並列接続され、一端が上記インバ
ータ52の出力端に接続されたCMOSトランスミッションゲ
ート53と、このトランスミッションゲート53の他端に入
力端が接続され、その出力端が出力ノード42に接続され
たインバータ54と、この出力ノード42に入力端が接続さ
れたインバータ55とから構成されており、両トランスミ
ッションゲート51,53のＰチャネルMOSトランジスタ側の
各ゲートには前記ローパスフィルタ回路３の出力信号ｄ
が並列に供給され、ＮチャネルMOSトランジスタ側の各
ゲートには電源電圧VDDが並列に供給されている。すな
わち、この遅延段は第２図中の各ＰチャネルMOSトラン
ジスタ38,40に対し、ゲートに電源電圧VDDが印加された
ＮチャネルMOSトランジスタをそれぞれ並列接続したこ
とにより、遅延伝達特性に変化を持たせたものである。
第９図（ｂ）の遅延段は、２個のゲート回路56,57と
１個のインバータ58とから構成されている。上記ゲート
回路56は、電源電圧VDDの印加点と内部ノード59との間
に直列に挿入された２個のＰチャネルMOSトランジスタ6
0,61と、内部ノード59と接地電圧GNDの印加点との間に
挿入された１個のＮチャネルMOSトランジスタ62とから
構成され、トランジスタ60のゲートには前記ローパスフ
ィルタ回路３の出力信号ｄが、トランジスタ61,62の各
ゲートには入力ノード37の信号が供給される。他方のゲ
ート回路57も上記一方のゲート回路56と同様に、２個の
ＰチャネルMOSトランジスタ60,61と１個のＮチャネルMO
Sトランジスタ62とから構成され、トランジスタ60のゲ
ートには前記信号ｄが、トランジスタ61,62の各ゲート
には内部ノード59の信号が供給される。また、上記イン
バータ58は出力ノード42の信号を反転して出力する。
この遅延段では、各ゲート回路56,57内のＰチャネルM
OSトランジスタ60のオン抵抗が前記ローパスフィルタ回
路３の出力信号ｄに応じて制御されることにより、遅延
量が決定される。
第９図（ｃ）の遅延段は、インバータ63とゲート回路
64とから構成されている。上記インバータ63には入力ノ
ード37の信号が供給される。上記ゲート回路64は、電源
電圧VDDの印加点と出力ノード42との間に直列に挿入さ
れた２個のＰチャネルMOSトランジスタ65,66と、出力ノ
ード42と接地電圧GNDの印加点との間に挿入された１個
のＮチャネルMOSトランジスタ67とから構成され、トラ
ンジスタ65のゲートには前記ローパスフィルタ回路３の
出力信号ｄが、トランジスタ66,67の各ゲートには上記
インバータ63の出力信号が供給される。また、上記イン
バータ63の出力信号は前記論理回路５の入力信号として
も使用される。
この構成の遅延段では、ゲート回路64内のＰチャネル
MOSトランジスタ65のオン抵抗が前記ローパスフィルタ
回路３の出力信号ｄに応じて制御されることにより、遅
延量が決定される。
ところで、上記第２図の実施例回路では、ローパスフ
ィルタ回路３の出力信号ｄをそのまま遅延回路４に供給
していたが、これは第10図の変形例回路に示すように、
ローパスフィルタ回路３の出力信号ｄをレベル変換回路
６に供給し、さらにこのレベル変換回路６の出力信号ｅ
をローパスフィルタ回路７を介して遅延回路４に供給す
るようにしてもよい。なお、この場合にも上記ローパス
フィルタ回路７は必要に応じて設けられる。
上記レベル変換回路６は、ＰチャネルMOSトランジス
タ71及びＮチャネルMOSトランジスタ72からなり、前記
信号ｄが供給されるインバータ73と、ＰチャネルMOSト
ランジスタ74及びＮチャネルMOSトランジスタ75からな
り上記インバータ73の出力信号が供給されるソースフォ
ロワ型のインバータ76とから構成されている。また、ロ
ーパスフィルタ回路７は上記ローパスフィルタ回路３と
同様に、抵抗32と容量33とから構成されている。
上記ローパスフィルタ回路３の出力信号ｄの変化する
電圧範囲はVDDとGNDとの間である。これに対し、レベル
変換回路６の出力信号ｅのそれはVDDとGND＋V thn（V t
hnはＮチャネルMOSトランジスタの閾値電圧）との間に
なる。すなわち、信号ｅの電圧範囲が信号ｄに対し狭ま
った分だけ、ローパスフィルタ回路７の出力信号ｆの電
圧の変化範囲もせばまり、遅延回路４における各種遅延
段内のトランジスタ38,40の感度が低下することにな
る。すなわち、信号ｄの微少電圧変化ΔV dに対する信
号ｆの微少電圧変化ΔV fとの間には、ΔV d＞ΔV fな
る関係が成立し、これにより各遅延段の感度が低下し、
感度が低下した分だけ、回路全体の系の安定性や特性に
冗長性を持たせることができる。
次にこの発明の第２の実施例を説明する。第11図はこ
の発明に係るクロック信号発生回路の構成を示す回路図
である。この実施例回路は、前記第２図の信号遅延回路
を用い、前記と同様にA2/A1の値を４に設定すること
で、入力クロック信号CLKINの２倍の周波数を持つ出力
クロック信号CLKOUT1及び４倍の周波数を持つ出力クロ
ック信号CLKOUT2をそれぞれ取出すように構成したもの
である。
すなわち、この実施例回路では、前記第２図に示すよ
うに、基準電流設定回路１、チャージポンプ回路２、ロ
ーパスフィルタ回路３、遅延回路４、論理回路５からな
る信号遅延回路に対して、さらに出力論理回路８を追加
するようにしたものである。
上記出力論理回路８は２個の論理回路9,10で構成され
ている。そして、一方の論理回路９は、入力クロック信
号CLKINを反転するインバータ81、前記遅延段35内のイ
ンバータ43の出力信号を反転するインバータ82、入力ク
ロック信号CLKIN及び遅延段35内のインバータ43の出力
信号が供給されるANDゲート83、上記両インバータ81,82
の出力信号が供給されるANDゲート84、上記２個のANDゲ
ート83,84の出力信号が供給されるNORゲート85及びこの
NORゲート85の出力信号を反転するインバータ86とから
構成されており、第12図のタイミングチャートに示すよ
うに、入力クロック信号CLKINの２倍の周波数を持つク
ロック信号CLKOUT1を出力する。
他方の論理回路10は、入力クロック信号CNLINを反転
するインバータ87、前記各遅延段34〜36内の各インバー
タ43の出力信号をそれぞれ反転するインバータ88〜90、
入力クロック信号CLKIN及び遅延段34内のインバータ43
の出力信号が供給されるANDゲート91、上記インバータ8
9の出力信号及び遅延段36内のインバータ43の出力信号
が供給されるANDゲート92、上記両インバータ87,88の出
力信号が供給されるANDゲート93、遅延段35内のインバ
ータ43の出力信号及び上記インバータ90の出力信号が供
給されるANDゲート94、上記４個のANDゲート91〜94の出
力信号が供給されるNORゲート95及びこのNORゲート95の
出力信号を反転するインバータ96とから構成され、Fig,
12のタイミングチャートに示すように、入力クロック信
号CLKINの４倍の周波数を持つクロック信号CLKOUT2を出
力する。
この実施例回路では、２個の論理回路9,10にはそれぞ
れ、一定周波数の入力クロック信号CLKIN及び前記のよ
うに位相同期ループによって常に一定の遅延量となるよ
うに制御された各遅延段34〜36の遅延出力が選択的に供
給されている。このめ、両論理回路9,10から出力される
出力クロック信号CLKOUT1,CLKOUT2の周波数は、製造条
件のばらつき等の影響を受けずに安定する。
なお、この実施例回路では、出力論理回路８内に設け
る論理回路として種々の構成のもを用いることにより、
入力クロック信号CLINの周波数よりも高く、CLKINの周
波数の任意倍の周波数を持つ出力クロック信号を取出す
ことが可能である。さらにこの実施例回路の場合にも、
第４図に示すような構成の論理回路５を設けることによ
り、入力クロック信号CLKINをＮチャネルMOSトランジス
タ29のゲートに、論理回路５の出力信号ｃをＰチャネル
MOSトランジスタ28のゲートにそれぞれ供給して動作さ
せることができる。そして、第２図の実施例回路に施さ
れた全ての変形をこの実施例回路に施すことができる。
第13図はこの発明の第３の実施例に係るクロック信号
発生回路の構成を示す回路図である。この実施例回路で
は、上記第11図のクロック信号発生回路の出力論理回路
８として、図示のような構成のものを設けるようにした
ものである。この出力論理回路８は、入力クロック信号
CLKINを反転するインバータ100、前記遅延段36内のイン
バータ43の出力信号を反転するインバータ101、入力ク
ロック信号CLKIN及び遅延段36内のインバータ43の出力
信号が供給されるNANADゲート102、このNANDゲート102
の出力信号を反転するインバータ103、上記両インバー
タ100,101の出力信号が供給されるNANDゲート104、この
NANDゲート104の出力信号を反転するインバータ105とか
ら構成されており、第14図のタイミングチャートに示す
ように、入力クロック信号CLKINとそれぞれ同じ周波数
を持つ２相のクロック信号φ1,φ２を出力する。
この実施例回路でも、出力論理回路８には一定周波数
の入力クロック信号CLKIN及び前記のように位相同期ル
ープのよって常に一定の遅延量となるように制御されれ
た各遅延段の遅延出力が供給されているので、この出力
論理回路11から出力される２相のクロック信号φ1,φ２
の周波数は製造条件のばらつき等の影響を受けずに安定
する。
なお、この実施例回路でも、遅延回路４内の遅延段の
数を増加させ、出力論理回路８内に設ける論理回路の構
成を変更することにより、２相以上の多相クロック信号
を取出すことも可能である。さらにこの実施例回路の場
合にも、第４図に示すような構成の論理回路５を設ける
ことにより、入力クロック信号CLKINをＮチャネルMOSト
ランジスタ29のゲートに、論理回路５の出力信号ｃをＰ
チャネルMOSトランジスタ28のゲートにそれぞれ供給し
て動作させることができる。そして、第２図の実施例回
路に施された全ての変形をこの実施例回路に施すことが
できる。
第15図はこの発明の第４の実施例に係るクロック信号
発生回路の構成を示す回路図である。この実施例回路は
上記第13図のクロック信号発生回路と同様に、この発明
を２相のクロック信号を取出すクロック信号発生回路に
実施したものであり、前記出力論理回路８内に論理回路
12と、この論理回路12の出力信号φ１が供給される遅延
回路13を設けるようにしたものである。
上記論理回路12は、入力クロック信号CLKIN及び前記
遅延回路４内の遅延段36のインバータ43の出力信号が供
給されるNANDゲート106及びこのゲート106の出力信号が
供給されるインバータ107とから構成されており、前記
第14図のタイミングチャート中の一方のクロック信号φ
１がこの論理回路12から出力される。
上記遅延回路13は、それぞれが前記遅延回路４内の各
遅延段と同様に構成され、前記ローパスフィルタ回路３
の出力信号ｄで遅延量が制御される縦続接続された４個
の遅延段111〜114で構成されている。そして、この遅延
回路13の最前段の遅延段111には上記論理回路12からの
出力クロック信号φ１が供給され、最後段の遅延段114
からは他方のクロック信号φ２が出力される。
この実施例のように、各遅延段の遅延量が位相同期ル
ープ内の遅延回路４における遅延量と等しくなるような
遅延段を用いて構成された遅延回路13により、クロック
信号φ１を所定時間遅延することによっても、２相クロ
ック信号の他方の信号φ２を取出すことができる。
また、この実施例では、クロック信号φ１の代りに別
の入力信号を遅延回路13に入力することにより、ある信
号を一定時間遅延する遅延回路としても使用できる。例
えば、前記のようにA2/A1＝４のとき、入力クロック信
号CLKINの周波数が1MHzにされている場合、遅延回路4,1
3内の各遅延段はそれぞれ１周期/8＝125nSの遅延量を有
するから、遅延回路13における遅延時間は125nS×４段
＝500nSとなる。なお、この実施例回路の場合にも、第
４図に示すような構成の論理回路５を設けることによ
り、入力クロック信号CLKINをＮチャネルMOSトランジス
タ29のゲートに、論理回路５の出力信号ｃをＰチャネル
MOSトランジスタ28のゲートにそれぞれ供給して動作さ
せることができる。そして、第２図の実施例回路に施さ
れた全ての変形をこの実施例回路に施すことができる。
第16図はこの発明の第５の実施例に係るクロック信号
発生回路の構成を示す回路図である。この実施例回路で
は、上記第11図のクロック信号発生回路における出力論
理回路８として、遅延回路14及びこの遅延回路14の出力
信号をこの遅延回路14の入力側に帰還するインバータ15
からなるリング発振回路を設けるようにしたものであ
る。
上記遅延回路14は、それぞれが前記位相同期ループの
遅延回路４内の各遅延段と同様に構成され、前記ローパ
スフィルタ回路３の出力信号ｄで遅延量が制御される２
個の遅延段115,116を縦続接続することによって構成さ
れている。
この実施例のクロック信号発生回路において、遅延回
路4,14内の各遅延段はそれぞれ、前記と同様にA2/A1の
値が４のときに、入力クロック信号CLKINの1/8周期の遅
延量を有する。従って、２個の遅延段からなる遅延回路
14は、入力信号であるインバータ15の出力信号を1/8周
期×２段＝1/4周期だけ遅延させる。このため、リング
発振回路としての出力クロック信号CLKOUTの周波数、す
なわち発振周波数ｆは、1/（入力クロック信号の1/8周
期に相当する時間×２段×２）となる。すなわち、発振
周波数ｆは入力クロック信号の２倍の周波数になる。な
お、第17図はこの実施例回路のタイミングチャートであ
る。
このように、この実施例回路によりれば、入力クロッ
ク信号の２倍の周波数信号のクロック信号を取出すこと
ができる。そして、この実施例でも、移動同期ループに
よって各遅延段の遅延量が一定になるように制御されて
いるため、出力クロック信号CLKOUTの周波数は製造条件
のばらつき等の影響を受けずに安定する。なお、この実
施例回路の場合にも、第４図に示すような構成の論理回
路５を設けることにより、入力クロック信号CLKINをＮ
チャネルMOSトランジスタ29のゲートに、論理回路５の
出力信号ｃをＰチャネルMOSトランジスタ28のゲートに
それぞれ供給して動作させることができる。そして、第
２図の実施例回路に施された全ての変形をこの実施例回
路に施すことができる。
第18図はこの発明の第６の実施例に係るクロック信号
発生回路の構成を示す回路図である。この実施例回路
は、基準電流設定回路１、チャージポンプ回路２、ロー
パスフィルタ回路３及び３個の遅延段からなる遅延回路
４で構成された前記第１の実施例の信号遅延回路に対
し、２個の遅延段117,118からなる遅延回路16及びイン
バータ17で構成された出力論理回路８を追加するように
したものであり、前記第16図の回路の場合と同様にA2/A
1の値を４に設定したものである。しかし、この実施例
回路では、遅延回路4,16内の各遅延段の構成が第１の実
施例のものとは異なっており、この実施例の場合には、
ＰチャネルMOSトランジスタ121とＮチャネルMOSトラン
ジスタ122とが並列接続され、入力ノード37の信号が供
給されるCMOSトランスミッションゲート123と、このト
ランスミッションゲート123の出力信号を反転するイン
バータ124と、ＰチャネルMOSトランジスタとＮチャネル
MOSトランジスタ126とが並列接続され、上記インバータ
124の出力信号が供給されるCMOSトランスミッションゲ
ート127と、このトランスミッションゲート127の出力信
号を反転して出力ノード42に出力するインバータ128
と、出力ノード42の信号を反転するインバータ129とか
らそれぞれ構成されている。
そして、遅延回路４及び16内の各遅延段のトランスミ
ッションゲートのＰチャネルMOSトランジスタ側のゲー
トには、前記ローパスフィルタ回路３からの出力信号ｄ
が並列に供給され、遅延回路４内の各遅延段のトランス
ミッションゲートのＮチャネルMOSトランジスタ側のゲ
ートには一定の基準電圧V refが並列に供給され、さら
に遅延回路16内の各遅延段のトランスミッションゲート
のＮチャネルMOSトランジスタ側のゲートには制御電圧V
contが並列に供給される。
この実施例回路において、V ref＝V contのときは、
遅延回路4,16内の遅延段の各トランスミッションゲート
123,127に与えられる条件が同じであるから、出力論理
回路８は入力クロック信号CLKINの２倍の周波数で発振
するリング発振回路として動作する。
他方、制御電圧V contを基準電圧V refを中心にして
上下させると、制御電圧V contが供給される遅延回路16
内の各遅延段のトランスミッションゲート123,127のゲ
ートバイアス電圧が変わることで、これらの伝達特性が
変化する。この結果、各遅延段の遅延量が変化し、発振
周波数が変化する。この様子を第19図の特性図で示す。
第19図からわかるように、V ref＝V contのときに得ら
れる出力クロック信号CLKOUTの周波数f OUTは、入力ク
ロック信号CLKINの周波数f INの２倍の2f INとなり、制
御電圧V contを上下させることにより、f OUTは2f INを
中心にして変化する。従って、この実施例のクロック信
号発生回路からは、制御電圧V contに応じた出力周波数
を有するクロック信号CLKOUTを取出すことができるVCO
として動作することになる。
ところで、従来のVCOでは、製造時におけるプロセス
のばらつきによって抵抗や容量の値が変化するため、一
様な周波数特性が得られなかった。これに対し、上記実
施例ではV cont＝V refのときには必ず入力周波数の２
倍の周波数というように、ある定められた点を必ず通過
するという特性を常に得ることができる。
なお、この発明は上記各実施例に限定されるものでは
なく、種々の変形が可能であることはいうまでもない。
例えば、前記第４図、第６図、第７図及び第10図のよう
な変形を第11図、第13図、第15図、第16図及び第18図の
各実施例回路に対して施すことができる。
［発明の効果］ 以上、説明したようにこの発明によれば、遅延段にお
ける遅延量を位相同期ループにより高精度に制御できる
ので、製造条件のばらつき等に依存しないで安定した遅
延時間を得ることができる信号遅延回路を提供すること
できる。
しかも、この発明によれば、上記のような信号遅延回
路を用いることによって、製造条件のばらつき等に依存
しないで安定した周波数のクロック信号を発生すること
ができるクロック信号発生回路をが提供することができ
る。
【図面の簡単な説明】
第１図はこの発明の原理を説明するためのブロック図、
第２図はこの発明の第１の実施例に係る信号遅延回路の
構成を示す回路図、第３図はそのタイミングチャート、
第４図は上記第１の実施例の変形例に係る構成を示す回
路図、第５図はそのタイミングチャート、第６図は上記
第１の実施例の他の変形例に係る構成を示す回路図、第
７図は上記第１の実施例のさらに他の変形例に係る一部
構成を示す回路図、第８図は第７図回路のタイミングチ
ャート、第９図（ａ），（ｂ），（ｃ）はそれぞれ上記
第１の実施例の変形例に係る一部回路の構成を示す回路
図、第10図は上記実第１の実施例の変形例に係る一部回
路の構成を示す回路図、第11図はこの発明の第２の実施
例に係るクロック信号発生回路の構成を示す回路図、第
12図はそのタイミングチャート、第13図はこの発明の第
３の実施例に係るクロック信号発生回路の構成を示す回
路図、第14図はそのタイミングチャート、第15図この発
明の第４の実施例に係るクロック信号発生回路の構成を
示す回路図、第16図はこの発明の第５の実施例に係るク
ロック信号発生回路の構成を示す回路図、第17図はその
タイミングチャート、第18図はこの発明の第６の実施例
に係るクロック信号発生回路の構成を示す回路図、第19
図はその特性図、第20図は従来の信号遅延回路の回路
図、第21図は従来の周波数逓倍回路の回路図、第22図は
そのタイミングチャート、第23図は第21図の従来回路に
おける一部回路の真理値をまとめて示す図、第24図は従
来の電圧制御発振回路の回路図である。 １……基準電流設定回路、２……チャージポンプ回路、
３……ローパスフィルタ回路、４……遅延回路、５……
論理回路、６……レベル変換回路、７……ローパスフィ
ルタ回路、８……出力論理回路、9,10,11,12……論理回
路、13,14,16……遅延回路、15,17……インバータ、34,
35,36,111〜118……遅延段。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 研二 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 茂木 宏之 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 内田 英明 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭61−103312（ＪＰ，Ａ) 特開 平２−141121（ＪＰ，Ａ) 特開 昭62−230214（ＪＰ，Ａ) 特開 昭61−107810（ＪＰ，Ａ) 特開 昭55−55621（ＪＰ，Ａ) 実開 昭62−161425（ＪＰ，Ｕ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】それぞれが制御信号に基づいて信号遅延時
    間が制御される少なくとも１個の遅延段からなり、一定
    周波数の入力信号を遅延させる遅延手段と、 上記遅延手段における隣接した２個の遅延段の各出力信
    号が供給される論理ゲート回路からなり、遅延段１個当
    たりの信号遅延量に応じたパルス幅を持つパルス信号を
    出力する遅延量検出手段と、 上記入力信号及び上記遅延量検出手段からのパルス信号
    が供給され、両信号のパルス幅の比に応じた直流電圧を
    発生するチャージポンプ回路と、 上記チャージポンプ回路の出力電圧を上記遅延手段の遅
    延段に上記制御信号として供給する信号供給経路とを具
    備し、 上記チャージポンプ回路は、 電流通路が第１の電源と出力ノードとの間に挿入された
    電流源用の第１極性の第１のトランジスタと、 電流通路が上記第１のトランジスタの電流通路に対して
    直列に挿入され上記入力信号がゲートに供給さる第１極
    性の第２のトランジスタと、 電流通路が第２の電源と上記出力ノードとの間に挿入さ
    れた電流源用の第２極性の第３のトランジスタと、 電流通路が上記第３のトランジスタの電流通路に対して
    直列に挿入され上記遅延量検出手段からのパルス信号が
    ゲートに供給される第２極性の第４のトランジスタと、 上記出力ノードと上記第２の電源との間に挿入された容
    量とを含んで構成されていることを特徴とする信号遅延
    回路。
  2. 【請求項２】前記信号供給経路の途中にローパスフィル
    タ回路が設けられている請求項１記載の信号遅延回路。
  3. 【請求項３】それぞれが制御信号に基づいて信号遅延時
    間が制御される複数個の遅延段からなり、一定周波数の
    入力信号を遅延させる遅延手段と、 上記遅延手段における隣接した２個の遅延段の各出力信
    号が供給される論理ゲート回路からなり、遅延段１個当
    たりの信号遅延量に応じたパルス幅を持つパルス信号を
    出力する第１の論理回路と、 上記入力信号及び上記第１の論理回路からのパルス信号
    が供給され、両信号のパルス幅の比に応じた直流電圧を
    発生するチャージポンプ回路と、 上記チャージポンプ回路の出力電圧を上記遅延手段の遅
    延段に上記制御信号として供給する信号供給経路と、 少なくとも上記遅延手段の遅延出力信号が供給され、こ
    れらの信号から上記入力信号とは周波数が異なるクロッ
    ク信号を発生する第２の論理回路とを具備し、 上記チャージポンプ回路は、 電流通路が第１の電源と出力ノードとの間に挿入された
    電流源用の第１極性の第１のトランジスタと、 電流通路が上記第１のトランジスタの電流通路に対して
    直列に挿入された上記入力信号がゲートに供給される第
    １極性の第２のトランジスタと、 電流通路が第２の電源と上記出力ノードとの間に挿入さ
    れた電流源用の第２極性の第３のトランジスタと、 電流通路が上記第３のトランジスタの電流通路に対して
    直列に挿入され上記第１の論理回路からのパルス信号が
    ゲートに供給される第２極性の第４のトランジスタと、 上記出力ノードと上記第２の電源との間に挿入された容
    量とを含んで構成されていることを特徴とするクロック
    信号発生回路。
  4. 【請求項４】前記第２の論理回路には前記遅延手段の遅
    延出力信号及び前記入力信号が供給され、前記第２の論
    理回路は前記入力信号よりも高い周波数のクロック信号
    を発生するように構成されている請求項３記載のクロッ
    ク信号発生回路。
  5. 【請求項５】それぞれが制御信号に基づいて信号遅延時
    間が制御される複数個の遅延段からなり、一定周波数の
    入力信号を遅延させる遅延手段と、 上記遅延手段における隣接した２個の遅延段の各出力信
    号が供給される論理ゲート回路からなり、遅延段１個当
    たりの信号遅延量に応じたパルス幅を持つパルス信号を
    出力する第１の論理回路と、 上記入力信号及び上記第１の論理回路の出力信号が供給
    され、両信号のパルス幅の比に応じた直流電圧を発生す
    るチャージポンプ回路と、 上記チャージポンプ回路の出力電圧を上記遅延手段の遅
    延段に上記制御信号として供給する信号供給経路と、 少なくとも上記遅延手段の遅延出力信号が供給され、こ
    れらの信号から上記入力信号とは周波数が異なる多相の
    クロック信号を発生する第２の論理回路とを具備し、 上記チャージポンプ回路は、 電流通路が第１の電源と出力ノードとの間に挿入された
    電流源用の第１極性の第１のトランジスタと、 電流通路が上記第１のトランジスタの電流通路に対して
    直列に挿入され上記入力信号がゲートに供給される第１
    極性の第２のトランジスタと、 電流通路が第２の電源と上記出力ノードとの間に挿入さ
    れた電流源用の第２極性の第３のトランジスタと、 電流通路が上記第３のトランジスタの電流通路に対して
    直列に挿入され上記第１の論理回路からのパルス信号が
    ゲートに供給される第２極性の第４のトランジスタと、 上記出力ノードと上記第３の電源との間に挿入された容
    量とを含んで構成されていることを特徴とするクロック
    信号発生回路。
  6. 【請求項６】それぞれが制御信号に基づいて信号遅延時
    間が制御される少なくとも１個の遅延段からなり、一定
    周波数の入力信号を遅延させる第１の遅延手段と、 上記遅延手段における隣接した２個の遅延段の各出力信
    号が供給される論理ゲート回路からなり、遅延段１個当
    たりの信号遅延量に応じたパルス幅を持つパルス信号を
    出力する遅延量検出手段と、 上記入力信号及び上記第１の論理回路からのパルス信号
    が供給され、両信号のパルス幅の比に応じた直流電圧を
    発生するチャージポンプ回路と、 上記チャージポンプ回路の出力電圧を上記第１の遅延手
    段の遅延段に上記制御信号として供給する信号供給経路
    と、 上記第１の遅延手段内の遅延段と同様に構成された少な
    くとも１個の遅延段で構成され、各遅延段における信号
    遅延時間が上記チャージポンプ回路の出力電圧に基づい
    て制御される第２の遅延手段と、 上記第２の遅延手段の出力信号をその入力側に帰還する
    帰還手段とを具備し、 上記チャージポンプ回路は、 電流通路が第１の電源と出力ノードとの間に挿入された
    電流源用の第１極性の第１のトランジスタと、 電流通路が上記第１のトランジスタの電流通路に対して
    直列に挿入された上記入力信号がゲートに供給される第
    １極性の第２のトランジスタと、 電流通路が第２の電源と上記出力ノードとの間に挿入さ
    れた電流源用の第２極性の第３のトランジスタと、 電流通路が上記第３のトランジスタの電流通路に対して
    直列に挿入され上記遅延量検出手段からのパルス信号が
    ゲートに供給される第２極性の第４のトランジスタと、 上記出力ノードと上記第２の電源との間に挿入された容
    量とを含んで構成されていることを特徴とするクロック
    信号発生回路。
  7. 【請求項７】前記第１の遅延手段及び前記第２の遅延手
    段内の各遅延段のそれぞれを第１極性及び第２極性の２
    個のMOSトランジスタからなるCMOS伝送ゲートを用いて
    構成し、第１の遅延手段及び第２の遅延手段の各遅延段
    内のCMOS伝送ゲートの第１極性のMOSトランジスタのゲ
    ートには前記チャージポンプ回路の出力電圧を供給し、
    第１の遅延手段の各遅延段内のCMOS伝送ゲートの第２極
    性のMOSトランジスタのゲートには一定電圧を供給し、
    第２の遅延手段の各遅延段内のCMOS伝送ゲートの第２極
    性のMOSトランジスタのゲートには周波数制御用の制御
    電圧を供給し、第２の遅延手段から上記周波数制御用の
    制御電圧に応じた周波数を持つクロック信号を取出すよ
    うに構成した請求項６記載のクロック信号発生回路。
JP1331131A 1989-01-17 1989-12-22 信号遅延回路及び該回路を用いたクロック信号発生回路 Expired - Fee Related JP2635789B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP1331131A JP2635789B2 (ja) 1989-01-17 1989-12-22 信号遅延回路及び該回路を用いたクロック信号発生回路
US07/466,472 US5059838A (en) 1989-01-17 1990-01-17 Signal delay circuit using charge pump circuit
EP90100915A EP0379169B1 (en) 1989-01-17 1990-01-17 Signal delay circuit using charge pump circuit
DE69028324T DE69028324T2 (de) 1989-01-17 1990-01-17 Signalverzögerungsschaltung mit Ladungspumpenschaltung

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP801989 1989-01-17
JP1-8019 1989-01-17
JP1331131A JP2635789B2 (ja) 1989-01-17 1989-12-22 信号遅延回路及び該回路を用いたクロック信号発生回路

Publications (2)

Publication Number Publication Date
JPH02276311A JPH02276311A (ja) 1990-11-13
JP2635789B2 true JP2635789B2 (ja) 1997-07-30

Family

ID=26342435

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1331131A Expired - Fee Related JP2635789B2 (ja) 1989-01-17 1989-12-22 信号遅延回路及び該回路を用いたクロック信号発生回路

Country Status (4)

Country Link
US (1) US5059838A (ja)
EP (1) EP0379169B1 (ja)
JP (1) JP2635789B2 (ja)
DE (1) DE69028324T2 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2658015B1 (fr) * 1990-02-06 1994-07-29 Bull Sa Circuit verrouille en phase et multiplieur de frequence en resultant.
JP2597739B2 (ja) * 1990-08-24 1997-04-09 株式会社東芝 信号遅延回路、クロック信号発生回路及び集積回路システム
EP0476585B1 (en) * 1990-09-18 1998-08-26 Fujitsu Limited Electronic device using a reference delay generator
JPH04150612A (ja) * 1990-10-15 1992-05-25 Mitsubishi Electric Corp 半導体集積回路
CA2071264C (en) * 1991-06-18 1999-11-30 Perry W. Lou Regulated delay line
DE4132517C2 (de) * 1991-09-30 1994-04-21 Siemens Ag Analoge Verzögerungsschaltungsanordnung
US5247241A (en) * 1991-10-21 1993-09-21 Silicon Systems, Inc. Frequency and capacitor based constant current source
US5146121A (en) * 1991-10-24 1992-09-08 Northern Telecom Limited Signal delay apparatus employing a phase locked loop
US5179303A (en) * 1991-10-24 1993-01-12 Northern Telecom Limited Signal delay apparatus employing a phase locked loop
US5422835A (en) * 1993-07-28 1995-06-06 International Business Machines Corporation Digital clock signal multiplier circuit
JP3148070B2 (ja) * 1994-03-29 2001-03-19 株式会社東芝 電圧変換回路
US5717729A (en) * 1994-06-30 1998-02-10 Digital Equipment Corporation Low skew remote absolute delay regulator chip
JPH08130449A (ja) * 1994-11-01 1996-05-21 Mitsubishi Electric Corp 電圧制御型遅延回路およびそれを用いた内部クロック発生回路
US5548237A (en) * 1995-03-10 1996-08-20 International Business Machines Corporation Process tolerant delay circuit
JP3672056B2 (ja) 1995-08-18 2005-07-13 松下電器産業株式会社 タイミング信号発生回路
DE19713130C2 (de) * 1997-03-27 1999-01-14 Endress Hauser Gmbh Co Schaltungsanordnung zum Erzeugen zweier zeitlich gegeneinander verschobener Signale aus einem Taktsignal und zum Erzeugen eines von der zeitlichen Verschiebung abhängigen Meßsignals
KR100264077B1 (ko) * 1997-11-21 2000-08-16 김영환 반도체 소자의 클럭보상장치
KR100295045B1 (ko) * 1998-06-23 2001-07-12 윤종용 지연동기루프(dll)를구비한반도체메모리장치
US6414538B1 (en) * 2000-10-06 2002-07-02 Sun Microsystems, Inc. Circuit to reduce AC component of bias currents in high speed transistor logic circuits
US6825699B2 (en) 2003-01-31 2004-11-30 Hewlett-Packard Development Company, L.P. Charge pump circuit, passive buffer that employs the charge pump circuit, and pass gate that employs the charge pump circuit
CN112054788B (zh) * 2019-06-05 2023-02-03 雅特力科技(重庆)有限公司 延迟电路以及具备延迟电路的电子系统

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3202769A (en) * 1960-08-02 1965-08-24 Columbia Broadcasting Syst Inc Apparatus for modifying the timing characteristic of a signal
US3206686A (en) * 1962-12-31 1965-09-14 Gen Electric Delay-time controller employing output of compared delayed and undelayed reference signal as delay-line correction signal
JPS5555621A (en) * 1978-10-18 1980-04-23 Matsushita Electric Ind Co Ltd Oscillator
US4401897A (en) * 1981-03-17 1983-08-30 Motorola, Inc. Substrate bias voltage regulator
JPS58111429A (ja) * 1981-12-24 1983-07-02 Nec Corp 遅延回路
JPS6030215A (ja) * 1983-07-28 1985-02-15 Toshiba Corp Ｃｍｏｓ論理回路
JPS60102017A (ja) * 1983-11-09 1985-06-06 Fujitsu Ltd 遅延回路
JPS60242721A (ja) * 1984-05-17 1985-12-02 Nec Corp Ｃｍｏｓ負荷回路
EP0171022A3 (en) * 1984-07-31 1988-02-03 Yamaha Corporation Signal delay device
JPH0795676B2 (ja) * 1984-10-26 1995-10-11 株式会社日立製作所 デューテイ調整回路を備えたクロツクパルス発生回路
JPS61107810A (ja) * 1984-10-31 1986-05-26 Toshiba Corp 電圧制御発振回路
FR2578125B1 (fr) * 1985-02-28 1987-04-10 Efcis Bascule bistable statique en technologie cmos
US4792705A (en) * 1986-03-14 1988-12-20 Western Digital Corporation Fast switching charge pump
GB2197553A (en) * 1986-10-07 1988-05-18 Western Digital Corp Phase-locked loop delay line
DE8714849U1 (ja) * 1986-12-23 1987-12-23 Jenoptik Jena Gmbh, Ddr 6900 Jena, Dd
JPS63204817A (ja) * 1987-02-19 1988-08-24 Toshiba Corp 論理回路
JPH06103736B2 (ja) * 1987-05-29 1994-12-14 日本電気株式会社 半導体装置
JPH0734928B2 (ja) * 1987-06-30 1995-04-19 株式会社日立製作所 圧延機のロ−ルベンデイング装置
JP2501590B2 (ja) * 1987-07-29 1996-05-29 沖電気工業株式会社 半導体装置の駆動回路
US4797580A (en) * 1987-10-29 1989-01-10 Northern Telecom Limited Current-mirror-biased pre-charged logic circuit

Also Published As

Publication number Publication date
DE69028324T2 (de) 1997-02-20
DE69028324D1 (de) 1996-10-10
JPH02276311A (ja) 1990-11-13
EP0379169B1 (en) 1996-09-04
US5059838A (en) 1991-10-22
EP0379169A2 (en) 1990-07-25
EP0379169A3 (en) 1990-11-22

Similar Documents

Publication Publication Date Title
JP2635789B2 (ja) 信号遅延回路及び該回路を用いたクロック信号発生回路
US6456170B1 (en) Comparator and voltage controlled oscillator circuit
US5136260A (en) PLL clock synthesizer using current controlled ring oscillator
KR100211186B1 (ko) 파형 정형장치 및 클럭 공급장치
JP2531742B2 (ja) 電圧制御発振回路
US6784707B2 (en) Delay locked loop clock generator
JP3031419B2 (ja) 半導体集積回路
US7038517B2 (en) Timing vernier using a delay locked loop
JP3445412B2 (ja) 周波数制御ループを備えたリング発振器
US7659760B2 (en) PLL circuit and semiconductor integrated device
US9870014B1 (en) Digital low drop-out regulator
JPS61105111A (ja) 電圧制御発振回路
JPH07264059A (ja) 位相差又は周波数差の検出回路
JPH07114349B2 (ja) デューティ制御回路装置
JP2597739B2 (ja) 信号遅延回路、クロック信号発生回路及び集積回路システム
JPH0511805B2 (ja)
JP4463807B2 (ja) スイッチトキャパシタフィルタ及びフィードバックシステム
JPH021620A (ja) 電圧制御発振回路
US5594392A (en) Ring oscillator having large load driving capability for use as VCO in phase locked loops
JPH1127116A (ja) 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ
JP4000215B2 (ja) 充放電電流発生回路、チャージポンプ回路、ｐｌｌ回路およびパルス幅変調回路
JP2000349598A (ja) 電圧制御発振回路
JP2007507137A (ja) Ｒｃ発振回路
JP2001024485A (ja) Ｐｌｌ回路
KR0139906B1 (ko) 신호지연회로 및 그 회로를 이용한 클럭신호발생회로

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees