JPH07114349B2 - デューティ制御回路装置 - Google Patents
デューティ制御回路装置Info
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- JPH07114349B2 JPH07114349B2 JP1327225A JP32722589A JPH07114349B2 JP H07114349 B2 JPH07114349 B2 JP H07114349B2 JP 1327225 A JP1327225 A JP 1327225A JP 32722589 A JP32722589 A JP 32722589A JP H07114349 B2 JPH07114349 B2 JP H07114349B2
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- circuit
- output
- duty
- waveform shaping
- signal
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、出力信号のデューテイを50％もしくは任意
の値に制御するデューテイ制御回路装置に関する。
の値に制御するデューテイ制御回路装置に関する。
（従来の技術） 従来、水晶発振回路の出力をタイミング回路に入力し
て、システムの制御を行うためのタイミング信号を形成
する場合、システムが高速化される程、タイミング回路
を駆動する基本クロックのデューテイは厳密さが必要に
なる。通常のシステムでは50％のデューテイの基本クロ
ックが要求されている。このため、従来では第12図に示
すように、予め必要な周波数f0の整数倍、一般的には２
倍の周波数2f0で水晶発振回路91を動作させ、1/2分周回
路92で水晶発振回路の出力を分周してデューテイを50％
とした上で、タイミング回路93に基本クロックとして入
力することが一般的である。なお、第13図（ａ）に上記
水晶発振回路91の出力波形を、第13図（ｂ）に1/2分周
回路92の出力波形をそれぞれ示す。上記のように、水晶
発振回路で高い周波数の信号を発生させ、これを分周し
て所望の周波数を持つ基本クロックを形成する理由は、
水晶発振回路で得られる信号は一般に周波数は厳密に制
御されているものの、デューテイや波形については理想
的な状態からかなりずれが生じており、直接、タイミン
グ回路に供給する基本クロックとしては使えないためで
ある。また、数10MHz以上の水晶振動子は一般に高価で
あり、機械的な衝撃にも弱く、さらには入手が困難であ
る。
て、システムの制御を行うためのタイミング信号を形成
する場合、システムが高速化される程、タイミング回路
を駆動する基本クロックのデューテイは厳密さが必要に
なる。通常のシステムでは50％のデューテイの基本クロ
ックが要求されている。このため、従来では第12図に示
すように、予め必要な周波数f0の整数倍、一般的には２
倍の周波数2f0で水晶発振回路91を動作させ、1/2分周回
路92で水晶発振回路の出力を分周してデューテイを50％
とした上で、タイミング回路93に基本クロックとして入
力することが一般的である。なお、第13図（ａ）に上記
水晶発振回路91の出力波形を、第13図（ｂ）に1/2分周
回路92の出力波形をそれぞれ示す。上記のように、水晶
発振回路で高い周波数の信号を発生させ、これを分周し
て所望の周波数を持つ基本クロックを形成する理由は、
水晶発振回路で得られる信号は一般に周波数は厳密に制
御されているものの、デューテイや波形については理想
的な状態からかなりずれが生じており、直接、タイミン
グ回路に供給する基本クロックとしては使えないためで
ある。また、数10MHz以上の水晶振動子は一般に高価で
あり、機械的な衝撃にも弱く、さらには入手が困難であ
る。
また、第14図のような集積回路装置に内蔵されたデュー
テイ50％を実現する回路（RCA Review Vol.41 March 19
80「Design and Performance of a CCD Comb Filter I
C」pp.36〜pp.40に記載）では、外付コンデンサC1（フ
ィルタ用）が必要であり、かつ特定の波形、例えば三角
波やサイン（sin）波しか入力できず、方形波等には適
用できない。
テイ50％を実現する回路（RCA Review Vol.41 March 19
80「Design and Performance of a CCD Comb Filter I
C」pp.36〜pp.40に記載）では、外付コンデンサC1（フ
ィルタ用）が必要であり、かつ特定の波形、例えば三角
波やサイン（sin）波しか入力できず、方形波等には適
用できない。
また、第15図のようにVCO（電圧制御発振回路、図示せ
ず）を含むPLL回路94と、その出力を分周する1/2分周回
路95で構成されたものも考えられるが、回路構成が非常
に複雑になり、回路動作の安定性にも問題があり、好ま
しくない。
ず）を含むPLL回路94と、その出力を分周する1/2分周回
路95で構成されたものも考えられるが、回路構成が非常
に複雑になり、回路動作の安定性にも問題があり、好ま
しくない。
（発明が解決しようとする課題） 従って、従来の整数倍の周波数で発振させる方法では、
水晶発振回路等の周波数が高いから、消費電流を必要以
上に大きくしてしまう点や、発振回路の出力を受ける分
周回路では、入力のデューテイや振幅の製造バラツキ、
環境条件による変化に対応させる必要があり、非常にマ
ージンの無いものとなり易い点が問題であった。
水晶発振回路等の周波数が高いから、消費電流を必要以
上に大きくしてしまう点や、発振回路の出力を受ける分
周回路では、入力のデューテイや振幅の製造バラツキ、
環境条件による変化に対応させる必要があり、非常にマ
ージンの無いものとなり易い点が問題であった。
また、第14図のものにおいても、ローパスフィルタ用の
コンデンサC1や、入力結合用のコンデンサC2として大き
な容量のものを必要とするため、これらは集積回路の外
付とせざるを得ない点、またサイン波、三角波といった
直流レベルを加減することでデューテイ50％に変換可能
な入力信号しか入力できず、方形波が入力できない点で
問題があった。さらに、第15図のものでは、外付部品が
多数必要であり、かつ内部に電位的にフローティングな
ノードを含むため、ノイズに対して弱く、また回路の安
定化時間が非常に長くなる場合が多く、好ましくない。
また、VCOにおいても発振周波数に電源電圧、温度、製
造バラツキ等による依存性があるため、数10MHz以上で
安定発振を得ることは非常に困難であり、実現性に乏し
い。
コンデンサC1や、入力結合用のコンデンサC2として大き
な容量のものを必要とするため、これらは集積回路の外
付とせざるを得ない点、またサイン波、三角波といった
直流レベルを加減することでデューテイ50％に変換可能
な入力信号しか入力できず、方形波が入力できない点で
問題があった。さらに、第15図のものでは、外付部品が
多数必要であり、かつ内部に電位的にフローティングな
ノードを含むため、ノイズに対して弱く、また回路の安
定化時間が非常に長くなる場合が多く、好ましくない。
また、VCOにおいても発振周波数に電源電圧、温度、製
造バラツキ等による依存性があるため、数10MHz以上で
安定発振を得ることは非常に困難であり、実現性に乏し
い。
従って、タイミング回路に入力するものと等しい周波数
で発振回路を動作させ、かつ発振回路の出力がサイン
波、三角波はもちろんのこと、方形波であっても十分に
デューテイ50％に変換でき、かつ外付部品を必要とせず
集積回路内に実現できるデューテイ制御回路が切望され
ていた。
で発振回路を動作させ、かつ発振回路の出力がサイン
波、三角波はもちろんのこと、方形波であっても十分に
デューテイ50％に変換でき、かつ外付部品を必要とせず
集積回路内に実現できるデューテイ制御回路が切望され
ていた。
そこで、この発明の目的は、マイクロコンピュータ等の
半導体基板上に特性の良好なデューテイ制御回路装置を
容易に構成することができ、また方形波等を含んだ任意
の波形についてもデューテイ制御が可能であり、また任
意のデューテイに制御できる等の利点が得られるように
するものである。
半導体基板上に特性の良好なデューテイ制御回路装置を
容易に構成することができ、また方形波等を含んだ任意
の波形についてもデューテイ制御が可能であり、また任
意のデューテイに制御できる等の利点が得られるように
するものである。
［発明の構成］ （課題を解決するための手段） この発明のデューテイ制御回路装置は、入力信号を積分
する積分回路と、上記積分回路の出力の交流成分を通過
させる交流結合回路と、上記交流結合回路の出力を波形
整形すると共にデューテイ変換された出力信号を取り出
す波形整形回路と、上記波形整形回路の波形整形出力を
受けこの出力のデューテイに応じた電圧を発生するデュ
ーテイ検出回路と、上記デューテイ検出回路の出力を上
記交流結合回路の出力側に帰還する帰還回路とを具備し
たことを特徴とする。
する積分回路と、上記積分回路の出力の交流成分を通過
させる交流結合回路と、上記交流結合回路の出力を波形
整形すると共にデューテイ変換された出力信号を取り出
す波形整形回路と、上記波形整形回路の波形整形出力を
受けこの出力のデューテイに応じた電圧を発生するデュ
ーテイ検出回路と、上記デューテイ検出回路の出力を上
記交流結合回路の出力側に帰還する帰還回路とを具備し
たことを特徴とする。
（作 用） この発明のデューテイ制御回路装置では、積分回路によ
り入力信号が積分されることにより、方形波でもデュー
テイ変換が可能になっている。また、積分回路の出力を
交流結合回路に入力することにより、交流成分のみが取
り出され、この交流結合回路を通過した交流成分が波形
整形回路により波形整形され、方形波に変換される。こ
の波形整形された方形波は、デューテイ検出回路によっ
てそのデューテイが検出され、そのデューテイに応じた
値の電圧が発生される。この電圧は帰還回路を経由して
交流結合回路の出力側に帰還され、これにより上記交流
結合回路を通過した交流成分に対して直流バイアス成分
が付加される。このとき、デューテイ検出回路で発生し
た電圧の値が波形整形回路の回路閾値に一致するように
制御され、この波形整形回路からはデューテイが50％の
方形波が出力される。
り入力信号が積分されることにより、方形波でもデュー
テイ変換が可能になっている。また、積分回路の出力を
交流結合回路に入力することにより、交流成分のみが取
り出され、この交流結合回路を通過した交流成分が波形
整形回路により波形整形され、方形波に変換される。こ
の波形整形された方形波は、デューテイ検出回路によっ
てそのデューテイが検出され、そのデューテイに応じた
値の電圧が発生される。この電圧は帰還回路を経由して
交流結合回路の出力側に帰還され、これにより上記交流
結合回路を通過した交流成分に対して直流バイアス成分
が付加される。このとき、デューテイ検出回路で発生し
た電圧の値が波形整形回路の回路閾値に一致するように
制御され、この波形整形回路からはデューテイが50％の
方形波が出力される。
また、上記積分回路及び交流結合回路は抵抗と容量で、
また、波形整形回路はインバータの多段接続によって、
デューテイ検出回路は抵抗と容量及び、演算増幅器との
組み合わせによって、さらに帰還回路は抵抗によって、
それぞれ容易に構成することができる。
また、波形整形回路はインバータの多段接続によって、
デューテイ検出回路は抵抗と容量及び、演算増幅器との
組み合わせによって、さらに帰還回路は抵抗によって、
それぞれ容易に構成することができる。
また、上記各回路では、それらを構成する各回路素子の
定数に対し、かなり広範囲で安定した動作が期待でき、
かつそれらを集積回路装置に内蔵可能な定数に設定でき
るため、外付部品を必要とせず、１つの半導体基板上に
構成することが可能である。
定数に対し、かなり広範囲で安定した動作が期待でき、
かつそれらを集積回路装置に内蔵可能な定数に設定でき
るため、外付部品を必要とせず、１つの半導体基板上に
構成することが可能である。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明のデューテイ制御回路装置の基本構成
を示すブロック図である。この装置は、入力信号Sinを
積分する積分回路１と、この積分回路１の出力の交流成
分を通過させる交流結合回路２と、この交流結合回路２
の出力を波形整形すると共にデューテイ変換された信号
Soutを出力する波形整形回路３と、この波形整形回路３
の出力のデューテイを検出し、このデューテイに応じた
値の電圧を発生するデューテイ検出回路４と、このデュ
ーテイ検出回路４で発生された電圧を上記交流結合回路
２の出力側に帰還する帰還回路５とから構成されてい
る。
を示すブロック図である。この装置は、入力信号Sinを
積分する積分回路１と、この積分回路１の出力の交流成
分を通過させる交流結合回路２と、この交流結合回路２
の出力を波形整形すると共にデューテイ変換された信号
Soutを出力する波形整形回路３と、この波形整形回路３
の出力のデューテイを検出し、このデューテイに応じた
値の電圧を発生するデューテイ検出回路４と、このデュ
ーテイ検出回路４で発生された電圧を上記交流結合回路
２の出力側に帰還する帰還回路５とから構成されてい
る。
ところで、上記デューテイ検出回路４は出力信号Soutの
デューテイが50％となるような電圧を発生する。あるい
は、デューテイ検出回路４は、出力信号Soutのデューテ
イが予め設定された所定値のデューテイとなるような電
圧を発生する。
デューテイが50％となるような電圧を発生する。あるい
は、デューテイ検出回路４は、出力信号Soutのデューテ
イが予め設定された所定値のデューテイとなるような電
圧を発生する。
上記構成でなる回路装置において、入力信号Sinが積分
回路１を通過することにより、元の波形に比べてなだら
かに変化する波形が得られる。この波形が交流結合回路
２を通過することにより交流成分が抽出される。また、
この交流成分は、デューテイ検出回路４で発生された電
圧が直流バイアスとして付加された状態で波形整形回路
３に供給される。このとき、上記デューテイ検出回路４
が出力信号Soutのデューテイが50％となるような電圧を
発生するものであれば、上記直流バイアスレベルが波形
整形回路３の入力閾値レベルと一致し、この波形整形回
路３からはデューテイが50％の方形波が出力される。
回路１を通過することにより、元の波形に比べてなだら
かに変化する波形が得られる。この波形が交流結合回路
２を通過することにより交流成分が抽出される。また、
この交流成分は、デューテイ検出回路４で発生された電
圧が直流バイアスとして付加された状態で波形整形回路
３に供給される。このとき、上記デューテイ検出回路４
が出力信号Soutのデューテイが50％となるような電圧を
発生するものであれば、上記直流バイアスレベルが波形
整形回路３の入力閾値レベルと一致し、この波形整形回
路３からはデューテイが50％の方形波が出力される。
一方、デューテイ検出回路４が、出力信号Soutのデュー
テイ予め設定された所定値となるような電圧を発生する
場合には、デューテイ検出回路４の設定デューテイに応
じたレベルだけ、波形整形回路３の入力信号の直流バイ
アスレベルが波形整形回路３の入力閾値レベルとずれ、
波形整形回路３からは予め設定されたデューテイの方形
波が出力される。
テイ予め設定された所定値となるような電圧を発生する
場合には、デューテイ検出回路４の設定デューテイに応
じたレベルだけ、波形整形回路３の入力信号の直流バイ
アスレベルが波形整形回路３の入力閾値レベルとずれ、
波形整形回路３からは予め設定されたデューテイの方形
波が出力される。
次にこの発明の種々の実施例について説明する。
第２図は前記出力信号Soutのデューテイが50％となるよ
うに制御されるこの発明の一実施例の具体的な構成を示
す回路図である。
うに制御されるこの発明の一実施例の具体的な構成を示
す回路図である。
前記積分回路１は、一端に入力信号Sinが供給される抵
抗11と、この抵抗11の他端と接地電位との間に接続され
た容量12とからなる通常のCR型積分回路で構成されてい
る。前記交流結合回路２は一端に上記積分回路１の出力
信号S1が印加される容量13で構成されている。また、前
記波形整形回路３は多段接続された偶数個（この実施例
では６個）のCMOSインバータ14−１〜14−６で構成され
ており、初段のインバータ14−１には上記交流結合回路
２の出力信号S2が入力され、最終段のインバータ14−６
からデューテイ変換された出力信号Soutが取り出される
ようになっている。
抗11と、この抵抗11の他端と接地電位との間に接続され
た容量12とからなる通常のCR型積分回路で構成されてい
る。前記交流結合回路２は一端に上記積分回路１の出力
信号S1が印加される容量13で構成されている。また、前
記波形整形回路３は多段接続された偶数個（この実施例
では６個）のCMOSインバータ14−１〜14−６で構成され
ており、初段のインバータ14−１には上記交流結合回路
２の出力信号S2が入力され、最終段のインバータ14−６
からデューテイ変換された出力信号Soutが取り出される
ようになっている。
前記デューテイ検出回路４は、それぞれが前記積分回路
１と同様に抵抗11と容量12とからなるCR型積分回路で構
成され、互いに反転関係にある上記波形整形回路３内の
インバータ14−４、14−５の出力信号S4,S5が供給され
るローパスフィルタ回路15、16と、反転入力端（−）及
び非反転入力端（＋）を有し、それぞれR1の値の抵抗1
7、18を介して上記両積分回路15、16の出力信号S7,S8が
両入力端に供給される演算増幅器19と、この演算増幅器
19の出力端と反転入力端との間に接続されたR2の値の抵
抗20と、一端が上記演算増幅器19の非反転入力端に接続
されたR2の値の抵抗R21と、この抵抗21の他端に入力端
及び出力端が接続されたCMOSインバータ22及び前記積分
回路１と同様に抵抗11と容量12とからなるCR型積分回路
で構成され、上記演算増幅器19の出力信号Sopが供給さ
れるローパスフィルタ回路23とから構成されている。
１と同様に抵抗11と容量12とからなるCR型積分回路で構
成され、互いに反転関係にある上記波形整形回路３内の
インバータ14−４、14−５の出力信号S4,S5が供給され
るローパスフィルタ回路15、16と、反転入力端（−）及
び非反転入力端（＋）を有し、それぞれR1の値の抵抗1
7、18を介して上記両積分回路15、16の出力信号S7,S8が
両入力端に供給される演算増幅器19と、この演算増幅器
19の出力端と反転入力端との間に接続されたR2の値の抵
抗20と、一端が上記演算増幅器19の非反転入力端に接続
されたR2の値の抵抗R21と、この抵抗21の他端に入力端
及び出力端が接続されたCMOSインバータ22及び前記積分
回路１と同様に抵抗11と容量12とからなるCR型積分回路
で構成され、上記演算増幅器19の出力信号Sopが供給さ
れるローパスフィルタ回路23とから構成されている。
ここで、上記デューテイ検出回路４内の演算増幅器19
は、２個の抵抗17、20が設けられていることによって負
帰還がかけられた構成となっており、仮に抵抗21とイン
バータ22とが設けられていない場合には、非反転入力端
（＋）に供給される信号S7の電圧V7と、反転入力端
（−）に供給される信号S6の電圧V6の間の電位差を、抵
抗17と20との抵抗比（R2/R1）に応じた増幅率で増幅し
て出力する。ところが、抵抗21とインバータ22が設けら
れているため、上記演算増幅器19は、インバータ22の回
路閾値電圧VthCと、信号S7と信号S6との電位差（V7−
V6）に上記（R2/R1）の値を乗じた電圧（V7−V6）・（R
2/R1）とを加算した、VthC＋（V7−V6）・（R2/R1）を
出力し、また信号S7と信号S6との電位差が０のときはイ
ンバータ22の回路閾値電圧VthCを出力する。
は、２個の抵抗17、20が設けられていることによって負
帰還がかけられた構成となっており、仮に抵抗21とイン
バータ22とが設けられていない場合には、非反転入力端
（＋）に供給される信号S7の電圧V7と、反転入力端
（−）に供給される信号S6の電圧V6の間の電位差を、抵
抗17と20との抵抗比（R2/R1）に応じた増幅率で増幅し
て出力する。ところが、抵抗21とインバータ22が設けら
れているため、上記演算増幅器19は、インバータ22の回
路閾値電圧VthCと、信号S7と信号S6との電位差（V7−
V6）に上記（R2/R1）の値を乗じた電圧（V7−V6）・（R
2/R1）とを加算した、VthC＋（V7−V6）・（R2/R1）を
出力し、また信号S7と信号S6との電位差が０のときはイ
ンバータ22の回路閾値電圧VthCを出力する。
前記帰還回路５は、上記デューテイ検出回路４内のロー
パスフィルタ23と上記交流結合回路２の出力側との間に
接続された抵抗24によって構成されている。
パスフィルタ23と上記交流結合回路２の出力側との間に
接続された抵抗24によって構成されている。
次に上記構成でなる回路装置の動作を第３図の波形図を
用いて説明する。なお、説明に当たり、各CMOSインバー
タは電源電圧VDDと接地電圧GNDが供給されることによっ
て動作しており、また、入力信号Sinの振幅はVDDとGND
との間であるとする。
用いて説明する。なお、説明に当たり、各CMOSインバー
タは電源電圧VDDと接地電圧GNDが供給されることによっ
て動作しており、また、入力信号Sinの振幅はVDDとGND
との間であるとする。
いま、入力信号Sinとして、第３図に示すようにデュー
テイが50％よりも小さな方形波が入力された場合を考え
る。なお、この場合の入力信号SinのデューテイDinは、
１周期をＴ、１周期中の“H"レベル期間をTHとすると、 Din＝（TH/T）×100（％） …１ で与えられる。
テイが50％よりも小さな方形波が入力された場合を考え
る。なお、この場合の入力信号SinのデューテイDinは、
１周期をＴ、１周期中の“H"レベル期間をTHとすると、 Din＝（TH/T）×100（％） …１ で与えられる。
この入力信号Sinが入力されると、積分回路１からは元
の波形に比べて十分になだらかにされた信号S1が出力さ
れる。この信号S1の平均直流レベルは、Din・VDDであ
る。次のこの信号S1が交流結合回路２を通過することに
より、交流成分のみがその出力側に得られる。一方、予
め、デューテイ検出回路４では所定の電圧が発生してお
り、この電圧は上記交流結合回路２の出力側で上記信号
S1の交流成分に対して直流バイアスとして付加される。
波形整形回路３内の初段のインバータ14−１は、この直
流バイアスが付加された信号を波形整形して方形波の出
力信号S3を発生する。すなわち、直流バイアス付加後の
信号レベルが初段のインバータ14−１の回路閾値電圧レ
ベルよりも低いときに信号S3は“H"レベル（VDD）とな
り、これと逆のときには信号S3は“L"レベル（GND）と
なる。上記信号S3は波形整形回路３内のインバータ14−
２〜14−６で順次反転される。そして、上記信号S3と同
相であるインバータ14−４の出力信号S4が積分回路15に
送られ、この積分回路15から、前記積分回路１の場合と
同様に元の入力（S4）に比べて十分になだらかにされた
信号S6が出力される。一方、上記信号S3とは逆相（反転
関係）であるインバータ14−５の出力信号S5が積分回路
16に送られ、この積分回路16からは元の入力（S5）に比
べて十分になだらかにされた信号S7が出力される。
の波形に比べて十分になだらかにされた信号S1が出力さ
れる。この信号S1の平均直流レベルは、Din・VDDであ
る。次のこの信号S1が交流結合回路２を通過することに
より、交流成分のみがその出力側に得られる。一方、予
め、デューテイ検出回路４では所定の電圧が発生してお
り、この電圧は上記交流結合回路２の出力側で上記信号
S1の交流成分に対して直流バイアスとして付加される。
波形整形回路３内の初段のインバータ14−１は、この直
流バイアスが付加された信号を波形整形して方形波の出
力信号S3を発生する。すなわち、直流バイアス付加後の
信号レベルが初段のインバータ14−１の回路閾値電圧レ
ベルよりも低いときに信号S3は“H"レベル（VDD）とな
り、これと逆のときには信号S3は“L"レベル（GND）と
なる。上記信号S3は波形整形回路３内のインバータ14−
２〜14−６で順次反転される。そして、上記信号S3と同
相であるインバータ14−４の出力信号S4が積分回路15に
送られ、この積分回路15から、前記積分回路１の場合と
同様に元の入力（S4）に比べて十分になだらかにされた
信号S6が出力される。一方、上記信号S3とは逆相（反転
関係）であるインバータ14−５の出力信号S5が積分回路
16に送られ、この積分回路16からは元の入力（S5）に比
べて十分になだらかにされた信号S7が出力される。
ここで、上記デューテイ検出回路４で発生された電圧が
小さく、直流バイアス付加後の信号S2の平均直流レベル
が、波形整形回路３内の初段のインバータ14−１の回路
閾値電圧レベルよりも低いときは、波形整形回路３内の
初段のインバータ14−１の出力信号S3のデューテイは50
％よりも大きいものとなる。従って、このS3と同相であ
るインバータ14−４の出力信号S3のデューテイは50％よ
りも小さいものとなり、さらに信号S3と逆相であるイン
バータ14−５の出力信号S3のデューテイは50％よりも小
さいものとなる。従って、このときは、積分回路15の出
力信号S6の直流レベルに比べ、積分回路16の出力信号S7
の直流レベルが高くなる。この場合、演算増幅器19は、
前記インバータ22の回路閾値電圧VthCと、信号S7と信号
S6との電位差に前記抵抗比（R2/R1）を乗じた値の電圧
との和の電圧を出力する。この電圧が積分回路23により
積分された後、帰還回路５を介して交流結合回路２の出
力側に供給されることにより、交流結合回路２から出力
される信号S1の交流成分に対して付加される直流バイア
スレベルは以前よりも大きくなる。
小さく、直流バイアス付加後の信号S2の平均直流レベル
が、波形整形回路３内の初段のインバータ14−１の回路
閾値電圧レベルよりも低いときは、波形整形回路３内の
初段のインバータ14−１の出力信号S3のデューテイは50
％よりも大きいものとなる。従って、このS3と同相であ
るインバータ14−４の出力信号S3のデューテイは50％よ
りも小さいものとなり、さらに信号S3と逆相であるイン
バータ14−５の出力信号S3のデューテイは50％よりも小
さいものとなる。従って、このときは、積分回路15の出
力信号S6の直流レベルに比べ、積分回路16の出力信号S7
の直流レベルが高くなる。この場合、演算増幅器19は、
前記インバータ22の回路閾値電圧VthCと、信号S7と信号
S6との電位差に前記抵抗比（R2/R1）を乗じた値の電圧
との和の電圧を出力する。この電圧が積分回路23により
積分された後、帰還回路５を介して交流結合回路２の出
力側に供給されることにより、交流結合回路２から出力
される信号S1の交流成分に対して付加される直流バイア
スレベルは以前よりも大きくなる。
そして、上記直流バイアス付加後の信号S2の直流バイア
スレベルが、波形整形回路３内の初段のインバータ14−
１の回路閾値電圧レベルに等しくなると、波形整形回路
３内の初段のインバータ14−１から出力される方形波の
信号S3のデューテイが50％になる。このとき、インバー
タ14−４の出力信号S4のデューテイと、この信号S4と反
転関係にあるインバータ14−５の出力信号S5のデューテ
イも共に50％になっている。従って、このときは、積分
回路15の出力信号S6と積分回路16の出力信号S7とが同じ
レベルとなり、演算増幅器19の出力信号レベルはインバ
ータ22の回路閾値電圧VthCに設定される。このときは、
出力信号Soutのデューテイも50％になる。
スレベルが、波形整形回路３内の初段のインバータ14−
１の回路閾値電圧レベルに等しくなると、波形整形回路
３内の初段のインバータ14−１から出力される方形波の
信号S3のデューテイが50％になる。このとき、インバー
タ14−４の出力信号S4のデューテイと、この信号S4と反
転関係にあるインバータ14−５の出力信号S5のデューテ
イも共に50％になっている。従って、このときは、積分
回路15の出力信号S6と積分回路16の出力信号S7とが同じ
レベルとなり、演算増幅器19の出力信号レベルはインバ
ータ22の回路閾値電圧VthCに設定される。このときは、
出力信号Soutのデューテイも50％になる。
すなわち、ローパスフィルタ回路15、16の出力電圧に差
がある場合は、帰還作用により、インバータ22の回路閾
値電圧VthCを中心にして、それ以上もしくは以下の電圧
がデューテイ検出回路４から出力され、帰還回路５を介
して波形整形回路３の入力側に供給されることにより、
波形整形回路５内の初段のインバータ14−１にはその回
路閾値電圧よもわずかにずれた信号波形が入力される。
この信号が波形整形回路３で方形波に整形され、さらに
ローパスフィルタ回路15、16を通過した後は、両ローパ
スフィルタ回路15、16の出力電圧のずれ量は縮小され、
最終的に両ローパスフィルタ回路15、16の出力電圧は一
致する。
がある場合は、帰還作用により、インバータ22の回路閾
値電圧VthCを中心にして、それ以上もしくは以下の電圧
がデューテイ検出回路４から出力され、帰還回路５を介
して波形整形回路３の入力側に供給されることにより、
波形整形回路５内の初段のインバータ14−１にはその回
路閾値電圧よもわずかにずれた信号波形が入力される。
この信号が波形整形回路３で方形波に整形され、さらに
ローパスフィルタ回路15、16を通過した後は、両ローパ
スフィルタ回路15、16の出力電圧のずれ量は縮小され、
最終的に両ローパスフィルタ回路15、16の出力電圧は一
致する。
このように、この実施例回路装置では、帰還回路５を経
由して所定の電圧が交流結合回路２の出力側に帰還され
ることにより、最終的に前記信号S2の直流バイアスレベ
ルがインバータ14−１の回路閾値電圧VthCと一致し、出
力信号Soutのデューテイが50％となるように制御され
る。
由して所定の電圧が交流結合回路２の出力側に帰還され
ることにより、最終的に前記信号S2の直流バイアスレベ
ルがインバータ14−１の回路閾値電圧VthCと一致し、出
力信号Soutのデューテイが50％となるように制御され
る。
ところで、上記実施例装置において、出力信号Soutのデ
ューテイを正確に50％に制御させる必要があるときは、
波形整形回路３内の初段のCMOSインバータ14−１と、デ
ューテイ検出回路４内のCMOSインバータ22の回路閾値電
圧VthCを一致させる必要がある。もし、両回路閾値電圧
に差があると、出力信号Soutのデューテイが50％からず
れることがある。ここで、前記演算増幅器19の出力電圧
Vopは次式で与えられる。
ューテイを正確に50％に制御させる必要があるときは、
波形整形回路３内の初段のCMOSインバータ14−１と、デ
ューテイ検出回路４内のCMOSインバータ22の回路閾値電
圧VthCを一致させる必要がある。もし、両回路閾値電圧
に差があると、出力信号Soutのデューテイが50％からず
れることがある。ここで、前記演算増幅器19の出力電圧
Vopは次式で与えられる。
ここで、積分回路15、16の出力電圧V6、V7は、入力信号
S4、S5のデューテイに関係しており、それぞれのデュー
テイを（１−Ｄ）、Ｄとすると、V6、V7は次式で与えら
れる。
S4、S5のデューテイに関係しており、それぞれのデュー
テイを（１−Ｄ）、Ｄとすると、V6、V7は次式で与えら
れる。
V6＝Ｄ・VDD …３ V7＝（１−Ｄ）・VDD …４ 従って、Vopの値は次のようになる。
上記５式で表されるVopは、波形整形回路３内の初段の
インバータ14−１に直流レベルとして供給される。この
値がインバータ14−１の回路閾値電圧とずれている場
合、出力信号SoutのデューテイDoutは次式で与えられ
る。
インバータ14−１に直流レベルとして供給される。この
値がインバータ14−１の回路閾値電圧とずれている場
合、出力信号SoutのデューテイDoutは次式で与えられ
る。
すなわち、出力信号Soutのデューテイは50％からずれる
ことになる。従って、50％からずれないようにするに
は、波形整形回路３内の初段のCMOSインバータ14−１
と、デューテイ検出回路４内のCMOSインバータ22の回路
閾値電圧を一致させる必要がある。
ことになる。従って、50％からずれないようにするに
は、波形整形回路３内の初段のCMOSインバータ14−１
と、デューテイ検出回路４内のCMOSインバータ22の回路
閾値電圧を一致させる必要がある。
ところで、いま、入力信号Sinの周波数をf0、周期をT0
とすると、積分回路１の時定数τ１は、その出力信号S1
の振幅が余り小さくならないようにするためと、交流結
合回路２に与える波形の最大値と最小値との間が、電源
電圧と接地電圧との間よりもある程度狭い範囲にある必
要性から、τ１は0.3T0程度となることが望ましい。い
ま、f0を16MHzとするとτ１は19nSとなり、積分回路１
内の抵抗11及び容量12は例えば9.5KΩと2pFとして半導
体基板上に容易に集積可能な値にできる。また、交流結
合回路１と帰還回路５の持つ時定数τ２はτ１に比べ数
10から数100倍程度にすれば、交流結合動作に支障な
く、直流レベルの制御が可能になる。この場合、τ２を
τ１の数100倍に設定するならば、τ２は1.9μＳとな
り、容量13及び抵抗24は例えば10pFと190KΩとして半導
体基板上に容易に集積可能な値にできる。
とすると、積分回路１の時定数τ１は、その出力信号S1
の振幅が余り小さくならないようにするためと、交流結
合回路２に与える波形の最大値と最小値との間が、電源
電圧と接地電圧との間よりもある程度狭い範囲にある必
要性から、τ１は0.3T0程度となることが望ましい。い
ま、f0を16MHzとするとτ１は19nSとなり、積分回路１
内の抵抗11及び容量12は例えば9.5KΩと2pFとして半導
体基板上に容易に集積可能な値にできる。また、交流結
合回路１と帰還回路５の持つ時定数τ２はτ１に比べ数
10から数100倍程度にすれば、交流結合動作に支障な
く、直流レベルの制御が可能になる。この場合、τ２を
τ１の数100倍に設定するならば、τ２は1.9μＳとな
り、容量13及び抵抗24は例えば10pFと190KΩとして半導
体基板上に容易に集積可能な値にできる。
同様にデューテイ検出回路４内のローパスフィルタ回路
15、16の時定数τ３はT0の数10倍程度でも十分に直流レ
ベルが検出できるし、演算増幅器19の出力を安定化させ
るローパスフィルタ回路23の時定数τ４もτ３に比べ、
数倍ないし数10倍で十分であるため、それぞれ特に支障
なく半導体基板上に集積が可能である。また、その他の
抵抗についても容易に集積可能である。
15、16の時定数τ３はT0の数10倍程度でも十分に直流レ
ベルが検出できるし、演算増幅器19の出力を安定化させ
るローパスフィルタ回路23の時定数τ４もτ３に比べ、
数倍ないし数10倍で十分であるため、それぞれ特に支障
なく半導体基板上に集積が可能である。また、その他の
抵抗についても容易に集積可能である。
第４図は、上記実施例装置における積分回路１もしくは
ローパスフィルタ回路15、16、23の詳細な構成を示す回
路図である。図示のように、前記抵抗11は、ゲートに電
源電圧VDDが供給されたＮチャネルMOSトランジスタ31
と、ゲートに接地電圧が供給されたＰチャネルMOSトラ
ンジスタ32のソース、ドレイン間を並列接続して構成さ
れており、その抵抗値は両MOSトランジスタのチャネル
幅Ｗの調整により制御される。
ローパスフィルタ回路15、16、23の詳細な構成を示す回
路図である。図示のように、前記抵抗11は、ゲートに電
源電圧VDDが供給されたＮチャネルMOSトランジスタ31
と、ゲートに接地電圧が供給されたＰチャネルMOSトラ
ンジスタ32のソース、ドレイン間を並列接続して構成さ
れており、その抵抗値は両MOSトランジスタのチャネル
幅Ｗの調整により制御される。
第５図は、上記実施例装置における各CMOSインバータの
詳細な構成を示す回路図である。図示のように、CMOSイ
ンバータは電源電圧VDDと接地電圧との間にソース、ド
レイン間が直列に接続され、ゲートが共通接続されたＰ
チャネルMOSトランジスタ33及びＮチャネルMOSトランジ
スタ34で構成されている。そして、前記波形整形回路３
内の初段のCMOSインバータ14−１と、デューテイ検出回
路４内のCMOSインバータ22の回路閾値電圧を一致させる
には、両インバータのＰチャネルのMOSトランジスタ33
のチャネル幅Wpと、ＮチャネルのMOSトランジスタ34の
チャネル幅Wnとの比（ベータレシオ）を等しくすること
により実現される。
詳細な構成を示す回路図である。図示のように、CMOSイ
ンバータは電源電圧VDDと接地電圧との間にソース、ド
レイン間が直列に接続され、ゲートが共通接続されたＰ
チャネルMOSトランジスタ33及びＮチャネルMOSトランジ
スタ34で構成されている。そして、前記波形整形回路３
内の初段のCMOSインバータ14−１と、デューテイ検出回
路４内のCMOSインバータ22の回路閾値電圧を一致させる
には、両インバータのＰチャネルのMOSトランジスタ33
のチャネル幅Wpと、ＮチャネルのMOSトランジスタ34の
チャネル幅Wnとの比（ベータレシオ）を等しくすること
により実現される。
第６図は、上記実施例装置における演算増幅器19の詳細
な構成を示す回路図である。この回路は、ゲートが前記
反転入力端（−）及び非反転入力端（＋）にそれぞれ接
続された駆動用のＮチャネルMOSトランジスタ35、36
と、上記両トランジスタ35、36の負荷であるカレントミ
ラー接続された２個のＰチャネルMOSトランジスタ37、3
8と、ゲートに所定の直流バイアス電圧Vbiasが供給され
上記両トランジスタ35、36に動作電流を与える電流源用
のＮチャネルMOSトランジスタ39と、ゲートが上記トラ
ンジスタ36と38の接続ノードに接続された出力用のＰチ
ャネルMOSトランジスタ40と、ゲートに上記バイアス電
圧Vbiasが供給され上記トランジスタ40に動作電流を与
える電流源用のＮチャネルMOSトランジスタ41及び上記
トランジスタ40のドレイン・ゲート間に接続された帰還
用の容量42とから構成されている。
な構成を示す回路図である。この回路は、ゲートが前記
反転入力端（−）及び非反転入力端（＋）にそれぞれ接
続された駆動用のＮチャネルMOSトランジスタ35、36
と、上記両トランジスタ35、36の負荷であるカレントミ
ラー接続された２個のＰチャネルMOSトランジスタ37、3
8と、ゲートに所定の直流バイアス電圧Vbiasが供給され
上記両トランジスタ35、36に動作電流を与える電流源用
のＮチャネルMOSトランジスタ39と、ゲートが上記トラ
ンジスタ36と38の接続ノードに接続された出力用のＰチ
ャネルMOSトランジスタ40と、ゲートに上記バイアス電
圧Vbiasが供給され上記トランジスタ40に動作電流を与
える電流源用のＮチャネルMOSトランジスタ41及び上記
トランジスタ40のドレイン・ゲート間に接続された帰還
用の容量42とから構成されている。
次にこの発明の他の実施例について説明する。
第７図はこの発明の第２の実施例に係るデューテイ制御
回路装置のデューテイ検出回路のみの構成を示してい
る。この実施例におけるデューテイ検出回路は、前記第
２図と同様に、出力信号Soutのデューテイを50％に制御
するものであり、前記第２図中のものから抵抗17、18、
20、21と、インバータ22を取り除いたものである。この
実施例では抵抗17、20が取り除かれたことにより、演算
増幅器19が元々持つ裸の増幅率で前記信号S7とS6とが比
較される。すなわち、この実施例装置では、信号S7とS6
とが比較され、“H"レベルもしくは“L"レベルのディジ
タル信号が出力される。そして、このディジタル信号は
ローパスフィルタ回路23によって平滑され、前記帰還回
路５を介して前記交流結合回路２の出力側に帰還され
る。
回路装置のデューテイ検出回路のみの構成を示してい
る。この実施例におけるデューテイ検出回路は、前記第
２図と同様に、出力信号Soutのデューテイを50％に制御
するものであり、前記第２図中のものから抵抗17、18、
20、21と、インバータ22を取り除いたものである。この
実施例では抵抗17、20が取り除かれたことにより、演算
増幅器19が元々持つ裸の増幅率で前記信号S7とS6とが比
較される。すなわち、この実施例装置では、信号S7とS6
とが比較され、“H"レベルもしくは“L"レベルのディジ
タル信号が出力される。そして、このディジタル信号は
ローパスフィルタ回路23によって平滑され、前記帰還回
路５を介して前記交流結合回路２の出力側に帰還され
る。
第８図はこの発明の途中で考えられたデューテイ制御回
路装置のデューテイ検出回路のみの構成を示している。
この実施例におけるデューテイ検出回路は、出力信号S
outのデューテイを任意の値に制御するものであり、前
記第２図のものからローパスフィルタ回路15、抵抗17、
18、20、21及びインバータ22が取り除かれ、ローパスフ
ィルタ回路15の代わりに電圧設定回路50が新たに追加さ
れている。この電圧設定回路50は電源電圧VDDと接地電
圧との間に２個の抵抗51、52が直列接続されており、両
抵抗51、52の抵抗比に応じて決定されるデューテイ設定
電圧が前記演算増幅器29の反転入力端（−）に供給され
る。そして、このデューテイ設定電圧の値に応じて、出
力信号Soutのデューテイ制御が行われる。この実施例の
場合にも、演算増幅器19からは“H"レベルもしくは“L"
レベルのディジタル信号が出力され、このディジタル信
号はその後、ローパスフィルタ回路23で平滑され、前記
交流結合回路２の出力側に帰還される。
路装置のデューテイ検出回路のみの構成を示している。
この実施例におけるデューテイ検出回路は、出力信号S
outのデューテイを任意の値に制御するものであり、前
記第２図のものからローパスフィルタ回路15、抵抗17、
18、20、21及びインバータ22が取り除かれ、ローパスフ
ィルタ回路15の代わりに電圧設定回路50が新たに追加さ
れている。この電圧設定回路50は電源電圧VDDと接地電
圧との間に２個の抵抗51、52が直列接続されており、両
抵抗51、52の抵抗比に応じて決定されるデューテイ設定
電圧が前記演算増幅器29の反転入力端（−）に供給され
る。そして、このデューテイ設定電圧の値に応じて、出
力信号Soutのデューテイ制御が行われる。この実施例の
場合にも、演算増幅器19からは“H"レベルもしくは“L"
レベルのディジタル信号が出力され、このディジタル信
号はその後、ローパスフィルタ回路23で平滑され、前記
交流結合回路２の出力側に帰還される。
第９図はこの発明の第３の実施例に係るデューテイ制御
回路装置のデューテイ検出回路のみの構成を示してい
る。この実施例におけるデューテイ検出回路も、出力信
号Soutのデューテイを任意の値に制御するものであり、
I1の値の電流源61、I2の値の電流源62及び３個のＮチャ
ネルMOSトランジスタ63、64、65とから構成されてい
る。
回路装置のデューテイ検出回路のみの構成を示してい
る。この実施例におけるデューテイ検出回路も、出力信
号Soutのデューテイを任意の値に制御するものであり、
I1の値の電流源61、I2の値の電流源62及び３個のＮチャ
ネルMOSトランジスタ63、64、65とから構成されてい
る。
この回路において、いま、トランジスタ63のゲートに供
給されている前記信号S5が“H"レベルであり、このトラ
ンジスタ63がオンしているとき、出力電流Ioutは電流源
62の電流値I2となる。他方、信号S5が“L"レベルであ
り、トランジスタ63がオフしているときは、出力電流I
outは次式で与えられる。
給されている前記信号S5が“H"レベルであり、このトラ
ンジスタ63がオンしているとき、出力電流Ioutは電流源
62の電流値I2となる。他方、信号S5が“L"レベルであ
り、トランジスタ63がオフしているときは、出力電流I
outは次式で与えられる。
ただし、N64、N65はそれぞれトランジスタ64、65のW/L
比である。そして、出力電流値Ioutが０となるようにト
ランジスタ63がスイッチングしている状態のときに、検
出電圧はある値に固定される。従って、この実施例装置
のデューテイＤは次式のように表される。
比である。そして、出力電流値Ioutが０となるようにト
ランジスタ63がスイッチングしている状態のときに、検
出電圧はある値に固定される。従って、この実施例装置
のデューテイＤは次式のように表される。
第10図はこの発明の第４の実施例に係るデューテイ制御
回路装置の全体の構成を示す回路図である。なお、この
実施例回路において、前記第２図の実施例と対応する箇
所については同じ符号を付してその説明は省略する。
回路装置の全体の構成を示す回路図である。なお、この
実施例回路において、前記第２図の実施例と対応する箇
所については同じ符号を付してその説明は省略する。
この実施例装置は、前記第２図の実施例装置に対し、非
動作時に消費電流の削減を図るためのスタンバイ機能を
付加すると共に、入力信号Sinとして水晶発振回路６の
出力信号を供給し、前記波形整形回路３の出力信号Sout
を、マイクロコンピュータの動作を制御するために使用
される各種タイミング信号を発生するタイミング回路７
に基本クロックとして供給するようにしたものである。
動作時に消費電流の削減を図るためのスタンバイ機能を
付加すると共に、入力信号Sinとして水晶発振回路６の
出力信号を供給し、前記波形整形回路３の出力信号Sout
を、マイクロコンピュータの動作を制御するために使用
される各種タイミング信号を発生するタイミング回路７
に基本クロックとして供給するようにしたものである。
ここでスタンバイ機能を付加するため、前記デューテイ
検出回路４では、前記演算増幅器19の代わりにスタンバ
イ制御信号▲▼に応じて出力が高インピーダンス
状態となるような演算増幅器19′が使用されている。ま
た、この演算増幅器19′の出力端と電源電圧VDDとの間
に新たにＰチャネルMOSトランジスタ71のソース、ドレ
イン間が挿入され、このトランジスタ71のゲートには上
記スタンバイ制御信号▲▼が供給される。さら
に、前記インバータ22の出力端と入力端との間にはアナ
ログ・スイッチ72が挿入されており、このアナログ・ス
イッチ72は上記スタンバイ制御信号▲▼及びこの
信号を反転するCMOSインバータ73の出力信号で導通制御
される。
検出回路４では、前記演算増幅器19の代わりにスタンバ
イ制御信号▲▼に応じて出力が高インピーダンス
状態となるような演算増幅器19′が使用されている。ま
た、この演算増幅器19′の出力端と電源電圧VDDとの間
に新たにＰチャネルMOSトランジスタ71のソース、ドレ
イン間が挿入され、このトランジスタ71のゲートには上
記スタンバイ制御信号▲▼が供給される。さら
に、前記インバータ22の出力端と入力端との間にはアナ
ログ・スイッチ72が挿入されており、このアナログ・ス
イッチ72は上記スタンバイ制御信号▲▼及びこの
信号を反転するCMOSインバータ73の出力信号で導通制御
される。
上記水晶発振回路６は、水晶振動子74、帰還用の抵抗75
及びCMOS−NANDゲート76、容量77、78とから構成されて
おり、CMOS−NANDゲート76の一方入力端に上記スタンバ
イ制御信号▲▼が供給され、この信号▲▼
によって発振動作の停止、再開が制御されるようになっ
ている。
及びCMOS−NANDゲート76、容量77、78とから構成されて
おり、CMOS−NANDゲート76の一方入力端に上記スタンバ
イ制御信号▲▼が供給され、この信号▲▼
によって発振動作の停止、再開が制御されるようになっ
ている。
一方、上記タイミング回路７は、波形整形回路３からの
信号Soutを基本クロックとして受け、マイクロコンピュ
ータの動作を制御するために使用される各種タイミング
信号t0〜tnを発生する。
信号Soutを基本クロックとして受け、マイクロコンピュ
ータの動作を制御するために使用される各種タイミング
信号t0〜tnを発生する。
このような構成において、スタンバイ制御信号▲
▼が“H"レベルにされている動作期間のとき、水晶発振
回路６ではNANDゲート76を介して信号の帰還が行われる
ため、水晶振動子74の固有振動数で発振動作が行われ
る。従って、所定周波数の入力信号Sinが積分回路１に
供給される。一方、デューテイ検出回路４では演算増幅
器19′が動作し、またＰチャネルMOSトランジスタ71は
オフし、アナログ・スイッチ72がオンするため、前記第
２図の場合と同様にローパスフィルタ回路15、16の出力
信号の比較が演算増幅器19′で行われ、この演算増幅器
19′からは前記２式で示されるような電圧を持つ信号が
出力される。
▼が“H"レベルにされている動作期間のとき、水晶発振
回路６ではNANDゲート76を介して信号の帰還が行われる
ため、水晶振動子74の固有振動数で発振動作が行われ
る。従って、所定周波数の入力信号Sinが積分回路１に
供給される。一方、デューテイ検出回路４では演算増幅
器19′が動作し、またＰチャネルMOSトランジスタ71は
オフし、アナログ・スイッチ72がオンするため、前記第
２図の場合と同様にローパスフィルタ回路15、16の出力
信号の比較が演算増幅器19′で行われ、この演算増幅器
19′からは前記２式で示されるような電圧を持つ信号が
出力される。
これに対し、スタンバイ制御信号▲▼が“L"レベ
ルにされているスタンバイ期間のときは、水晶発振回路
６ではNANDゲート76の出力信号が“H"レベルに固定さ
れ、発振動作が停止する。従って、水晶発振回路６にお
ける消費電流はリーク電流のみにされる。このとき、積
分回路１には“H"レベルの信号が供給され、これにより
交流結合回路２の入力側のレベルは“H"レベルに設定さ
れる。
ルにされているスタンバイ期間のときは、水晶発振回路
６ではNANDゲート76の出力信号が“H"レベルに固定さ
れ、発振動作が停止する。従って、水晶発振回路６にお
ける消費電流はリーク電流のみにされる。このとき、積
分回路１には“H"レベルの信号が供給され、これにより
交流結合回路２の入力側のレベルは“H"レベルに設定さ
れる。
一方、デューテイ検出回路４では、演算増幅器19′の出
力が高インピーダンス状態にされる。またＰチャネルMO
Sトランジスタ71がオンすることにより、演算増幅器1
9′の出力端が“H"レベル（VDD）に設定される。この演
算増幅器19′の出力端のレベルは、ローパスフィルタ回
路23及び帰還回路５を経由して交流結合回路２の出力側
に供給される。従って、この交流結合回路２の入出力間
の電位差は０となり、この交流結合回路２による消費電
流もリーク電流のみにされる。
力が高インピーダンス状態にされる。またＰチャネルMO
Sトランジスタ71がオンすることにより、演算増幅器1
9′の出力端が“H"レベル（VDD）に設定される。この演
算増幅器19′の出力端のレベルは、ローパスフィルタ回
路23及び帰還回路５を経由して交流結合回路２の出力側
に供給される。従って、この交流結合回路２の入出力間
の電位差は０となり、この交流結合回路２による消費電
流もリーク電流のみにされる。
さらに、アナログ・スイッチ72がオフし、インバータ22
の入出力端間の短絡状態が解除される。これにより、こ
のインバータ22の出力レベルが“H"レベルになっている
場合であっても、その出力端は電位的にフローティング
状態になっているため、このインバータ22の消費電流も
リーク電流のみにされる。
の入出力端間の短絡状態が解除される。これにより、こ
のインバータ22の出力レベルが“H"レベルになっている
場合であっても、その出力端は電位的にフローティング
状態になっているため、このインバータ22の消費電流も
リーク電流のみにされる。
このように、この実施例装置では、スタンバイ期間のと
きの消費電流が極めて少なくなる。また、スタンバイ期
間のとき、交流結合回路２の入出力間の電位差、すなわ
ち、容量13の両端間の電位差が０になっているため、次
に動作が開始され、安定状態になるまでの時間が短縮さ
れるという利点もある。
きの消費電流が極めて少なくなる。また、スタンバイ期
間のとき、交流結合回路２の入出力間の電位差、すなわ
ち、容量13の両端間の電位差が０になっているため、次
に動作が開始され、安定状態になるまでの時間が短縮さ
れるという利点もある。
上記第10図の実施例のデューテイ制御回路装置は、水晶
発振回路６内の水晶振動子74を除けば全て半導体基板上
に集積が可能である。このため、マイクロコンピュータ
用集積回路に上記実施例のデューテイ制御回路装置を内
蔵させることができる。
発振回路６内の水晶振動子74を除けば全て半導体基板上
に集積が可能である。このため、マイクロコンピュータ
用集積回路に上記実施例のデューテイ制御回路装置を内
蔵させることができる。
第11図は上記実施例のデューテイ制御回路装置をマイク
ロコンピュータ用集積回路に内蔵させた半導体チップの
構成を示す斜視図である。この半導体チップは１個の半
導体基板81を用いて構成されている。図において、82は
前記積分回路１、交流結合回路２、波形整形回路３、デ
ューテイ検出回路４及び帰還回路５が形成されたている
デューテイ制御回路装置である。このデューテイ制御回
路装置82には水晶発振回路６で得られる一定周波数の入
力信号が供給される。また、図において、83は前記タイ
ミング回路７（第10図に図示）を含むマイクロコンピュ
ータである。
ロコンピュータ用集積回路に内蔵させた半導体チップの
構成を示す斜視図である。この半導体チップは１個の半
導体基板81を用いて構成されている。図において、82は
前記積分回路１、交流結合回路２、波形整形回路３、デ
ューテイ検出回路４及び帰還回路５が形成されたている
デューテイ制御回路装置である。このデューテイ制御回
路装置82には水晶発振回路６で得られる一定周波数の入
力信号が供給される。また、図において、83は前記タイ
ミング回路７（第10図に図示）を含むマイクロコンピュ
ータである。
なお、水晶発振回路６を、デューテイ制御回路装置が集
積された同一半導体基板上に集積する場合、前記水晶振
動子74は外付部品とする必要があるため、外部端子を設
ける必要がある。しかし、デューテイ制御回路装置のみ
を半導体基板上に集積する場合には、外部端子は不要で
ある。
積された同一半導体基板上に集積する場合、前記水晶振
動子74は外付部品とする必要があるため、外部端子を設
ける必要がある。しかし、デューテイ制御回路装置のみ
を半導体基板上に集積する場合には、外部端子は不要で
ある。
上記のように各実施例装置は次のような各利点を有する
ものである。
ものである。
（ａ） マイクロコンピュータ等の半導体集積回路基板
上に、容易にデューテイ制御回路装置を構成することが
できる。
上に、容易にデューテイ制御回路装置を構成することが
できる。
（ｂ） 積分回路１があるから、方形波等、任意の波形
の入力信号を供給してもデューテイ制御を行うことがで
きる。
の入力信号を供給してもデューテイ制御を行うことがで
きる。
（ｃ） 任意のデューテイに制御することができる。
（ｄ） 50％のデューテイに制御することが非常に簡単
にできる。
にできる。
（ｅ） 集積回路化する際に外付部品を必要とせず、容
易に半導体基板上に構成することができる。
易に半導体基板上に構成することができる。
（ｆ） デューテイ制御回路装置を集積回路化する際
に、外部端子を必要としない。
に、外部端子を必要としない。
（ｇ） 抵抗と容量のみで回路定数が決定されるので、
製造バラツキ、温度変化、電源電圧変動、等による影響
を受けず、安定した動作が期待できる。
製造バラツキ、温度変化、電源電圧変動、等による影響
を受けず、安定した動作が期待できる。
（ｈ） 回路がCMOS化されているので、消費電流は数μ
Ａ〜数100μＡに押さえることができ、さらにスタンバ
イ機能による低消費電流化が図られているので、リーク
電流のみにすることができる。
Ａ〜数100μＡに押さえることができ、さらにスタンバ
イ機能による低消費電流化が図られているので、リーク
電流のみにすることができる。
（ｉ） 10MHz以上の高周波動作も十分に可能で、かつ
高周波になる程、回路の時定数が小さくてすみ、集積化
がより容易になり、チップ上のパターン面積が小さくで
きる。
高周波になる程、回路の時定数が小さくてすみ、集積化
がより容易になり、チップ上のパターン面積が小さくで
きる。
（ｊ） 同一基板上に集積するマイクロコンピュータ等
とも非常に簡単に接続することができる。
とも非常に簡単に接続することができる。
［発明の効果］ このように、この発明によれば、マイクロコンピュータ
等の半導体集積回路基板上に容易かつ良好にデューテイ
制御回路装置を構成することができ、また、方形波等、
任意の波形に対してもデューテイ制御でき、任意の、特
に50％のデューテイに制御することができる等の利点が
得られるものである。
等の半導体集積回路基板上に容易かつ良好にデューテイ
制御回路装置を構成することができ、また、方形波等、
任意の波形に対してもデューテイ制御でき、任意の、特
に50％のデューテイに制御することができる等の利点が
得られるものである。
第１図はこの発明のデューテイ制御回路装置の基本構成
を示すブロック図、第２図はこの発明の一実施例の具体
的な構成を示す回路図、第３図は上記実施例の動作を説
明するために使用する波形図、第４図、第５図及び第６
図はそれぞれ上記実施例回路の各部を詳細に示す回路
図、第７図はこの発明の他の実施例による一部回路の構
成を示す回路図、第８図はこの発明の途中で考えられた
回路の構成を示す回路図、第９図はこの発明の他の実施
例による一部回路の構成を示す回路図、第10図はこの発
明のさらに他の実施例による全体の構成を示す回路図、
第11図は上記第10図の装置を半導体チップ上に構成した
ときの斜視図、第12図は従来装置のブロック図、第13図
は第12図装置の波形図、第14図は上記とは異なる従来装
置の回路図、第15図は別の従来装置のブロック図であ
る。 １……積分回路、２……交流結合回路、３……波形整形
回路、４……デューテイ検出回路、５……帰還回路、６
……水晶発振回路、７……タイミング回路、14−１〜14
−6,20……CMOSインバータ、15,16,23……ローパスフィ
ルタ回路、19,19′……演算増幅器。
を示すブロック図、第２図はこの発明の一実施例の具体
的な構成を示す回路図、第３図は上記実施例の動作を説
明するために使用する波形図、第４図、第５図及び第６
図はそれぞれ上記実施例回路の各部を詳細に示す回路
図、第７図はこの発明の他の実施例による一部回路の構
成を示す回路図、第８図はこの発明の途中で考えられた
回路の構成を示す回路図、第９図はこの発明の他の実施
例による一部回路の構成を示す回路図、第10図はこの発
明のさらに他の実施例による全体の構成を示す回路図、
第11図は上記第10図の装置を半導体チップ上に構成した
ときの斜視図、第12図は従来装置のブロック図、第13図
は第12図装置の波形図、第14図は上記とは異なる従来装
置の回路図、第15図は別の従来装置のブロック図であ
る。 １……積分回路、２……交流結合回路、３……波形整形
回路、４……デューテイ検出回路、５……帰還回路、６
……水晶発振回路、７……タイミング回路、14−１〜14
−6,20……CMOSインバータ、15,16,23……ローパスフィ
ルタ回路、19,19′……演算増幅器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−231516（ＪＰ，Ａ) 特開 昭63−72216（ＪＰ，Ａ) 特開 昭57−112131（ＪＰ，Ａ) 実開 昭60−64631（ＪＰ，Ｕ) 実開 昭61−136635（ＪＰ，Ｕ)
Claims (10)
- 【請求項１】入力信号を元の波形に比べてなだらかに変
化するように変換する積分回路と、 上記積分回路の出力の交流成分を通過させる交流結合回
路と、 上記交流結合回路の出力を波形整形すると共にデューテ
イ変換された第１の波形整形出力及びこの第１の波形整
形出力と反転関係にある第２の波形整形出力を発生する
波形整形回路と、 上記波形整形回路の第１及び第２の波形整形出力を受け
これら出力のデューテイに応じた電圧を発生するデュー
テイ検出回路と、 上記デューテイ検出回路の出力を上記交流結合回路の出
力側に帰還する帰還回路とを具備し、 上記デューテイ検出回路は、 上記波形整形回路の第１の波形整形出力が供給される第
１のローパスフィルタ回路と、 上記波形整形回路の第２の波形整形出力が供給される第
２のローパスフィルタ回路と、 上記第１及び第２のローパスフィルタ回路の出力が供給
され両出力を比較する比較回路とを含んで構成されてい
ることを特徴とするデューテイ制御回路装置。 - 【請求項２】前記デューテイ検出回路は、50％のデュー
テイと前記波形整形回路の第１、第２の波形整形出力の
デューテイとの差に応じた電圧を発生する請求項１に記
載のデューテイ制御回路装置。 - 【請求項３】前記波形整形回路が、多段接続された複数
個の反転回路で構成されている請求項１に記載のデュー
テイ制御回路装置。 - 【請求項４】前記デューテイ検出回路が、 前記比較回路の前記第１、第２のローパスフィルタ回路
の一方の出力が供給される側の入力に所定の直流バイア
スを与える直流バイアス回路をさらに含んで構成されて
いる請求項１に記載のデューテイ制御回路装置。 - 【請求項５】前記直流バイアス回路が、入出力間が短絡
された反転回路で構成されている請求項４に記載のデュ
ーテイ制御回路装置。 - 【請求項６】前記波形整形回路が、多段接続された複数
個の第１の反転回路で構成され、 前記デューテイ検出回路が、 前記比較回路の前記第１、第２のローパスフィルタ回路
の一方の出力が供給される側の入力に所定の直流バイア
スを与える入出力間が短絡された第２の反転回路で構成
された直流バイアス回路をさらに含んで構成されている
請求項１に記載のデューテイ制御回路装置。 - 【請求項７】前記波形整形回路内の複数個の第１の反転
回路の初段の反転回路及び前記直流バイアス回路を構成
する第２の反転回路のそれぞれがＰチャネル及びＮチャ
ネルのMOSトランジスタで構成され、複数個の第１の反
転回路の初段の反転回路及び第２の反転回路におけるＰ
チャネル及びＮチャネルのMOSトランジスタの幾何学的
寸法比を一致させることによって両反転回路の回路閾値
が等しくなるように構成されている請求項６に記載のデ
ューテイ制御回路装置。 - 【請求項８】前記各回路が同一半導体基板上に形成され
ている請求項１に記載のデューテイ制御回路装置。 - 【請求項９】前記各回路がマイクロコンピュータ用半導
体集積回路装置と同一の半導体基板上に形成されている
請求項１に記載のデューテイ制御回路装置。 - 【請求項１０】前記積分回路には水晶発振回路の出力が
入力として供給され、前記波形整形回路からの出力信号
が他の回路に基本クロック信号として供給されてなるこ
とを特徴とする請求項１または８に記載のデューテイ制
御回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327225A JPH07114349B2 (ja) | 1988-12-28 | 1989-12-19 | デューティ制御回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32892288 | 1988-12-28 | ||
| JP63-328922 | 1988-12-28 | ||
| JP1327225A JPH07114349B2 (ja) | 1988-12-28 | 1989-12-19 | デューティ制御回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02262714A JPH02262714A (ja) | 1990-10-25 |
| JPH07114349B2 true JPH07114349B2 (ja) | 1995-12-06 |
Family
ID=18215591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1327225A Expired - Lifetime JPH07114349B2 (ja) | 1988-12-28 | 1989-12-19 | デューティ制御回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5057702A (ja) |
| EP (1) | EP0377897A3 (ja) |
| JP (1) | JPH07114349B2 (ja) |
| KR (1) | KR900011144A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5172078A (en) * | 1992-02-06 | 1992-12-15 | Motorola, Inc. | Differential oscillator with common mode control |
| US5455530A (en) * | 1994-03-09 | 1995-10-03 | Cray Computer Corporation | Duty cycle control circuit and associated method |
| US5451893A (en) * | 1994-05-13 | 1995-09-19 | Samsung Semiconductor, Inc. | Programmable duty cycle converter |
| US5477180A (en) * | 1994-10-11 | 1995-12-19 | At&T Global Information Solutions Company | Circuit and method for generating a clock signal |
| JPH11505987A (ja) * | 1995-05-26 | 1999-05-25 | ランバス・インコーポレーテッド | 直交クロック発生器内で使用される移相器 |
| FR2737066B1 (fr) * | 1995-07-20 | 1997-09-19 | Matra Mhs | Dispositif de conversion analogique-numerique |
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| FR2852465B1 (fr) * | 2003-03-13 | 2005-04-29 | Suisse Electronique Microtech | Generateur d'horloge |
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| JP4412508B2 (ja) * | 2007-10-04 | 2010-02-10 | Ｎｅｃエレクトロニクス株式会社 | 半導体回路 |
| US8384457B2 (en) * | 2011-04-06 | 2013-02-26 | Icera Inc. | Duty cycle correction |
| EP2884659B1 (en) * | 2013-12-10 | 2016-08-24 | Stichting IMEC Nederland | Harmonics Cancellation Circuit for a Power Amplifier |
| CN106992771A (zh) * | 2017-02-22 | 2017-07-28 | 上海顺久电子科技有限公司 | 输出恒定占空比信号的电路及时钟信号生成装置 |
| US10396768B2 (en) * | 2017-04-13 | 2019-08-27 | Texas Instruments Incorporated | Circuits with low-pass filters and differential amplifiers |
| CN107153138A (zh) * | 2017-06-23 | 2017-09-12 | 杭州士兰微电子股份有限公司 | 占空比检测电路和占空比检测方法 |
| JP7304547B2 (ja) | 2021-09-15 | 2023-07-07 | パナソニックＩｐマネジメント株式会社 | 車両及び制御装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2823696A1 (de) * | 1978-05-31 | 1979-12-06 | Bosch Gmbh Robert | Schaltungsanordnung fuer cmos-logikbausteine |
| JPS57204630A (en) * | 1981-06-12 | 1982-12-15 | Nec Corp | Control circuit of pulse width |
| US4475086A (en) * | 1982-03-31 | 1984-10-02 | Eastman Kodak Company | Duty cycle detector |
| JPS5949014A (ja) * | 1982-09-14 | 1984-03-21 | Mitsubishi Electric Corp | 波形整形回路 |
| JPS6143807A (ja) * | 1984-08-08 | 1986-03-03 | Nec Corp | 直流電流安定化装置 |
| JPS61136635U (ja) * | 1985-02-12 | 1986-08-25 | ||
| NZ218022A (en) * | 1985-10-22 | 1991-01-29 | Fujitsu Ltd | Compensated regulation of light output from semiconductor laser |
| JPS6379413A (ja) * | 1986-09-22 | 1988-04-09 | Matsushita Electric Ind Co Ltd | 信号処理回路 |
| JPS63290046A (ja) * | 1987-05-21 | 1988-11-28 | Pioneer Electronic Corp | パルス幅ひずみ補正回路 |
| US4968898A (en) * | 1987-10-12 | 1990-11-06 | Jeol Ltd. | Pulse shaping circuit for radiation detector |
| US4891825A (en) * | 1988-02-09 | 1990-01-02 | Motorola, Inc. | Fully synchronized programmable counter with a near 50% duty cycle output signal |
-
1989
- 1989-12-19 JP JP1327225A patent/JPH07114349B2/ja not_active Expired - Lifetime
- 1989-12-27 US US07/457,875 patent/US5057702A/en not_active Expired - Lifetime
- 1989-12-27 KR KR1019890019729A patent/KR900011144A/ko not_active Application Discontinuation
- 1989-12-28 EP EP19890124038 patent/EP0377897A3/en not_active Withdrawn
Also Published As
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|---|---|
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| KR900011144A (ko) | 1990-07-11 |
| JPH02262714A (ja) | 1990-10-25 |
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| EP0377897A2 (en) | 1990-07-18 |
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