JP4456737B2 - 入力回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路において外部から入力信号を入力して内部の“0”及び“1”の論理レベルに対応したディジタル信号を生成する入力回路に関するものである。
【0002】
【従来の技術】
図2は、従来の入力回路の一例を示す回路図である。
この入力回路は、外部から入力信号INが入力される入力端子1と、閾値電圧設定用の制御電圧VCが与えられる制御端子2を有し、これらの端子間は終端用の抵抗3(例えば、50Ω)で接続されている。制御端子2と接地電圧GNDの間には、この制御端子2を交流的に接地するためのキャパシタ4(例えば、0.1μF)が接続されている。
【0003】
入力端子1には、縦続接続された3個のインバータ51,52,53が接続され、最終段のインバータ53の出力側が出力端子6に接続されている。更に、出力端子6と制御端子2の間には、帰還用の抵抗7(例えば、400Ω)が接続されている。そして、出力端子6から内部の論理レベルに対応したディジタル信号OUTが出力されるようになっている。
【0004】
このような入力回路において、入力信号INが図示しないキャパシタを介して入力端子1に入力されると、この入力信号INは抵抗3及びキャパシタ4で終端されると共に、その電圧が3段のインバータ51〜53で反転増幅され、ディジタル信号OUTとして出力端子6から出力される。インバータ53の出力電圧の平均値は、抵抗7,3を介してインバータ51の入力側にフィードバックされる。これにより、入力信号INのデューティ比が50%の場合、このインバータ51の論理閾値を入力信号INの中心電圧に精度良く一致させることができ、ディジタル信号OUTのデューティ比も50%となる。更に、3段のインバータ51〜53で高利得が得られ、内部の論理レベルにほぼ一致したディジタル信号OUTが得られる。また、制御端子2に制御電圧VCを与えることにより、入力信号INのデューティ比に応じた閾値電圧を設定することができる。
【0005】
【発明が解決しようとする課題】
しかしながら、従来の入力回路では、次のような課題があった。
入力信号INのデューティ比を50%と仮定して、この入力信号INの中心電圧が論理閾値となるように構成している。このため、入力信号INのレベル“H”とレベル“L”のノイズ分布の広がりが異なる場合、論理閾値がこの入力信号INの中心電圧からずれて、正しく“H”,“L”を識別することができなくなるおそれがあった。
【0006】
また、制御端子2に制御電圧VCを与えて、入力信号INのデューティ比に応じた閾値電圧を設定する場合、この入力信号INとしてインバータ51の識別可能な振幅より小さな信号が入力されると、この閾値電圧の微妙な変化で出力側のディジタル信号OUTのデューティ比が大きく変化し、安定した制御が難しいという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、入力信号INの振幅やデューティ比にかかわらず、安定したディジタル信号OUTを得ることができる入力回路を提供するものである。
【0007】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第1の発明は、入力回路において、縦続接続された複数の反転増幅器で入力信号を増幅してディジタル信号を出力する増幅手段と、前記増幅手段の最終段の反転増幅器の入力側または出力側の信号を所定の時定数で積分する第1の積分手段と、前記増幅手段の最終段の反転増幅器の入力側または出力側で前記第1の積分手段が接続されていない方の信号を前記所定の時定数よりも大きな時定数で積分する第2の積分手段と、前記第2の積分手段の出力電圧に閾値電圧制御用の制御電圧を印加するための制御手段と、前記第1及び第2の積分手段の出力電圧を比較する比較手段と、前記比較手段の出力信号を積分してその平均レベルを前記入力信号に対する閾値電圧として該入力信号に重畳する帰還手段とを備えている。
【0008】
第2の発明は、第1の発明における比較手段を、ディプレッション型電界効果トランジスタ(以下、「D−FET」という)とエンハンスメント型電界効果トランジスタ(以下、「E−FET」という)を直列に接続した両相入力インバータを2n+1個用い、正相入力側及び逆相入力側を並列かつ相補的に接続した2個1組の前記両相入力インバータからなる差動アンプをn段縦続接続し、そのn段目の差動アンプの出力信号を前記両相入力インバータで比較するように構成している。
【0009】
第1及び第2の発明によれば、以上のように入力回路を構成したので、次のような作用が行われる。
入力信号は、縦続接続された複数の反転増幅器で増幅され、内部の論理レベルにあったディジタル信号として出力される。このとき、最終段の反転増幅器の入力側の信号は、例えば第1の積分手段で、所定の時定数で積分されて比較手段に与えられる。また最終段の反転増幅器の出力側の信号は、第2の積分手段で所定の時定数よりも大きな時定数で積分されると共に、制御手段から与えられた制御電圧が印加されて比較手段に与えられる。比較手段の出力信号は、帰還手段によって積分され、その平均レベルが入力信号に対する閾値電圧として増幅手段に帰還され、入力信号に重畳される。
【0010】
第3の発明は、第1または第2のの発明において、増幅手段における最終段の反転増幅器の入力側の信号をa/(a+b)に分圧して前記第1または第2の積分手段に与える第1の分圧手段と、前記増幅手段における最終段の反転増幅器の出力側の信号をb/(a+b)に分圧して前記第1または第2の積分手段に与える第2の分圧手段とを設けている。
【0011】
第3の発明によれば、次のような作用が行われる。
増幅手段で増幅された入力信号は、その最終段の反転増幅器の入力側の信号が第1の分圧手段でa/(a+b)に分圧され、例えば第1の積分手段に与えられる。また、最終段の反転増幅器の出力側の信号が、第2の分圧手段でb/(a+b)に分圧されて第2の積分手段に与えられる。第1の積分手段の出力電圧は比較手段に与えられ、第2の積分手段の出力電圧には制御手段から与えられた制御電圧が印加されて比較手段に与えられる。比較手段の出力信号は、帰還手段によって積分され、その平均レベルが閾値電圧として増幅手段に帰還され、入力信号に重畳される。
【0012】
【発明の実施の形態】
(第1の実施形態)
図1は、本発明の第1の実施形態を示す入力回路の回路図であり、図2中の要素と共通の要素には共通の符号が付されている。
この入力回路は、図2と同様に、外部から入力信号INが入力される入力端子1を有している。入力端子1には終端用の抵抗3(例えば、50Ω)の一端が接続され、この抵抗3の他端はノードN1に接続されている。ノードN1は、キャパシタ4(例えば、0.1μF)を介して接地電圧GNDに交流的に接地されている。
【0013】
更に入力端子1には、縦続接続された4個の反転増幅器(例えば、インバータ)51,52,53,8からなる増幅手段が接続され、最終段のインバータ8の出力側が出力端子6に接続されている。
インバータ51〜53,8は、いずれも同じ構成であり、例えばインバータ51に示すように、GaAs−MESFET(metal semiconductor FET)によるD−FET5aと、E−FET5bで構成されたDCFL(direct coupled FET logic)となっている。D−FET5aは負荷用のトランジスタで、ドレインが電源電圧VCCに接続され、ゲートとソースがE−FET5bのドレインに接続されている。E−FET5bはスイッチング用のトランジスタで、ソースは接地電圧GNDに接続され、ゲートに入力信号が与えられ、ドレインから反転した出力信号が出力されるようになっている。
【0014】
インバータ53の出力側には、第1の積分手段(例えば、積分器)9が接続されている。積分器9は、抵抗9a(例えば、1kΩ)とキャパシタ9b(例えば、0.1pF)で構成され、インバータ53の出力側がこの抵抗9aの一端に接続されている。抵抗9aの他端はノードN2に接続され、このノードN2と接地電圧GND間には、キャパシタ9bが接続されている。積分器9の時定数は、入力信号INのデータ周期(例えば、0.1ns)と同程度に設定されている。
【0015】
インバータ8の出力側には、第2の積分手段(例えば、積分器)10が接続されている。積分器10は、抵抗10a(例えば、10kΩ)とキャパシタ10b(例えば、10pF)で構成され、インバータ8の出力側がこの抵抗10aの一端に接続されている。抵抗10aの他端はノードN3に接続され、このノードN3と接地電圧GND間には、キャパシタ10bが接続されている。積分器10の時定数は、入力信号INのデータ周期の数百から数千倍に設定されている。
【0016】
ノードN2,N3には、比較手段(例えば、差動アンプ)20の入力側が接続されている。差動アンプ20は、D−FET21とE−FET22を直列接続したもので、このD−FET21のドレインが電源電圧VCCに、ゲートがノードN2に接続されている。D−FET21のソースは出力側のノードN4、即ちE−FET22のドレインに接続され、このE−FET22のゲートがノードN2に接続されている。E−FET22のソースは接地電圧GNDに接続されている。ノードN4は帰還手段(例えば、抵抗11,3、及びキャパシタ4)の抵抗11を介してノードN1へ接続され、この抵抗11とキャパシタ4によって積分回路が構成されるようになっている。
ノードN3は、制御手段(例えば、10kΩの抵抗)12を介して制御端子13に接続されている。制御端子13は、閾値電圧制御用の制御電圧VCを与えるための端子である。
【0017】
図3は、図1の動作を示す信号波形図である。以下、図3を参照しつつ、図1の動作を説明する。
この入力回路において、図示しないキャパシタを介して入力端子1に入力信号INが入力されると、この入力信号INは抵抗3及びキャパシタ4で終端されると共に、その電圧が3段のインバータ51〜53で反転増幅され、インバータ53の出力側から信号S5が出力される。信号S5は更にインバータ8で反転され、信号S8がディジタル信号OUTとして出力端子6から出力される。
【0018】
信号S5は積分器9によって積分され、ノードN2には入力信号INと同程度の時定数で積分された図3に示すような電圧VN2が得られる。また、信号S8は積分器10によって積分され、ノードN3には大きな時定数で積分された電圧VN3が得られる。
電圧VN2,VN3は差動アンプ20に与えられ、この差動アンプ20の出力側のノードN4には、これらの電圧VN2,VN3の比較結果に対応した電圧VN4が出力される。電圧VN4は、更に抵抗11及びキャパシタ4によって積分され、ノードN1には、平均的なデューティ比に比例した電圧VN1が得られる。この電圧VN1は、抵抗3を介してインバータ51の入力側へ、論理閾値としてフィードバックされる。
【0019】
これにより、入力信号INのデューティ比が50%の場合、ノードN1の電圧VN1が入力信号INの中心電圧に一致し、ディジタル信号OUTのデューティ比も50%となる。また、4段のインバータ51〜53,8による増幅作用によって、出力端子6から内部の論理レベルに一致したディジタル信号OUTが出力される。
一方、入力信号INのデューティ比に応じた閾値電圧を設定する場合には、制御端子13に制御電圧VCを印加することによって、ノードN3の電圧VN3が制御され、インバータ51の入力側へ与えられる論理閾値が制御される。
【0020】
以上のように、この第1の実施形態の入力回路は、入力信号INを増幅した後、この入力信号INの周期と同程度の時定数で積分する積分器9と、大きな時定数で積分する積分器10と、これらの積分器9,10の出力信号を比較してその平均値を閾値電圧として入力側にフィードバックする差動アンプ20を有している。また、積分器9の出力側に、抵抗12を介して閾値電圧を制御する端子13を有している。これにより、積分器9,10で積分されて緩やかに変化する電圧VN2,VN3を差動アンプ20で比較して閾値電圧を得ることができるので、入力信号INとしてインバータ51の識別可能な振幅より小さな信号が入力されても、制御電圧VCは大きな制御範囲で閾値電圧を精度良く設定することが可能になり、ディジタル信号OUTのデューティ比を安定して制御することができる。
【0021】
(第2の実施形態)
図4は、本発明の第2の実施形態を示す差動アンプの回路図である。
この差動アンプ20Aは、図1中の差動アンプ20に代えて設けられるもので、GaAs−MESFETによるDCFLのインバータ23,24,25,26,27で構成されている。各インバータ23〜27は、いずれも図1中の差動アンプ20と同様の構成であり、電源電圧VCCと接地電圧GNDとの間にD−FETとE−FETを直列に接続した両相入力インバータ構成となっている。
【0022】
インバータ23のD−FETとE−FETのゲートは、それぞれノードN2,N3に接続され、インバータ24のD−FETとE−FETのゲートは、それぞれノードN3,N2に接続されている。インバータ23の出力側は、インバータ25のD−FETとインバータ26のE−FETのゲートに接続され、インバータ24の出力側は、このインバータ25のE−FETとインバータ26のD−FETのゲートに接続されている。更に、インバータ25,26の出力側は、インバータ27のD−FETとE−FETのゲートに、それぞれ接続されている。そして、インバータ27の出力側がノードN4となっている。
【0023】
この差動アンプ20Aの動作は、基本的には差動アンプ20と同じである。
即ち、ノードN2の電圧VN2がノードN3の電圧VN3よりも高い場合、インバータ23の出力電圧は、電圧VN2よりも高くなる。また、インバータ24の出力電圧は、電圧VN3よりも低くなる。これにより、インバータ23、24の出力電圧の差は、入力側の電圧VN2,VN3の差よりも大きくなる。更に、インバータ23、24の出力電圧の差は、インバータ25,26で増幅され、インバータ27へ与えられる。そして、このインバータ27からノードN4に比較結果の電圧VN4が出力される。
以上のように、この第2の実施形態の差動アンプは、5個のインバータ23〜27を並列かつ相補的に組み合わせて縦続接続し、3段の増幅回路を構成している。これにより、DCFLの“H”と“L”の論理レベルの範囲内で広範囲に比較動作が可能になる。
【0024】
(第3の実施形態)
図5は、本発明の第3の実施形態を示す入力回路の回路図であり、図1中の要素と共通の要素には共通の符号が付されている。
この入力回路は、図1におけるインバータ53の出力側と積分器9の間に、デューティ比を設定するための第1の分圧手段(例えば、設定部)30を設けると共に、インバータ8の出力側と積分器10の間に同様の第2の分圧手段(例えば、設定部)40を設けたものである。
【0025】
設定部30は、抵抗値R1の抵抗31、抵抗値R2の抵抗32、及びインバータ53の“L”の出力電圧VLと同電圧に設定された電圧源33で構成されている。抵抗31の一端は、インバータ53の出力側に接続され、他端がノードN5に接続されている。ノードN5には抵抗32の一端が接続され、この抵抗32の他端は、電圧源33に接続されている。そして、このノードN5が積分器9の入力側に接続されている。
【0026】
設定部40は、抵抗値R3の抵抗41、抵抗値R4の抵抗42、及びインバータ8の“L”の出力電圧VLと同電圧に設定された電圧源43で構成されている。但し、抵抗値R1〜R4は、R1/R2=R4/R3の関係を有するように設定されている。抵抗41の一端は、インバータ8の出力側に接続され、他端がノードN6に接続されている。ノードN6には抵抗42の一端が接続され、この抵抗42の他端は、電圧源43に接続されている。そして、このノードN6が積分器10の入力側に接続されている。その他の構成は、図1と同様である。
【0027】
次に、動作を説明する。
例えば、入力信号INのデューティ比が25%であるとする。インバータ53の出力側の信号S5は、入力信号INを反転したものとなっているので、この信号S5のデューティ比は75%となる。また、インバータ8の出力側の信号S8のデューティ比は、25%である。
【0028】
ここで、R1=R4=750Ω,R2=R3=250Ωとすると、差動アンプ20の2つの入力端子には、インバータ53,8の“L”の出力電圧VLに、論理振幅のR1×R2/(R1+R2)2倍の電圧を加えた電圧が入力される。
以上のように、この第3の実施形態の入力回路は、デューティ比を設定するための設定部30,40を有しているので、仮定した入力信号INのデューティ比に応じて、この入力信号INを“H”と“L”に切り分けるための閾値電圧を精度良く設定することができる。
【0029】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の(a)〜(d)のようなものがある。
(a) インバータ51〜53,8、及び差動アンプ20,20AをGaAs−MESFETを用いたDCFLで構成しているが、NチャネルMOSトランジスタや、相補的MOSトランジスタで構成しても良い。
(b) インバータ51〜53の数は3個に限定されず、複数個であれば良い。
(c) 差動アンプ20,20Aの構成は、図示したものに限定されない。同様の機能を有するものであれば、どのような構成でも適用可能である。
(d) インバータ8の入力側に積分器10を、出力側に積分器9を接続しても良い。
【0030】
【発明の効果】
以上詳細に説明したように、第1の発明によれば、増幅後の入力信号をそのデータ周期とほぼ同じ所定の時定数で積分する第1の積分手段と、大きな時定数で積分する第2の積分手段と、第1及び第2の積分手段の出力電圧の比較結果及び制御手段から印加される閾値電圧制御用の制御電圧に基づい生成された閾値電圧を入力信号に重畳する帰還手段を有している。これにより、入力信号の振幅やデューティ比にかかわらず、安定したディジタル信号を得ることができる。
【0031】
第2の発明によれば、比較手段をD−FETとE−FETを直列接続した両相入力インバータを多段接続して構成している。これにより、論理レベルの範囲内で広範囲に比較動作が可能になる。
第3の発明によれば、増幅後の入力信号を分圧して第1及び第2の積分手段に与える第1及び第2の分圧手段を設けている。これにより、入力信号のデューティ比に応じた閾値電圧を精度良く設定することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す入力回路の回路図である。
【図2】従来の入力回路の一例を示す回路図である。
【図3】図1の動作を示す信号波形図である。
【図4】本発明の第2の実施形態を示す差動アンプの回路図である。
【図5】本発明の第3の実施形態を示す入力回路の回路図である。
【符号の説明】
1 入力端子
3,11,12 抵抗
4 キャパシタ
51〜53,8,23〜27 インバータ
6 出力端子
9,10 積分器
13 制御端子
20 差動アンプ
21 D−FET
22 E−FET
30,40 設定部
Claims (3)
- 縦続接続された複数の反転増幅器で入力信号を増幅してディジタル信号を出力する増幅手段と、
前記増幅手段の最終段の反転増幅器の入力側または出力側の信号を所定の時定数で積分する第1の積分手段と、
前記増幅手段の最終段の反転増幅器の入力側または出力側で前記第1の積分手段が接続されていない方の信号を前記所定の時定数よりも大きな時定数で積分する第2の積分手段と、
前記第2の積分手段の出力電圧に閾値電圧制御用の制御電圧を印加するための制御手段と、
前記第1及び第2の積分手段の出力電圧を比較する比較手段と、
前記比較手段の出力信号を積分してその平均レベルを前記入力信号に対する閾値電圧として該入力信号に重畳する帰還手段とを、
備えたことを特徴とする入力回路。 - 前記比較手段は、ディプレッション型電界効果トランジスタとエンハンスメント型電界効果トランジスタを直列に接続した両相入力インバータを2n+1個用い、正相入力側及び逆相入力側を並列かつ相補的に接続した2個1組の前記両相入力インバータからなる差動アンプをn段縦続接続し、そのn段目の差動アンプの出力信号を前記両相入力インバータで比較するように構成したことを特徴とする請求項1記載の入力回路。
- 前記増幅手段における最終段の反転増幅器の入力側の信号をa/(a+b)に分圧して前記第1または第2の積分手段に与える第1の分圧手段と、
前記増幅手段における最終段の反転増幅器の出力側の信号をb/(a+b)に分圧して前記第1または第2の積分手段に与える第2の分圧手段とを、
設けたことを特徴とする請求項1または2記載の入力回路。
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