KR20060136137A

KR20060136137A - 연산 증폭기

Info

Publication number: KR20060136137A
Application number: KR1020050055698A
Authority: KR
Inventors: 오태환
Original assignee: 삼성전자주식회사
Filing date: 2005-06-27
Publication date: 2007-01-02

Abstract

저전압 전원에서 높은 DC 이득을 갖는 연산 증폭기를 제공한다.

본 발명의 일 실시예에 따른 연산 증폭기는 2단 구조를 채용하고 있는데, 제1 단은 차동 입력을 받아 증폭하여 차동 출력하는 차동 증폭기이고, 제2 단은 차동 입력을 받아 단일 출력(single ended output)을 하는 두 개의 단일 출력 증폭기로 구성된 의사 차동(pseudo differential) 증폭기이다.

연산 증폭기, 차동 증폭기, 의사 차동, 저전압, 고속 동작

Description

연산 증폭기{Operational Amplifier}

도 1은 종래의 2단 연산 증폭기의 구조를 보여주는 블록도이다.

도 2는 종래의 2단 연산 증폭기의 회로도이다.

도 3a와 도 3b는 종래의 2단 연산 증폭기의 과도 상태를 시뮬레이션한 결과를 보여주는 그래프이다.

도 4는 본 발명의 일 실시예에 따른 연산 증폭기의 구조를 보여주는 블록도이다.

도 5a는 본 발명의 일 실시예에 따른 차동 증폭단의 회로도이다.

도 5b는 본 발명의 다른 실시예에 따른 차동 증폭단의 회로도이다.

도 5c는 본 발명의 또 다른 실시예에 따른 차동 증폭단의 회로도이다.

도 5d는 본 발명의 또 다른 실시예에 따른 차동 증폭단의 회로도이다.

도 6a는 본 발명의 일 실시예에 따른 제1 및 제2 출력 증폭기의 회로도이다.

도 6b는 본 발명의 다른 실시예에 따른 제1 및 제2 출력 증폭기의 회로도이다.

도 7은 본 발명의 일 실시예에 따른 연산 증폭기의 일 부분을 보여주는 회로도이다.

도 8a와 도 8b는 본 발명의 일 실시예에 따른 연산 증폭기의 과도 상태를 시 뮬레이션한 결과를 보여주는 그래프이다.

도 9는 본 발명의 일 실시예에 따른 연산 증폭기와 종래의 2단 연산 증폭기의 DC 이득을 비교한 그래프이다.

본 발명은 연산 증폭기에 관한 것으로, 보다 상세하게는 저전압에서 동작하는 연산 증폭기에 관한 것이다.

반도체 공정 기술이 발전함에 따라 반도체의 회로선폭은 점점 작아지고 있다. 반도체 회로선폭의 축소는 반도체의 집적도 향상과 비용절감에 크게 기여하고 있다. 반도체의 회로선폭이 작아짐에 따라 반도체에 공급되는 전원 전압의 크기가 작아지고 있다. 예컨대 90nm의 회로선폭을 갖는 반도체에는 1.0V의 전원 전압이 주로 사용되고 있다. 이와 같이 전원 전압이 작아짐에 따라 기존에 잘 동작하던 회로가 동작하지 않게 되는 일이 발생되고, 이에 따라 새로운 구조의 회로를 설계할 필요성이 발생되고 있다.

도 1은 종래의 전형적인 연산 증폭기의 구조를 보여주고 있다.

종래의 연산 증폭기는 높은 DC 이득을 얻기 위하여 다단 구조를 갖는다. 제1 단으로 주로 높은 DC 이득을 갖도록 폴디드 캐스코드(folded cascode) 증폭기(A1)사용되고, 제2 단으로는 주로 넓은 출력 범위를 주는 공통 소스 증폭기(A2)가 사용된다.

도 2는 도 1의 폴디드 캐스코드 증폭기(A1)와 공통 소스 증폭기(A2)의 회로도이다.

폴디드 캐스코드 증폭기는 트랜지스터(M1)의 게이트로 제1 신호를 입력받고 트랜지스터(M2)의 게이트로 제2 신호를 입력받아 제1 및 제2 신호의 차이를 증폭한다. 증폭된 제1 신호는 트랜지스터(M8)의 드레인으로 출력되고, 증폭된 제2 신호는 트랜지스터(M7)의 드레인으로 출력된다.

공통 소스 증폭기는 증폭된 제1 신호를 트랜지스터(M15)의 게이트로 입력받고 증폭된 제2 신호를 트랜지스터(M16)의 게이트로 입력받아 증폭된 제1 신호 및 증폭된 제2 신호의 차이를 다시 증폭한다. 다시 증폭된 제1 신호는 트랜지스터(M14)의 드레인으로 출력되고, 다시 증폭된 제2 신호는 트랜지스터(M13)의 드레인으로 출력된다.

이와 같은 연산 증폭기가 올바른 동작을 하기 위해서는 모든 트랜지스터들이 포화(saturation) 영역에서 동작해야 한다. 즉, 수학식 1을 만족해야 한다.

수학식 1에서

은 트랜지스터가 포화 영역에서 동작하기 위한 필요한 트랜지스터의 드레인과 소스간의 전압을 의미하고,

는 트랜지스터의 문턱(threshold) 전압을 의미한다.

90nm의 공정에서 연산 증폭기를 구현하려고 하면, 도 2의 회로는 적당하지 않을 수 있다. 즉, 90nm 고정의 회로는 1.0V의 전원 전압을 사용하는데,

가 1.0V를 넘을 수 있기 때문이다. 90nm 공정에서

는 0.3V 수준이고,

는 0.2V 정도로 설계하는 것이 합리적이다. 이 경우에

는 1.1V가 된다.

이 때문에 다음과 같은 문제가 발생할 수 있다.

제1 단의 출력 공통 모드 전압과 제2 단의 입력 공통 모드 전압은 같은 값을 가져야 한다. 제1 단의 출력 공통 모드 전압을 전원 전압의 중간 값(0.5V)로 할 경우에 제2 단의 입력 공통 모드 전압의 최소 값인

는 0.5V가 된다. 이 때 제2 단의 입력 트랜지스터(M15, M16)에서 발생하는 몸체 효과(body effect)에 의해 문턱 전압의 상승이 생기게 된다. 즉, 문턱 전압은 0.4V까지 커지게 되며 따라서, 트랜지스터(M17)는 포화 영역에 도달하지 못하게 된다.

이러한 문제를 막기 위하여 제2 단의 입력 공통 모드 전압을 0.5V보다 높게 정할 경우에 제1 단의 출력 공통 모드 전압이 상승된다. 이 경우에 제1 단의 출력 트랜지스터(M7, M8)가 포화 영역에서 동작하기 위한 여유(margin)가 줄어들게 된다. 전원 전압이 0.9V 정도로 낮아질 경우에 제1 단의 출력 트랜지스터(M7, M8)는 포화 영역에 도달하지 못하게 된다.

이와 같이 증폭기의 각 트랜지스터가 포화 영역에서 동작하지 못하게 될 경우에 증폭기의 DC 이득이 감소하거나 트랜스컨덕턴스(gm)의 값이 변하게 되고, 그 결과 증폭기는 요구되는 성능을 만족시키지 못할 수 있다. 종래의 연산 증폭기에 대하여 시뮬레이션한 결과는 도 3a와 도 3b를 참조하여 설명한다.

도 3a는 전원 전압이 1.0V일 때의 종전의 연산 증폭기에 대한 과도 상태의 시뮬레이션 결과와 전원 전압이 0.9V일 때의 종전의 연산 증폭기에 대한 과도 상태의 시뮬레이션 결과를 보여주고 있다. 도시된 바와 같이 전원 전압이 작을 때 연산 증폭기의 정착 레벨(settling level)이 작아진 것을 알 수 있다.

도 3b는 도 3a의 일 부분을 확대한 그래프이다. 도 3b를 참조하면, 1.0V의 전원 전압에서 연산 증폭기의 정착 시간이 1.5ns인데, 0.9V 전원 전압에서 종래의 연산 증폭기의 정착 시간은 2.7ns로 길어진 것을 알 수 있다.

즉, 종래의 연산 증폭기는 전원 전압이 낮아질수록 성능이 급격히 떨어지는 것을 알 수가 있다.

본 발명은 상술한 문제점을 개선하기 위해 안출된 것으로서, 본 발명은 저전원에서 동작하는 연산 증폭기를 제공하는 것을 목적으로 한다. 그렇지만 이상의 목적은 예시적인 것으로서 본 발명은 목적은 이에 한정되지는 않는다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 연산 증폭기는 차동쌍을 이루는 제1 및 제2 신호의 차이를 증폭하고, 증폭된 제1 및 제2 신호를 출력하는 차동 증폭단과, 상기 증폭된 제1 및 제2 신호의 차이를 증폭하여 제1 출력 신호를 출력하는 제1 출력 증폭단, 및 상기 증폭된 제1 및 제2 신호의 차 이를 증폭하여 제2 출력 신호를 출력하는 제2 출력 증폭단을 포함하며, 상기 제1 출력 신호와 상기 제2 출력 신호는 차동쌍을 이룬다.

상기 차동 증폭단은 폴디드 캐스코드 증폭기로 구현하거나, MOS 트랜지스터로 구현된 액티브 부하를 포함한 폴디드 캐스코드 증폭기로 구현할 수 있다.

상기 제1 출력 증폭기는 제1 입력 단자와 제2 입력 단자를 포함하는 입력부와 셀프바이어스부 및 제1 출력 단자를 포함하고, 상기 제2 출력 증폭기는 제3 입력 단자와 제4 입력 단자를 포함하는 입력부와 셀프바이어스부 및 제2 출력 단자를 포함하도록 구현할 수 있는데, 이 때 상기 제1 입력 단자와 상기 제4 입력 단자에는 상기 증폭된 제1 신호가 입력되고, 상기 제2 입력 단자와 상기 제3 입력 단자에는 상기 증폭된 제2 신호가 입력되며, 상기 제1 출력 단자에는 상기 제1 출력 신호가 출력되고, 상기 제2 출력 단자에는 상기 제2 출력 신호가 출력된다.

이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다. 이하의 실시예들은 본 발명의 이해를 돕기 위한 예시적인 것으로서, 한정적인 것이 아니다.

연산 증폭기는 높은 이득을 위해 다단으로 구현된다. 도 4의 연산 증폭기는 2단 증폭기로서, 차동 증폭단(410)과 출력 증폭단(420)을 포함한다.

차동 증폭단(410)은 높은 DC 이득을 갖는 차동 증폭기로 구현된다. 차동 증폭기(differential amplifier)는 단일 출력 증폭기(single-ended amplifier)에 비 해 환경적 잡음(environmental noise)에 강한 특성을 갖고 있다. 즉, 차동 증폭기는 공통 모드 잡음을 제거(reject)한다. 차동 증폭단(410)은 두 개의 입력 단자(411, 412)와 두 개의 출력 단자(413, 414)를 갖는다. 차동 증폭단(410)은 두 개의 입력 단자(411, 412)를 통해 차동쌍을 이루는 제1 및 제2 신호를 입력받고 증폭한다. 증폭된 제1 및 제2 신호는 두 개의 출력 단자(413, 414)를 통해 출력된다.

출력 증폭단(420)은 두 개의 단일 출력 증폭기(430, 440)로 이루어진 의사 차동 증폭기(pseudo differential amplifier)로 구현된다.. 일 실시예에 있어서, 제1 출력 증폭기(430)와 제2 출력 증폭기(440)는 동일한 회로이다. 제1 출력 증폭기(430)는 두 개의 입력 단자(431, 432)를 통해 증폭된 제1 및 제2 신호를 입력받고 재증폭하여 출력 단자(433)로 제1 출력 신호를 출력한다. 제2 출력 증폭기(440)는 두 개의 입력 단자(441, 442)를 통해 증폭된 제2 및 제1 신호를 입력받고 재증폭하여 출력 단자(443)로 제1 출력 신호와 차동쌍을 이루는 제2 출력 신호를 출력한다.

연산 증폭기는 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함한다. 제1 커패시터(C1)의 한 끝은 제2 출력 증폭기(440)의 출력 단자(443)와 연결되고, 다른 끝은 제1 출력 증폭기(430)의 입력단자(431) 및 제2 출력 증폭기(440)의 입력 단자(442)와 연결된다. 제2 커패시터(C2)의 한 끝은 제1 출력 증폭기(430)의 출력 단자(433)와 연결되고, 다른 끝은 제1 출력 증폭기(430)의 입력단자(432) 및 제2 출력 증폭기(440)의 입력 단자(441)와 연결된다. 제1 및 제2 커패시터(C1, C2)는 밀러 효과(miller effect)에 의해 연산 증폭기에 큰 커패시턴스를 제공하고, 그 결과 연산 증폭기의 안정도를 높여준다.

도 4의 연산 증폭기는 차동 증폭기를 통해 높은 이득을 얻고, 제1 및 제2 신호의 공통 모드 노이즈를 제거한다. 그리고 나서 연산 증폭기는 증폭된 제1 및 제2 신호를 두 개의 단일 출력 증폭기에 입력하여 차동쌍을 이루는 제1 및 제2 출력 신호를 얻는다. 단일 출력 증폭기는 차동 증폭기와 달리 공통 모드 피드백을 위한 회로가 없어도 된다. 따라서 단일 출력 증폭기는 차동 증폭기에 비해 낮은 전압에서 동작하도록 구현하기 용이하다. 이하에서는 차동 증폭단에 적용할 수 있는 회로와, 출력 증폭단에 적용할 수 있는 회로에 대해 예시적으로 살펴본다.

도 5a의 차동 증폭단은 액티브 부하를 갖는 폴디드 캐스코드 증폭기이다.

제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 공통 소스 회로이며, 제1 트랜지스터(M1)의 소스와 제2 트랜지스터(M2)의 소스는 전류원(Iss)의 한 끝과 연결된다. 제1 트랜지스터(M1)의 게이트는 제1 신호를 입력받고, 제2 트랜지스터(M2)의 게이트는 제1 신호와 차동쌍을 이루는 제2 신호를 입력받는다. 전류원(Iss)은 하나의 NMOS 트랜지스터로 구현할 수 있다.

제3 트랜지스터(M3)와 제4 트랜지스터(M4)의 게이트는 연결되고, 게이트를 통해 제1 바이어스 신호(BS1)를 받는다. 제3 트랜지스터(M3)와 제4 트랜지스터(M4)의 소스는 전원 전압(VDD)과 연결된다. 제3 트랜지스터(M3)와 제4 트랜지스터(M4)는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)로 흐르는 전류와 제5 트랜지스터(M5)와 제6 트랜지스터(M6)로 흐르는 전류를 제공한다.

제3 트랜지스터(M3)와 제4 트랜지스터(M4)의 게이트는 연결되고, 게이트를 통해 제1 바이어스 신호(BS1)를 받는다. 제3 트랜지스터(M3)와 제4 트랜지스터(M4)의 소스는 전원 전압(VDD)과 연결된다.

제5 트랜지스터(M5)와 제6트랜지스터(M6)의 게이트는 연결되고, 게이트를 통해 제2 바이어스 신호(BS2)를 받는다. 제5 트랜지스터(M5)의 소스는 제3 트랜지스터(M3)의 드레인과 제2 트랜지스터(M2)의 드레인과 연결되고, 제6 트랜지스터(M6)의 소스는 제4 트랜지스터(M4)의 드레인과 제1 트랜지스터(M1)의 드레인과 연결된다. 제5 트랜지스터(M5)의 드레인으로부터 증폭된 제1 신호가 출력되고, 제6 트랜지스터(M6)의 드레인으로부터 증폭된 제2 신호가 출력된다.

제7 트랜지스터(M7)와 제8 트랜지스터(M8)의 게이트는 연결되고, 게이트를 통해 제3 바이어스 신호(BS3)를 받는다. 제7 트랜지스터(M7)의 드레인과 제5 트랜지스터(M5)의 드레인은 연결되고, 제8 트랜지스터(M8)의 드레인과 제6 트랜지스터(M6)의 드레인은 연결된다.

제9 트랜지스터(M9)와 제10 트랜지스터(M10)의 게이트는 연결되고, 게이트를 통해 제4 바이어스 신호(CMFB1)를 받는다. 제9 트랜지스터(M9)의 드레인과 제7 트랜지스터(M7)의 드레인은 연결되고, 제10 트랜지스터(M10)의 드레인과 제8 트랜지스터(M6)의 드레인은 연결된다. 제9 트랜지스터(M9)의 소스와 제10 트랜지스터(M10)의 소스는 VSS와 연결된다. 제4 바이어스 신호(CMFB1)는 공통 모드 피드백 신호로서 증폭된 제1 신호 및 제2 신호의 공통 모드 전압을 결정한다.

제7 및 제9 트랜지스터(M7, M9)는 전류원 역할을하고, 제8 및 제10 트랜지스터(M8, M10)도 전류원 역할을 한다. 도 5a의 차동 증폭단에서 액티브 부하인 제7 트랜지스터(M7)와 제8 트랜지스터(M8)는 출력 임피던스를 높여주는 역할을 한다. 폴드 캐스코드 증폭기에서 출력 임피던스가 커지면, 증폭기의 이득이 증가한다.

이와 같은 폴디드 캐스코드 증폭기는 트랜지스터는 트랜지스터들이 수직으로 쌓인 스택(stack) 구조에 비해 전력을 많이 소비하지만 저전압에서 동작하기에 유리하다. 예컨대, 제1 트랜지스터(M1) 및 제2 트랜지스터(M3)가 트랜지스터들(M3~M10)의 중간에 놓인다면, VDD에서 VSS까지는 5개의 트랜지스터가 존재하게 되기 때문이다.

도 5b의 차동 증폭단은 도 5a의 차동 증폭단과 마찬가지로 액티브 부하를 갖는 폴디드 캐스코드 증폭기이다.

제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 공통 소스 회로이며, 제1 트랜지스터(M1)의 소스와 제2 트랜지스터(M2)의 소스는 전류원(Iss)의 한 끝과 연결된다. 제1 트랜지스터(M1)의 게이트는 제1 신호를 입력받고, 제2 트랜지스터(M2)의 게이트는 제1 신호와 차동쌍을 이루는 제2 신호를 입력받는다. 전류원(Iss)은 하나의 PMOS 트랜지스터로 구현할 수 있다. 도 5b의 차동 증폭단은 도 5a와 달리 제1 트랜지스터(M1)의 드레인이 제8 트랜지스터(M8)의 소스와 제10 트랜지스터(M10)의 드레인과 연결되고, 제2 트랜지스터(M2)의 드레인이 제7 트랜지스터(M7)의 소스와 제9 트랜지스터(M9)의 드레인과 연결된다.

도 5b의 차동 증폭단은 도 5b의 차동 증폭단과 마찬가지로 동작하지만, 차이점은 제1 및 제2 트랜지스터(M1, M2)의 게이트에 입력되는 제1 및 제2 신호의 공통 모드 레벨이 다르다. 즉, 제1 및 제2 신호의 공통 모드 레벨에 따라 도 5a의 차동 증폭단과 도 5b의 차동 증폭단 중에서 선택하여 연산 증폭기를 구현할 수 있다.

도 5c의 차동 증폭단은 도 5a의 차동 증폭단과 도 5b의 차동 증폭단보다 넓은 입력 공통 모드 레벨을 갖는다. 이를 위하여 트랜지스터(M1P) 및 트랜지스터(M1N)의 게이트로 제1 신호를 입력받고, 트랜지스터(M2P) 및 트랜지스터(M2N)의 게이트로 제2 신호를 입력받는다.

트랜지스터(M1P)와 트랜지스터(M2P)의 소스는 제2 전류원(ISS2)과 연결된다. 트랜지스터(M1P)의 드레인은 트랜지스터(M8)의 소스와 트랜지스터(M10)의 드레인과 연결되고, 트랜지스터(M2P)의 드레인은 트랜지스터(M7)의 소스와 트랜지스터(M9)의 드레인과 연결된다.

트랜지스터(M1N)와 트랜지스터(M2N)의 소스는 제1 전류원(ISS1)과 연결된다. 트랜지스터(M1N)의 드레인은 트랜지스터(M6)의 소스와 트랜지스터(M4)의 드레인과 연결되고, 트랜지스터(M2N)의 드레인은 트랜지스터(M5)의 소스와 트랜지스터(M3)의 드레인과 연결된다.

트랜지스터(M3, M4, M9, M10)는 전류를 공급하고, 트랜지스터(M5, M6, M7, M8)는 출력 임피던스를 높여준다.

전원 전압(VDD)이 매우 낮을 경우에 차동 증폭단에서 VDD에서 VSS까지의 트랜지스터의 개수를 줄일 필요가 있는데, 도 5d를 통해 설명한다.

도 5a의 차동 증폭단에서 트랜지스터(M7, M8)를 제거하면, 도 5d와 같은 폴디드 캐스코드 증폭기가 된다.

도 5d를 참조하면, 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 공통 소스 회로이며, 제1 트랜지스터(M1)의 소스와 제2 트랜지스터(M2)의 소스는 전류원(Iss)의 한 끝과 연결된다. 제1 트랜지스터(M1)의 게이트는 제1 신호를 입력받고, 제2 트랜지스터(M2)의 게이트는 제1 신호와 차동쌍을 이루는 제2 신호를 입력받는다. 전류원(Iss)은 하나의 NMOS 트랜지스터로 구현할 수 있다.

제9 트랜지스터(M9)와 제10 트랜지스터(M10)의 게이트는 연결되고, 게이트를 통해 제3 바이어스 신호(CMFB1)를 받는다. 제9 트랜지스터(M9)의 드레인과 제5 트 랜지스터(M5)의 드레인은 연결되고, 제10 트랜지스터(M10)의 드레인과 제6 트랜지스터(M6)의 드레인은 연결된다. 제9 트랜지스터(M9)의 소스와 제10 트랜지스터(M10)의 소스는 VSS와 연결된다. 제3 바이어스 신호(CMFB1)는 공통 모드 피드백 신호로서 증폭된 제1 신호 및 제2 신호의 공통 모드 전압을 결정한다.

도 5d의 차동 증폭단은 도 5a와 달리 액티브 부하인 제7 트랜지스터(M7)와 제8 트랜지스터(8)를 포함하지 않는다. 따라서, 도 5d의 차동 증폭단은 도 5a의 차동 증폭단보다 출력 임피던스가 작고, 이득도 작다.

제1 출력 증폭기(610)와 제2 출력 증폭기(620)는 도 6a에 도시된 바와같이 동일한 회로 구성을 갖는다.

제1 출력 증폭기(610)는 두 개의 입력 단자(611, 612)로부터 차동 증폭단에서 증폭된 제1 및 제2 신호를 입력받아 증폭한 후, 출력 단자(613)로 제1 출력 신호를 출력한다.

제2 출력 증폭기(620)는 두 개의 입력 단자(621, 622)로부터 차동 증폭단에서 증폭된 제2 및 제1 신호를 입력받아 증폭한 후, 출력 단자(623)로 제1 출력 신호와 차동쌍을 이루는 제2 출력 신호를 출력한다.

제1 출력 증폭기(610)는 입력부(615)와 전류공급부(616) 및 출력 단자(613)를 포함한다.

입력부(615)는 두 개의 트랜지스터(M3, M4)를 포함한다. 트랜지스터(M3)의 게이트는 제1 입력 단자(611)로서 증폭된 제1 신호를 입력받는다. 트랜지스터(M4) 의 게이트는 제2 입력단자(612)로서 증폭된 제2 신호를 입력받는다.

전류공급부(616)는 두 개의 트랜지스터(M1, M2)를 포함한다. 트랜지스터(M1)의 게이트와 트랜지스터(M2)의 게이트와 연결되고, 트랜지스터(M1)의 소스와 트랜지스터(M2)의 소스는 전원 전압(VDD)에 연결되어, 트랜지스터(M1)과 트랜지스터(M2)는 전류 미러로 동작한다. 한편, 트랜지스터(M1)의 게이트와 드레인이 연결되므로 트랜지스터(M1)는 포화 영역에서 동작하게 된다. 전류공급부(616)는 입력부(615)에 필요한 동작에 필요한 전류를 공급한다.

출력 단자(613)는 트랜지스터(M2) 및 트랜지스터(M4)의 드레인에 해당하는데, 제1 출력 신호를 출력한다.

제2 출력 증폭기(620)는 입력부(625)와 전류공급부(626) 및 출력 단자(623)를 포함한다.

입력부(625)는 두 개의 트랜지스터(M7, M8)를 포함한다. 트랜지스터(M7)의 게이트는 제1 입력 단자(621)로서 증폭된 제2 신호를 입력받는다. 트랜지스터(M8)의 게이트는 제2 입력단자(622)로서 증폭된 제1 신호를 입력받는다. 즉, 제2 출력 증폭기(620)의 제1 입력 단자(621)에는 증폭된 제2 신호가 입력되고 제2 입력 단자(622)에는 증폭된 제1 신호가 입력되지만, 제1 출력 증폭기(610)의 제1 입력 단자(611)에는 증폭된 제1 신호가 입력되고 제2 입력 단자(612)에는 증폭된 제2 신호가 입력된다.

전류공급부(626)는 두 개의 트랜지스터(M5, M6)를 포함한다. 트랜지스터(M5)의 게이트와 트랜지스터(M6)의 게이트와 연결되고, 트랜지스터(M5)의 소스와 트랜지스터(M6)의 소스는 전원 전압(VDD)에 연결되어, 트랜지스터(M5)와 트랜지스터(M6)는 전류 미러로 동작한다. 한편, 트랜지스터(M5)의 게이트와 드레인이 연결되므로 트랜지스터(M5)는 포화 영역에서 동작하게 된다. 전류공급부(626)는 입력부(625)에 필요한 동작에 필요한 전류를 공급한다.

출력 단자(623)는 트랜지스터(M6) 및 트랜지스터(M8)의 드레인에 해당하는데, 제1 출력 신호와 차동쌍을 이루는 제2 출력 신호를 출력한다.

제1 및 제2 출력 증폭기는 증폭된 제1 및 제2 신호의 공통 모드 레벨에 따라 도 6b에 도시된 바와 같이 구현될 수도 있다.

도 6b를 참조하면, 제1 출력 증폭기(630)는 두 개의 입력 단자(631, 632)로부터 차동 증폭단에서 증폭된 제1 및 제2 신호를 입력받아 증폭한 후, 출력 단자(633)로 제1 출력 신호를 출력한다. 제2 출력 증폭기(640)는 두 개의 입력 단자(641, 642)로부터 차동 증폭단에서 증폭된 제2 및 제1 신호를 입력받아 증폭한 후, 출력 단자(643)로 제1 출력 신호와 차동쌍을 이루는 제2 출력 신호를 출력한다.

도 6b의 제1 및 제2 출력 증폭기(630, 640)와 도 6a의 제1 및 제2 출력 증폭기(610, 620)의 차이는 다음과 같다.

입력부(635, 645)를 구성하는 트랜지스터들(M1, M2, M5, M6)의 소스는 전원 전압(VDD)과 연결되고, 전류공급부(636, 646)를 구성하는 트랜지스터들(M3, M4, M7, M8)은 VSS와 연결된다.

도 7은 연산 증폭기를 구성하기 위하여 도 5a의 차동 증폭단과 도 6a의 제1 및 제2 출력 증폭기를 연결한 회로를 보여준다.

도 7의 연산 증폭기가 올바른 동작을 하기 위해서는 모든 트랜지스터들이 포화(saturation) 영역에서 동작해야 한다. 즉, 수학식 2을 만족해야 한다.

수학식 2에서

는 트랜지스터의 문턱 전압을 의미한다.

종래의 연산 증폭기와 비교할 때, 도 7의 연산 증폭기는

만큼의 전원 전압의 여유(margin)를 더 갖는다. 이는 도 2의 연산 증폭기의 트랜지스터(M17)에 해당하는 공통 모드 피드백 회로가 도 7의 연산 증폭기에는 불필요하기 때문이다. 즉, 출력 증폭단은 두 개의 단일 출력 증폭기인 제1 출력 증폭기(720)와 제2 출력 증폭기(730)로 구현하였기 때문이다. 본 발명의 실시예에 따른 연산 증폭기는 이와 같은 의사 차동 증폭기를 이용함으로써 저전압에서도 동작할 수 있다.

도 8a와 도 8b는 본 발명의 일 실시예에 따른 연산 증폭기의 과도 상태를 시뮬레이션한 결과를 보여주는 그래프이다.

전원 전압이 1.0V일 때 본 발명의 실시예에 따른 연산 증폭기의 정착 시간은 1.1ns로서 종전의 1.5ns일 때보다 단축되었다. 전원 전압이 0.9V일 때 본 발명의 실시예에 따른 연산 증폭기의 정착 시간은 1.2ns로서 종전의 2.7ns에 비해 엄청나게 단축된 것을 알 수 있다. 정착 시간의 관점에서 볼 때 본 발명의 실시예에 따 른 연산 증폭기는 저전압에서 종전대비 우수한 특성을 갖는 것을 알 수 있다.

또한 종전의 연산증폭기는 0.9V에서 일부 트랜지스터들이 포화 영역에서 동작하지 않았으나, 본 발명의 실시예에 따른 연산 증폭기는 모든 트랜지스터들이 포화 영역에서 동작한다.

정착된 상태의 출력을 비교하면 본 발명의 실시예에 따른 연산 증폭기는 전원 전압이 1.0V일 때 혹은 0.9V일 때 출력 값이 모두 0.49V를 넘어 0.5V에 근접하였다. 그러나 종전의 연산 증폭기는 전원 전압이 1.0V일 때만 출력 값이 0.49V를 겨우 넘었으며 전원 전압이 0.9V일 때는 출력 값이 0.48V에 근접했을 뿐이다.

종전의 연산 증폭기와 본 발명의 실시예에 따른 연산 증폭기의 주파수에 따른 응답을 비교한 그래프는 도 9에 도시된다.

본 발명의 실시예에 따른 연산 증폭기는 종전의 연산 증폭기에 비해 DC 이득이 6dB가 더 높은 것을 알 수 있다. 또한, 모든 주파수 영역에서 본 발명의 실시예에 따른 연산 증폭기는 종전의 연산 증폭기보다 높은 이득을 갖는 것을 알 수 있다.

이상에서의 실시예들은 모두 예시적인 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

본 발명의 실시예에 따른 연산 증폭기는 2단 증폭기로서, 제2 단은 의사 차 동 증폭기로 구현하였기 때문에 종래의 차동 증폭기와는 달리 공통 모드 피드백 회로가 불필요하다. 따라서 제2 단의 부하 커패시턴스가 종래보다 작으므로 본 발명의 실시예에 따른 연산 증폭기는 고속에서 동작할 수 있고 저전압 동작이 가능하다. 또한 본 발명의 실시예에 따른 연산 증폭기의 제1 단은 차동 증폭기이므로 입력 신호에 섞여있는 공통 모드 잡음을 효과적으로 제거할 수 있다.

Claims

차동쌍을 이루는 제1 및 제2 신호의 차이를 증폭하고, 증폭된 제1 및 제2 신호를 출력하는 차동 증폭단;

상기 증폭된 제1 및 제2 신호의 차이를 증폭하여 제1 출력 신호를 출력하는 제1 출력 증폭기; 및

상기 증폭된 제1 및 제2 신호의 차이를 증폭하여 제2 출력 신호를 출력하는 제2 출력 증폭기를 포함하며,

상기 제1 출력 신호와 상기 제2 출력 신호는 차동쌍을 이루는 것을 특징으로 하는 연산 증폭기.
제1항에 있어서,

상기 차동 증폭단과 상기 제1 출력 증폭기 및 상기 제2 출력 증폭기에 공급되는 전원 전압(VDD)은 0.9~1.0V인 것을 특징으로 하는 연산 증폭기.
제1항에 있어서,

상기 차동 증폭단은 폴디드 캐스코드 증폭기인 것을 특징으로 하는 연산 증폭기.
제1항에 있어서,

상기 차동 증폭단은

게이트를 통해 상기 제1 신호를 입력받는 제1 트랜지스터;

게이트를 통해 상기 제2 신호를 입력받고, 소스가 상기 제1 트랜지스터의 소스와 연결된 제2 트랜지스터;

상기 제1 트랜지스터의 소스와 연결된 전류원;

게이트를 통해 제1 바이어스 신호를 받고, 드레인이 상기 제2 트랜지스터의 드레인과 연결된 제3 트랜지스터;

게이트가 상기 제3 트랜지스터의 게이트와 연결되고, 드레인이 상기 제1 트랜지스터의 드레인과 연결되며, 소스가 상기 제3 트랜지스터의 소스와 연결된 제4 트랜지스터;

게이트를 통해 제2 바이어스 신호를 받고, 소스가 상기 제3 트랜지스터의 드레인과 연결된 제5 트랜지스터;

게이트가 상기 제5 트랜지스터와 연결되고, 소스가 상기 제4 트랜지스터의 드레인과 연결된 제6 트랜지스터;

게이트를 통해 제3 바이어스를 신호를 받고, 드레인이 상기 제5 트랜지스터의 드레인과 연결된 제7 트랜지스터; 및

게이트가 상기 제7 트랜지스터의 게이트와 연결되고, 드레인이 상기 제6 트랜지스터의 드레인과 연결되며, 소스가 상기 제7 트랜지스터의 소스와 연결된 제8 트랜지스터를 포함하며,

상기 증폭된 제1 신호는 상기 제5 및 제7 트랜지스터의 드레인으로부터 출력 되고, 상기 증폭된 제2 신호는 상기 제6 및 제8 트랜지스터의 드레인으로부터 출력되는 것을 특징으로 하는 연산 증폭기.
제4항에 있어서,

상기 제3 바이어스 신호는 공통모드피드백 신호인 것을 특징으로 하는 연산 증폭기.
제1항에 있어서,

상기 차동 증폭단은 MOS 트랜지스터로 구현된 액티브 부하를 포함한 폴디드 캐스코드 증폭기인 것을 특징으로 하는 연산 증폭기.
제1항에 있어서,

상기 차동 증폭단은

게이트를 통해 상기 제1 신호를 입력받는 제1 트랜지스터;

게이트를 통해 상기 제2 신호를 입력받고, 소스가 상기 제1 트랜지스터의 소스와 연결된 제2 트랜지스터;

상기 제1 트랜지스터의 소스와 연결된 전류원;

게이트를 통해 제1 바이어스 신호를 받고, 드레인이 상기 제2 트랜지스터의 드레인과 연결된 제3 트랜지스터;

게이트가 상기 제3 트랜지스터의 게이트와 연결되고, 드레인이 상기 제1 트 랜지스터의 드레인과 연결되며, 소스가 상기 제3 트랜지스터의 소스와 연결된 제4 트랜지스터;

게이트를 통해 제2 바이어스 신호를 받고, 소스가 상기 제3 트랜지스터의 드레인과 연결된 제5 트랜지스터;

게이트가 상기 제5 트랜지스터의 게이트와 연결되고, 소스가 상기 제4 트랜지스터의 드레인과 연결된 제6 트랜지스터;

게이트를 통해 제3 바이어스 신호를 받고, 드레인이 상기 제5 트랜지스터의 드레인과 연결된 제7 트랜지스터;

게이트가 상기 제7 트랜지스터의 게이트와 연결되고, 드레인이 상기 제6 트랜지스터의 드레인과 연결된 제8 트랜지스터;

게이트를 통해 제4 바이어스 신호를 받고, 드레인이 상기 제7 트랜지스터의 소스과 연결된 제9 트랜지스터; 및

게이트가 상기 제7 트랜지스터의 게이트와 연결되고, 드레인이 상기 제8 트랜지스터의 소스와 연결되며, 소스가 상기 제9 트랜지스터의 소스와 연결된 제10 트랜지스터를 포함하며,

상기 증폭된 제1 신호는 상기 제5 및 제7 트랜지스터의 드레인으로부터 출력되고, 상기 증폭된 제2 신호는 상기 제6 및 제8 트랜지스터의 드레인으로부터 출력되는 것을 특징으로 하는 연산 증폭기.
제7항에 있어서,

상기 제4 바이어스 신호는 공통모드피드백 신호인 것을 특징으로 하는 연산 증폭기.
제1항에 있어서,

상기 차동 증폭단은

게이트를 통해 상기 제1 신호를 입력받는 제1 트랜지스터;

게이트를 통해 상기 제2 신호를 입력받고, 소스가 상기 제1 트랜지스터의 소스와 연결된 제2 트랜지스터;

상기 제1 트랜지스터의 소스와 연결된 전류원;

게이트를 통해 제1 바이어스 신호를 받는 제3 트랜지스터;

게이트가 상기 제3 트랜지스터의 게이트와 연결되고, 소스가 상기 제3 트랜지스터의 소스와 연결된 제4 트랜지스터;

게이트를 통해 제2 바이어스 신호를 받고, 소스가 상기 제3 트랜지스터의 드레인과 연결된 제5 트랜지스터;

게이트가 상기 제5 트랜지스터의 게이트와 연결되고, 소스가 상기 제4 트랜지스터의 드레인과 연결된 제6 트랜지스터;

게이트를 통해 제3 바이어스 신호를 받고, 드레인이 상기 제5 트랜지스터의 드레인과 연결된 제7 트랜지스터;

게이트가 상기 제7 트랜지스터의 게이트와 연결되고, 드레인이 상기 제6 트랜지스터의 드레인과 연결된 제8 트랜지스터;

게이트를 통해 제4 바이어스 신호를 받고, 드레인이 상기 제7 트랜지스터의 소스 및 상기 제2 트랜지스터의 드레인과 연결된 제9 트랜지스터; 및

게이트가 상기 제7 트랜지스터의 게이트와 연결되고, 드레인이 상기 제8 트랜지스터의 소스 및 상기 제1 트랜지스터의 드레인과 연결되며, 소스가 상기 제9 트랜지스터의 소스와 연결된 제10 트랜지스터를 포함하며,

상기 증폭된 제1 신호는 상기 제5 및 제7 트랜지스터의 드레인으로부터 출력되고, 상기 증폭된 제2 신호는 상기 제6 및 제8 트랜지스터의 드레인으로부터 출력되는 것을 특징으로 하는 연산 증폭기.
제9항에 있어서,

상기 제4 바이어스 신호는 공통모드피드백 신호인 것을 특징으로 하는 연산 증폭기.
제1항에 있어서,

상기 제1 출력 증폭기는 제1 입력 단자와 제2 입력 단자를 포함하는 입력부와 전류공급부 및 제1 출력 단자를 포함하고, 상기 제2 출력 증폭기는 제3 입력 단자와 제4 입력 단자를 포함하는 입력부와 전류공급부 및 제2 출력 단자를 포함하며,

상기 제1 입력 단자와 상기 제4 입력 단자에는 상기 증폭된 제1 신호가 입력되고, 상기 제2 입력 단자와 상기 제3 입력 단자에는 상기 증폭된 제2 신호가 입력 되며, 상기 제1 출력 단자에는 상기 제1 출력 신호가 출력되고, 상기 제2 출력 단자에는 상기 제2 출력 신호가 출력되는 것을 특징으로 하는 연산 증폭기.
제11항에 있어서,

제1 커패시터와 제2 커패시터를 더 포함하고 있고,

상기 제1 커패시터의 한 끝은 상기 제1 입력 단자 및 상기 제4 입력 단자와 연결되고, 다른 끝은 상기 제2 출력 단자와 연결되고,

상기 제2 커패시터의 한 끝은 상기 제2 입력 단자 및 상기 제3 입력 단자와 연결되고, 다른 끝은 상기 제1 출력 단자와 연결되는 것을 특징으로 하는 연산 증폭기.
제1항에 있어서,

상기 제1 출력 증폭기는

게이트로 상기 증폭된 제1 신호를 입력받는 제1 트랜지스터;

게이트로 상기 증폭된 제2 신호를 입력받고, 소스가 상기 제1 트랜지스터의 소스와 연결된 제2 트랜지스터;

드레인이 상기 제1 트랜지스터의 드레인과 연결되고, 게이트와 드레인이 연결된 제3 트랜지스터;

드레인이 상기 제2 트랜지스터의 드레인과 연결되고, 게이트가 상기 제3 트랜지스터의 게이트와 연결되며, 소스가 상기 제3 트랜지스터의 소스와 연결된 제4 트랜지스터를 포함하고,

상기 제2 출력 증폭기는

게이트로 상기 증폭된 제2 신호를 입력받는 제5 트랜지스터;

게이트로 상기 증폭된 제1 신호를 입력받고, 소스가 상기 제5 트랜지스터의 소스와 연결된 제6 트랜지스터;

드레인이 상기 제5 트랜지스터의 드레인과 연결되고, 게이트와 드레인이 연결된 제7 트랜지스터;

드레인이 상기 제6 트랜지스터의 드레인과 연결되고, 게이트가 상기 제7 트랜지스터의 게이트와 연결되며, 소스가 상기 제3 트랜지스터의 소스와 연결된 제8 트랜지스터를 포함하며,

상기 제2 및 제4 트랜지스터의 드레인으로부터 상기 제1 출력 신호가 출력되고, 상기 제6 및 제8 트랜지스터의 드레인으로부터 상기 제2 출력 신호가 출력되는 것을 특징으로 하는 연산 증폭기.
제13항에 있어서,

제1 커패시터와 제2 커패시터를 더 포함하고 있고,

상기 제1 커패시터의 한 끝은 상기 제1 트랜지스터의 게이트 및 상기 제6 트랜지스터의 게이트와 연결되고, 다른 끝은 상기 제6 트랜지스터의 드레인 및 상기 제8 트랜지스터의 드레인과 연결되고,

상기 제2 커패시터의 한 끝은 상기 제2 트랜지스터의 게이트 및 상기 제5 트 랜지스터의 게이트와 연결되고, 다른 끝은 상기 제2 트랜지스터의 드레인 및 상기 제4 트랜지스터의 드레인과 연결되는 것을 특징으로 하는 연산 증폭기.