JP2005244276A

JP2005244276A - 差動増幅回路

Info

Publication number: JP2005244276A
Application number: JP2004047301A
Authority: JP
Inventors: Tadamasa Murakami; 忠正村上
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-02-24
Filing date: 2004-02-24
Publication date: 2005-09-08
Also published as: US20050184805A1; US7317358B2

Abstract

【課題】出力の中心電圧が電源電位の変動に影響されない差動増幅回路を提供する。
【解決手段】増幅部２０Ａの相補的な出力ノード間に接続された抵抗２５の中点のノードＮ４を演算増幅器３０の正相入力端子に接続し、この演算増幅器３０の逆相入力端子には基準電圧Ｖｃｍを与える。そして、演算増幅器３０の出力を制御電圧Ｖｆとして、電源電位ＶＤＤと２つの出力ノードの間に接続された負荷用のＰＭＯＳ２４ａ，２４ｂのゲートに共通に与える。このフィードバック回路により、ノードＮ４の電位は基準電圧となり、相補的な出力信号の中心電圧は、電源電位に影響されず、常に基準電圧Ｖｃｍとなるように制御される。
【選択図】図１

Description

本発明は、差動増幅回路の出力信号の最大振幅値の安定化に関するものである。

図２は、従来の差動増幅回路の回路図である。
この差動増幅回路は、バイアス部１０と増幅部２０で構成されている。

バイアス部１０は、増幅部２０に一定電流を流すためのバイアス電圧Ｖｂを生成するもので、図示しない定電圧部から基準電圧Ｖｒｅｆが与えられる演算増幅器（ＯＰ）１１を有している。演算増幅器１１の−入力端子には基準電圧Ｖｒｅｆが与えられ、＋入力端子はノードＮ１に接続されている。ノードＮ１は抵抗１２を介して電源電位ＶＳＳに接続されると共に、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１３を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ１３のゲートは、演算増幅器１１の出力端子に接続されると共に、電流ミラー回路を構成するＰＭＯＳ１４のゲートに接続されている。ＰＭＯＳ１４のソースとドレインは、それぞれ電源電位ＶＤＤとノードＮ２に接続されている。ノードＮ２は、ドレインとゲートが接続されてダイオード構成となっているＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１５を介して電源電位ＶＳＳに接続され、このノードＮ２からバイアス電圧Ｖｂが出力されるようになっている。

一方、増幅部２０は、バイアス電圧Ｖｂがゲートに与えられるＮＭＯＳ２１を有し、このＮＭＯＳ２１のソースとドレインが、それぞれ電源電位ＶＳＳとノードＮ３に接続されている。ノードＮ３には、ＮＭＯＳ２２ａ，２２ｂのソースが接続されている。ＮＭＯＳ２２ａ，２２ｂのドレインは、それぞれ抵抗２３ａ，２３ｂを介して電源電位ＶＤＤに接続されている。そして、ＮＭＯＳ２２ａ，２２ｂのゲートには、それぞれ入力信号ＩＮ１，ＩＮ２が与えられ、これらのＮＭＯＳ２２ａ，２２ｂのドレインから、相補的な出力信号ＯＵＴｎ，ＯＵＴｐが出力されるようになっている。

次に動作を説明する。
この差動増幅回路では、演算増幅器１１の−入力端子に基準電圧Ｖｒｅｆが与えられているので、安定状態では＋入力端子の電位も基準電圧Ｖｒｅｆとなる。ここで、何らかの理由でノードＮ１（即ち、演算増幅器１１の＋入力端子）の電位が上昇すると、この演算増幅器１１の出力電圧も上昇する。これにより、ＰＭＯＳ１３，１４のゲート電位が上昇し、これらのＰＭＯＳ１３，１４に流れる電流は減少する。ＰＭＯＳ１３に流れる電流が減少すると、抵抗１２における電圧降下が小さくなり、ノードＮ１の電位が低下する。このような負帰還動作により、ノードＮ１の電位は、常に基準電圧Ｖｒｅｆとなるように制御される。これにより、抵抗１２に流れる電流は、その抵抗値をＲ１２とすると、Ｖｒｅｆ／Ｒ１２の一定値となる。

ＰＭＯＳ１３，１４は電流ミラー回路を構成し、このＰＭＯＳ１４に直列に接続されたＮＭＯＳ１５と増幅部２０内のＮＭＯＳ２１も、バイアス電圧Ｖｂが共通に与えられて電流ミラー回路を構成している。従って、ＮＭＯＳ２１に流れる電流は、ミラー定数をＫとすると、Ｋ×Ｖｒｅｆ／Ｒ１２の一定値となる。ここで、ＮＭＯＳ２１に流れる電流は、増幅部２０の抵抗２３ａ，２３ｂに流れる電流の合計であるので、各抵抗２３ａ，２３ｂに流れる電流の最小値は０、最大値はＫ×Ｖｒｅｆ／Ｒ１２である。従って、出力信号ＯＵＴｎ，ＯＵＴｐの最大振幅値は、抵抗２３ａ，２３ｂの抵抗値をＲ２３とすると、Ｋ×Ｖｒｅｆ×Ｒ２３／Ｒ１２となる。

これにより、製造条件の変動によって、抵抗１２，２３ａ，２３ｂの抵抗値が目標値からずれたとしても、これらの抵抗１２，２３ａ，２３ｂを共通の製造プロセスで形成していれば、抵抗値の比（Ｒ２３／Ｒ１２）は変わらないので、出力信号ＯＵＴｎ，ＯＵＴｐの最大振幅値を一定にすることができる。

特開２００１−２７４６４８号公報

しかしながら、図２の差動増幅回路では、出力信号ＯＵＴｎ，ＯＵＴｐの中心電圧が電源電位ＶＤＤに依存して変化する。このため、この差動増幅回路の出力端子を後段の回路の入力部に直結すると、中心電圧の相違によって直流電流が流れるおそれがある。従って、直流分を遮断するためにキャパシタを介して接続しなければならないという問題があった。

本発明は、出力信号の中心電圧が電源電位の変動に影響されない差動増幅回路を提供することを目的としている。

本発明の差動増幅回路は、第１の抵抗に一定の電圧を印加して定電流を流すことにより、該定電流に対応するバイアス電圧を発生させるバイアス部と、第１の出力ノードと第１の電源電位の間に接続され、制御電圧によって導通状態が制御される第１のトランジスタと、第２の出力ノードと前記第１の電源電位の間に接続され、前記制御電圧によって導通状態が制御される第２のトランジスタと、前記第１及び第２の出力ノードの間を接続する第２の抵抗と、正相入力端子が前記第２の抵抗の中点に接続され、逆相入力端子に基準電圧が与えられて前記制御電圧を出力する演算増幅器と、内部ノードと前記第１の出力ノードの間に接続され、制御電極に第１の入力信号が与えられる第３のトランジスタと、前記内部ノードと前記第２の出力ノードの間に接続され、制御電極に第２の入力信号が与えられる第４のトランジスタと、第２の電源電位と前記内部ノードの間に接続され、前記バイアス電圧に対応した一定の電流を流す第５のトランジスタとを備えたことを特徴としている。

本発明では、第１及び第２の出力ノードを接続する第２の抵抗の中点の電圧と基準電圧に応じて制御電圧を出力する演算増幅器を設け、この制御電圧を第１の電源電位と第１及び第２の出力ノードに接続された第１及び第２のトランジスタの制御電極にフィードバックさせるようにしている。これにより、出力信号の中心電圧が常に基準電圧と同じ電位に制御され、電源電位の変動に影響されない差動増幅回路が得られる。更に、この差動増幅回路を用いれば、直流遮断用のキャパシタを介さずに、後段の回路の入力部に接続することができるという効果がある。

また、この第２の抵抗とバイアス部の第１の抵抗を同じ製造工程で形成すれば、出力信号の最大振幅値や電圧利得の製造条件による変動をなくすことができるという効果がある。

この差動増幅回路では、従来の差動増幅回路の２つの負荷抵抗に代えて２つのトランジスタを用い、相補的な出力電圧の平均値と基準電圧をそれぞれ正相及び逆相入力とする演算増幅器の出力電圧を、これらの２つのトランジスタに制御電圧として与える。

この発明の前記並びにその他の目的と新規な特徴は、次の、好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示す差動増幅回路の回路図であり、図２中の要素と共通の要素には共通の符号が付されている。

この差動増幅回路は、図２と同様のバイアス部１０、図２の増幅部２０とは若干構成の異なる増幅部２０Ａ及び演算増幅器３０で構成されている。

バイアス部１０は、増幅部２０に一定電流を流すためのバイアス電圧Ｖｂを生成するもので、図示しない定電圧部から基準電圧Ｖｒｅｆが与えられる演算増幅器１１を有している。演算増幅器１１の−入力端子には基準電圧Ｖｒｅｆが与えられ、＋入力端子はノードＮ１に接続されている。

ノードＮ１は抵抗１２を介して電源電位ＶＳＳに接続されると共に、ＰＭＯＳ１３を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ１３のゲートは、演算増幅器１１の出力端子に接続されると共に、電流ミラー回路を構成するＰＭＯＳ１４のゲートに接続されている。ＰＭＯＳ１４のソースとドレインは、それぞれ電源電位ＶＤＤとノードＮ２に接続されている。ノードＮ２は、ダイオード接続されたＮＭＯＳ１５を介して電源電位ＶＳＳに接続され、このノードＮ２からバイアス電圧Ｖｂが出力されるようになっている。

一方、増幅部２０Ａは、バイアス電圧Ｖｂがゲートに与えられて定電流回路となるＮＭＯＳ２１を有し、このＮＭＯＳ２１のソースとドレインが、それぞれ電源電位ＶＳＳとノードＮ３に接続されている。ノードＮ３には、ＮＭＯＳ２２ａ，２２ｂのソースが接続されている。ＮＭＯＳ２２ａ，２２ｂのドレインは、従来の負荷用の抵抗２３ａ，２３ｂに代えて、それぞれＰＭＯＳ２４ａ，２４ｂを介して電源電位ＶＤＤに接続されている。

そして、ＮＭＯＳ２２ａ，２２ｂのゲートには、それぞれ入力信号ＩＮ１，ＩＮ２が与えられ、これらのＮＭＯＳ２２ａ，２２ｂのドレインから、相補的な出力信号ＯＵＴｎ，ＯＵＴｐが出力されるようになっている。

更に、ＮＭＯＳ２２ａ，２２ｂのドレイン間には、同じ抵抗値Ｒ２５を有する２つの抵抗２５ａ，２５ｂが直列に接続され、この抵抗２５ａ，２５ｂの接続点であるノードＮ４に、演算増幅器３０の＋入力端子が接続されている。また、演算増幅器３０の−入力端子には、図示しない定電圧部から基準電圧Ｖｃｍが与えられ、この演算増幅器３０から帰還用の制御電圧Ｖｆが、ＰＭＯＳ２４ａ，２４ｂのゲートに共通に与えられるようになっている。

次に動作を説明する。
この差動増幅回路におけるバイアス部１０の動作は、背景技術で説明したとおりであり、演算増幅器１１の負帰還動作により、ノードＮ１の電位が定電圧部から与えられる基準電圧Ｖｒｅｆと同一となり、抵抗１２にＶｒｅｆ／Ｒ１２（但し、Ｒ１２は、抵抗１２の抵抗値）の一定電流が流れる。更に、電流ミラー回路を構成するＰＭＯＳ１３，１４と、このＰＭＯＳ１４に直列に接続されたＮＭＯＳ１５によって、ノードＮ２には増幅部２０Ａ内のＮＭＯＳ２１に一定電流Ｋ×Ｖｒｅｆ／Ｒ１２を流すためのバイアス電圧Ｖｂが生成される。

一方、増幅部２０Ａでは、ノードＮ４の電位が演算増幅器３０の＋入力端子に与えられ、この演算増幅器３０の−入力端子には基準電圧Ｖｃｍが与えられ、かつ、この演算増幅器３０から制御電圧ＶｆがＰＭＯＳ２４ａ，２４ｂのゲートにフィードバックされている。このような演算増幅器３０のフィードバック動作により、ノードＮ４の電位は基準電圧Ｖｃｍとなる。

従って、入力信号ＩＮ１，ＩＮ２が入力されていない状態では、ＮＭＯＳ２１の一定電流は、ＰＭＯＳ２４ａ及びＮＭＯＳ２３ａの直列回路と、ＰＭＯＳ２４ｂ及びＮＭＯＳ２３ｂの直列回路から２等分して流れ込み、抵抗２５ａ，２５ｂに電流は流れない。このため、出力信号ＯＵＴｎ，ＯＵＴｐはいずれも基準電圧Ｖｃｍとなる。

また、入力信号ＩＮ１，ＩＮ２が入力された状態では、ＮＭＯＳ２２ａ，２２ｂの導通状態が入力信号ＩＮ１，ＩＮ２に応じて変化するので、これらのＮＭＯＳ２２ａ，２２ｂに流れる電流の大きさは変化する。一方、ＰＭＯＳ２４ａ，２４ｂのゲートには、演算増幅器３０から制御電圧Ｖｆが共通に与えられているので、これらのＰＭＯＳ２４ａ，２４ｂに流れる電流の大きさは等しく、ＮＭＯＳ２１に流れる一定電流の１／２である。

このため、ＰＭＯＳ２４ａに流れる電流とＮＭＯＳ２２ａに流れる電流の差が、抵抗２５ａ，２５ｂを流れる。従って、入力信号ＩＮ１，ＩＮ２が入力された状態でも、出力信号ＯＵＴｎ，ＯＵＴｐの中心電圧は、電源電位ＶＤＤに依存しない基準電圧Ｖｃｍとなる。また、出力信号ＯＵＴｎ，ＯＵＴｐの最大振幅値は、Ｋ×Ｖｒｅｆ×Ｒ２５／Ｒ１２となり、製造プロセスの変動の影響を受けない。

以上のように、この実施例１の差動増幅回路は、２つの出力端子と電源電位ＶＤＤ間に接続されたＰＭＯＳ２４ａ，２４ｂと、これらの出力端子間に接続された抵抗２５ａ，２５ｂと、ＰＭＯＳ２４ａ，２４ｂのゲートに制御電圧Ｖｆを共通に与えてノードＮ４を基準電圧Ｖｃｍとなるように制御する演算増幅器３０を有している。これにより、出力信号の中心電圧が電源電位の変動に影響されない差動増幅回路が得られる。従って、この差動増幅回路を用いれば、直流遮断用のキャパシタを介さずに、後段の回路の入力部に接続することができるという利点がある。

また、従来の負荷用の抵抗２３ａ，２３ｂに代えて、負荷用のＰＭＯＳ２４ａ，２４ｂを使用しているので、低電源電圧においても、抵抗２５ａ，２５ｂの抵抗値を大きく設定することにより、大きな最大振幅値を得ることができるという利点がある。

なお、図１の差動増幅回路では、電源電位ＶＳＳ側にＮＭＯＳによる定電流回路を設けているが、電源電位ＶＤＤ側にＰＭＯＳによる定電流回路を設けた構成にしても良い。また、ＭＯＳトランジスタに代えて、バイポーラトランジスタを用いて構成することもできる。このような変形は、以下の実施例２及び実施例３に対しても、同様に適用することができる。

図３は、本発明の実施例２を示す差動増幅回路の回路図であり、図１中の要素と共通の要素には共通の符号が付されている。

この差動増幅回路は、図１中の増幅部２０Ａに代えて、若干構成の異なる増幅部２０Ｂを設けたものである。

増幅部２０Ｂは、増幅部２０ＡのノードＮ３と定電流回路のＮＭＯＳ２１を削除し、ＮＭＯＳ２２ａ，２２ｂのソースを抵抗２６を介して接続すると共に、これらのＮＭＯＳ２２ａ，２２ｂのソースと電源電位ＶＳＳの間を、それぞれ定電流回路となるＮＭＯＳ２１ａ，２１ｂで接続したものである。ＮＭＯＳ２１ａ，２１ｂのゲートには、バイアス部１０からバイアス電圧Ｖｂが与えられるようになっている。その他の構成は、図１と同様である。

この差動増幅回路では、ＮＭＯＳ２２ａ，２２ｂのソースを抵抗２６で接続したので、ＮＭＯＳ２２ａ，２２ｂと抵抗２６を合わせた実効的な入力トランスコンダクタンスｇｍ_inは、次のようになる。
ｇｍ_in＝ｇｍ／（１＋Ｒ２６×ｇｍ）

但し、ｇｍはＮＭＯＳ２２ａ，２２ｂのトランスコンダクタンス、Ｒ２６は抵抗２６の抵抗値である。

ここで、Ｒ２６×ｇｍが１に比べて極めて大きければ、ｇｍ_in＝１／Ｒ２６となる。従って、この差動増幅回路の電圧利得は、Ｒ２５／Ｒ２６となる。一方、出力信号ＯＵＴｎ，ＯＵＴｐの最大振幅値は、図１と同じＫ×Ｖｒｅｆ×Ｒ２５／Ｒ１２である。

以上のように、この実施例２の差動増幅回路は、実施例１の差動増幅回路におけるＮＭＯＳ２２ａ，２２ｂのソースを抵抗２６で接続すると共に、これらのＮＭＯＳ２２ａ，２２ｂのソースにそれぞれ定電流回路となるＮＭＯＳ２１ａ，２１ｂを接続している。これにより、電圧利得が抵抗２５ａ，２５ｂと抵抗２６の抵抗値の比であるＲ２５／Ｒ２６となるので、実施例１と同様の利点に加えて、電圧利得が製造プロセスの変動の影響を受けないという利点がある。

図４は、本発明の実施例３を示す増幅部の回路図である。
この増幅部は、図３中の増幅部２０Ｂと演算増幅器３０に代えて用いるもので、増幅部２０Ｂに対応する増幅部２０Ｃと、演算増幅器３０に対応する増幅部３０Ｃとで構成されている。なお、図３中の要素と共通の要素には共通の符号が付されている。

増幅部２０Ｃは、図３中の増幅部２０Ｂの抵抗２５ａ，２５ｂに代えて抵抗２５を使用することによってノードＮ４を削除したものである。

一方、増幅部３０Ｃは、増幅部２０Ｃから出力される出力信号ＯＵＴ，ＯＵＴｐ、及び定電圧部から与えられる基準電圧Ｖｃｍを入力として、帰還用の制御電圧Ｖｆを出力する４入力の乗算器型のものである。

この増幅部３０Ｃは、ゲートにバイアス電圧Ｖｂが与えられて定電流回路を構成するＮＭＯＳ３１ａ，３１ｂを有し、このＮＭＯＳ３１ａ，３１ｂのソースは、電源電位ＶＳＳに接続されている。

ＮＭＯＳ３１ａのドレインは、ＮＭＯＳ３２ａ，３３ａのソースに接続され、ＮＭＯＳ３１ｂのドレインは、ＮＭＯＳ３２ｂ，３３ｂのソースに接続されている。更に、ＮＭＯＳ３２ａ，３２ｂのドレインは、ＰＭＯＳ３４ａのドレインとゲートに接続されている。また、ＮＭＯＳ３３ａ，３３ｂのドレインは、ＰＭＯＳ３４ｂのドレインとゲートに接続されている。ＰＭＯＳ３４ａ，３４ｂのソースは、電源電位ＶＤＤに接続されている。

そして、ＮＭＯＳ３２ａ，３２ｂのゲートに、増幅部２０Ｃからの出力信号ＯＵＴｐ，ＯＵＴｎがそれぞれ与えられ、ＮＭＯＳ３３ａ，３３ｂのゲートには、図示しない定電圧部から基準電圧Ｖｃｍが与えられている。更に、ＮＭＯＳ３３ａのドレインの電位が、帰還用の制御電圧Ｖｆとして、増幅部２０ＣのＰＭＯＳ２４ａ，２４ｂのゲートに与えられるようになっている。

この増幅部では、増幅部２０Ｃの出力信号ＯＵＴｎ，ＯＵＴｐが増幅部３０Ｃに与えられ、この増幅部３０Ｃにおいて、（ＯＵＴｎ＋ＯＵＴｐ）と（Ｖｃｍ＋Ｖｃｍ）の差に比例した制御電圧Ｖｆが出力される。制御電圧Ｖｆは、増幅部２０ＣのＰＭＯＳ２４ａ，２４ｂのゲートに共通にフィードバックされる。これにより、実施例１と同様に、出力信号ＯＵＴｎ，ＯＵＴｐの電位が制御され、ＯＵＴｎ＋ＯＵＴｐ＝２Ｖｃｍとなる。即ち、出力信号ＯＵＴｎ，ＯＵＴｐの中心電圧はＶｃｍとなる。
以上のように、この実施例３においても、実施例２と同様の利点がある。

本発明の実施例１を示す差動増幅回路の回路図である。従来の差動増幅回路の回路図である。本発明の実施例２を示す差動増幅回路の回路図である。本発明の実施例３を示す増幅部の回路図である。

符号の説明

１０バイアス部
１１，３０演算増幅器
１２，２５，２６抵抗
２０Ａ，２０Ｂ，２０Ｃ，３０Ｃ増幅部
２１，２２ＮＭＯＳ
２４ＰＭＯＳ

Claims

第１の抵抗に一定の電圧を印加して定電流を流すことにより、該定電流に対応するバイアス電圧を発生させるバイアス部と、
第１の出力ノードと第１の電源電位の間に接続され、制御電圧によって導通状態が制御される第１のトランジスタと、
第２の出力ノードと前記第１の電源電位の間に接続され、前記制御電圧によって導通状態が制御される第２のトランジスタと、
前記第１及び第２の出力ノードの間を接続する第２の抵抗と、
正相入力端子が前記第２の抵抗の中点に接続され、逆相入力端子に基準電圧が与えられて前記制御電圧を出力する演算増幅器と、
内部ノードと前記第１の出力ノードの間に接続され、制御電極に第１の入力信号が与えられる第３のトランジスタと、
前記内部ノードと前記第２の出力ノードの間に接続され、制御電極に第２の入力信号が与えられる第４のトランジスタと、
第２の電源電位と前記内部ノードの間に接続され、前記バイアス電圧に対応した一定の電流を流す第５のトランジスタとを、
備えたことを特徴とする差動増幅回路。
第１の抵抗に一定の電圧を印加して定電流を流すことにより、該定電流に対応するバイアス電圧を発生させるバイアス部と、
第１の出力ノードと第１の電源電位の間に接続され、制御電圧によって導通状態が制御される第１のトランジスタと、
第２の出力ノードと前記第１の電源電位の間に接続され、前記制御電圧によって導通状態が制御される第２のトランジスタと、
前記第１及び第２の出力ノードの間を接続する第２の抵抗と、
正相入力端子が前記第２の抵抗の中点に接続され、逆相入力端子に基準電圧が与えられて前記制御電圧を出力する演算増幅器と、
第１の内部ノードと前記第１の出力ノードの間に接続され、制御電極に第１の入力信号が与えられる第３のトランジスタと、
第２の内部ノードと前記第２の出力ノードの間に接続され、制御電極に第２の入力信号が与えられる第４のトランジスタと、
前記第１及び第２の内部ノードの間を接続する第３の抵抗と、
第２の電源電位と前記第１の内部ノードの間に接続され、前記バイアス電圧に対応した一定の電流を流す第５のトランジスタと、
前記第２の電源電位と前記第２の内部ノードの間に接続され、前記バイアス電圧に対応した一定の電流を流す第６のトランジスタとを、
備えたことを特徴とする差動増幅回路。
第１の抵抗に一定の電圧を印加して定電流を流すことにより、該定電流に対応するバイアス電圧を発生させるバイアス部と、
第１の出力ノードと第１の電源電位の間に接続され、制御電圧によって導通状態が制御される第１のトランジスタと、
第２の出力ノードと前記第１の電源電位の間に接続され、前記制御電圧によって導通状態が制御される第２のトランジスタと、
前記第１及び第２の出力ノードの間を接続する第２の抵抗と、
第１の内部ノードと前記第１の出力ノードの間に接続され、制御電極に第１の入力信号が与えられる第３のトランジスタと、
第２の内部ノードと前記第２の出力ノードの間に接続され、制御電極に第２の入力信号が与えられる第４のトランジスタと、
前記第１及び第２の内部ノードの間を接続する第３の抵抗と、
第２の電源電位と前記第１の内部ノードの間に接続され、前記バイアス電圧に対応した一定の電流を流す第５のトランジスタと、
前記第２の電源電位と前記第２の内部ノードの間に接続され、前記バイアス電圧に対応した一定の電流を流す第６のトランジスタと、
前記第１及び第２の出力ノードに接続され、基準電圧と該第１及び第２の出力ノードの平均電圧の差に応じた電圧を前記制御電圧として出力する増幅部とを、
備えたことを特徴とする差動増幅回路。
前記第１及び第２の抵抗は、同一の製造工程で形成されたことを特徴とする請求項１、２または３記載の差動増幅回路。