WO2015037532A1

WO2015037532A1 - 増幅回路

Info

Publication number: WO2015037532A1
Application number: PCT/JP2014/073497
Authority: WO
Inventors: 潔篠井; 陽浅尾
Original assignee: アルプス電気株式会社
Priority date: 2013-09-13
Filing date: 2014-09-05
Publication date: 2015-03-19
Also published as: JP6194004B2; CN105556834B; CN105556834A; US9685914B2; US20160190998A1; JPWO2015037532A1

Abstract

【課題】負帰還によるゲインの設定に影響を受けることなく高い入力インピーダンスを保てるとともに、入力段のトランジスタに起因するノイズを低減できる増幅回路を提供する。【解決手段】差動対１０の一対のゲートに差動信号が入力され、差動対１０のドレインに接続される負荷回路２０に発生した差動信号が差動増幅段６０において増幅され、その増幅された差動信号が帰還回路４０を介して差動対１０の一対のソースに帰還される。差動対１０の一対のゲートにおいて増幅回路の負帰還のゲインに影響を受けることなく高い入力インピーダンスを保つことができるとともに、差動対１０の２個の第１トランジスタＱ１及び第２トランジスタＱ２によって入力段の増幅を行うことができるため、従来に比べて入力段のトランジスタの数を減らし、フリッカノイズを低減できる。

Description

増幅回路

　本発明は、センサなどから微弱な信号を高いインピーダンスで入力して増幅する増幅回路に関するものである。

　センサなどで発生する微弱な信号を高いインピーダンスで入力して増幅する回路として、従来よりインスツルメンテーション・アンプ（計装アンプ）が一般的に知られている。下記の特許文献１には、磁気ヘッドからの出力信号をインスツルメンテーション・アンプによって増幅する技術が記載されている。

　図４は、インスツルメンテーション・アンプの基本構成を示す図である。図４（Ａ）において示すように、インスツルメンテーション・アンプは、２つのオペアンプ（演算増幅器）Ｕ１，Ｕ２を用いて構成される。オペアンプＵ１，Ｕ２は、出力端子と反転入力端子の間にそれぞれ帰還抵抗Ｒ１１，Ｒ１２が接続され、互いの反転入力端子が抵抗Ｒ１３を介して接続される。オペアンプＵ１，Ｕ２の非反転入力端子に信号を入力すると、増幅された信号がオペアンプＵ１，Ｕ２の出力から差動信号として出力される。

　インスツルメンテーション・アンプは、オペアンプＵ１，Ｕ２の非反転入力端子が信号入力端子となっているため、非常に高い入力インピーダンスを有する。帰還抵抗Ｒ１１，Ｒ１２の抵抗値を一致させることにより、高い同相信号除去比（ＣＭＲＲ）が得られる。

　また、インスツルメンテーション・アンプのゲインは抵抗Ｒ１３の抵抗値によって調節可能であり、高い入力インピーダンスや同相信号除去比は抵抗Ｒ１３の抵抗値によって影響を受けない。抵抗素子でオペアンプに負帰還を施した一般的な差動増幅回路の場合、抵抗素子の抵抗値に応じてゲインと入力インピーダンスが共に変化するが、インスツルメンテーション・アンプの場合は、負帰還によるゲインの設定と無関係に高い入力インピーダンスが保たれる。

特開平７－４６０４６号公報

　図４（Ｂ）は、インスツルメンテーション・アンプに用いられる一般的なオペアンプの構成を示す図である。図４（Ｂ）に示すオペアンプは、入力増幅段（Ｑ２１～２４，１０１）と出力増幅段（Ｑ２５，Ｒ１４，Ｃ１１，１０２）を備える。入力増幅段は、２つのトランジスタによって構成される差動対（Ｑ２１，Ｑ２２）と、差動対のドレイン側に負荷として接続されるカレントミラー回路（Ｑ２３，Ｑ２４）と、差動対のソース側に一定の電流を流す定電流回路１０１を有する。出力増幅段は、ソース接地型の増幅回路を構成するトランジスタＱ２５と、そのドレインに負荷として接続される定電流回路１０２と、フィードバック系の安定性のために出力増幅段の帯域を制限する位相補償回路（Ｒ１４，Ｃ１１）を有する。

　直流若しくは低周波の微小信号を高いゲインで増幅する場合、周波数が低くなるほど増大するフリッカノイズ（１／ｆノイズ）を低減することが課題となる。フリッカノイズは、主にトランジスタにおいて発生するため、入力段に多くのトランジスタが用いられていると、フリッカノイズによる影響が大きくなる。図４（Ｂ）に示すオペアンプの場合、入力段に差動対として２個のトランジスタが用いられていることから、これを図４（Ａ）に示すインスツルメンテーション・アンプに使用すると、全体として４個のトランジスタが入力段に用いられていることになる。従って、インスツルメンテーション・アンプは、オペアンプを単体で使用する場合に比べて入力段のトランジスタの数が多くなっており、フリッカノイズが大きいという問題がある。

　本発明はかかる事情に鑑みてなされたものであり、その目的は、負帰還によるゲインの設定に影響を受けることなく高い入力インピーダンスを保てるとともに、入力段のトランジスタに起因するノイズを低減できる増幅回路を提供することにある。

　本発明に係る増幅回路は、一対の第１トランジスタ及び第２トランジスタを含む差動対であって、前記第１トランジスタ及び前記第２トランジスタの各々が、制御端子と第１端子との間の電圧に応じて前記第１端子と第２端子との間に流れる電流を制御する所定のタイプのトランジスタであり、前記一対の第１トランジスタ及び第２トランジスタが持つ一対の前記制御端子において差動信号を入力する差動対と、前記差動対における前記一対の第１トランジスタ及び第２トランジスタが持つ一対の前記第２端子に流れる電流に応じた差動信号を生じる負荷回路と、前記負荷回路において生じた差動信号を増幅して出力する出力増幅段と、前記出力増幅段から出力される差動信号を、前記差動対における前記一対の第１トランジスタ及び第２トランジスタが持つ一対の前記第１端子に帰還する帰還回路とを有することを特徴とする。

　本発明に係る増幅回路によれば、前記差動対の前記一対の制御端子に差動信号が入力され、前記差動対の前記一対の第２端子に流れる電流に応じて前記負荷回路に差動信号が生じ、この前記負荷回路に生じた差動信号が前記出力増幅段において増幅され、前記出力増幅段から出力される差動信号が前記差動対の前記一対の第１端子に帰還される。これにより、前記差動対の前記一対の制御端子における入力インピーダンスが、上記増幅回路の負帰還のゲインに影響され難くなる。また、前記差動対の前記一対の第１トランジスタ及び第２トランジスタにおいて入力段の増幅が行われるため、入力段のトランジスタに起因するフリッカノイズ等の低周波ノイズが低減される。

　好適に、上記増幅回路は、前記差動対における前記一対の制御端子へ入力される差動信号の極性を繰り返し反転させることにより、当該差動信号の周波数成分を高周波側の周波数帯域へシフトさせる第１チョッピング回路と、前記出力増幅段に入力される差動信号の極性を、前記第１チョッピング回路の前記極性反転動作と同期して繰り返し反転させることにより、当該差動信号の周波数成分を前記高周波側の周波数帯域から元の周波数帯域へ戻す第２チョッピング回路と、前記帰還回路によって前記差動対の前記一対の第１端子に帰還される差動信号の極性を、前記第１チョッピング回路の前記極性反転動作と同期して繰り返し反転させることにより、当該差動信号の周波数成分を前記高周波側の周波数帯域へシフトさせる第３チョッピング回路とを有してよい。前記出力増幅段は、前記第１チョッピング回路における前記極性反転動作による周波数成分を減衰させる低域通過フィルタ特性を有してよい。

　上記の構成によれば、前記差動対における前記一対の制御端子へ入力される差動信号の極性が、前記第１チョッピング回路において繰り返し反転されることにより、当該差動信号の周波数成分が高周波側の周波数帯域へシフトされる。また、前記出力増幅段に入力される差動信号の極性が、前記第１チョッピング回路の前記極性反転動作と同期して前記第２チョッピング回路により繰り返し反転されることにより、当該差動信号の周波数成分が前記高周波側の周波数帯域から元の周波数帯域へ戻される。そして、前記帰還回路によって前記差動対の前記一対の第１端子に帰還される差動信号の極性が、前記第１チョッピング回路の前記極性反転動作と同期して前記第３チョッピング回路により繰り返し反転されることにより、当該差動信号の周波数成分が前記高周波側の周波数帯域へシフトされる。前記第１チョッピング回路における前記極性反転動作による周波数成分は、前記出力増幅段が有する低域通過フィルタ特性によって減衰する。
　これにより、前記差動対を含む初段の差動増幅段では、フリッカノイズ等の低周波ノイズの影響が小さい高周波数帯域にシフトされた状態で差動信号の増幅が行われるため、増幅結果の差動信号に含まれる低周波ノイズの成分が大幅に低減する。また、前記出力増幅段が有する低域通過フィルタ特性によって前記極性反転動作による高い周波数の成分が減衰するため、前記出力増幅段の出力信号は、低周波ノイズと高周波ノイズの両方が低減された信号となる。

　好適に、上記増幅回路は、前記負荷回路から前記第２チョッピング回路へ入力される差動信号を増幅する差動増幅段を有してよい。
　これにより、フリッカノイズ等の低周波ノイズの影響が小さい高周波数帯域にシフトされた状態の差動信号に対する増幅ゲインが高められるため、出力信号に含まれる低周波ノイズ成分が低減する。

　また、上記増幅回路は、共通ノードから前記差動対における前記一対の第１端子へ分流する電流の経路に設けられた抵抗回路と、第１の電源ラインから前記共通ノードへ流れる電流の経路に設けられた可変抵抗素子と、前記差動対の前記一対の第２端子におけるコモンモード電圧が、入力される基準電圧に応じた所定の電圧に近づくように前記可変抵抗素子の抵抗を制御するコモンモード帰還回路とを有してもよい。
　上記の構成によれば、前記第１の電源ラインから前記可変抵抗素子及び前記抵抗回路を介して前記差動対の前記一対の第１端子へそれぞれ電流が流れるように構成されており、前記差動対の前記一対の第２端子におけるコモンモード電圧が前記基準電圧に応じた所定の電圧に近づくように、前記可変抵抗素子の抵抗が前記コモンモード帰還回路によって制御される。これにより、差動対の各トランジスタに流れるバイアス電流が電源電圧の影響で変化し難くなり、電源電圧の影響によるバイアス電流の変動が抑制され、前記増幅回路のゲインが安定化され、電源電圧の変動による出力信号の変動が低減される。

　好適に、上記増幅回路は、前記第１の電源ラインから流れる電流を前記第１端子より入力して前記第２端子から出力し、前記制御端子が前記第２端子と接続され、前記差動対を構成する前記第１トランジスタ及び前記第２トランジスタと同一の導電型を有する第３トランジスタと、前記第３トランジスタの前記第２端子から第２の電源ラインへ一定の電流を流す第１定電流回路とを含み、前記第３トランジスタの前記第１端子と前記第２端子との間に生じる電圧に応じた前記基準電圧を発生する基準電圧発生回路を有してよい。

　好適に、前記コモンモード帰還回路は、一対の前記第１端子と一対の前記第２端子において並列に接続された一対の第４トランジスタ及び第５トランジスタと、前記一対の第４トランジスタ及び第５トランジスタが持つ前記一対の第１端子と共通に接続された前記第１端子を有する第６トランジスタと、前記一対の第４トランジスタ及び第５トランジスタが持つ前記一対の第２端子から前記第２の電源ラインに流れる電流に応じた電流を、前記第６トランジスタの前記第２端子から前記第２の電源ラインへ流すカレントミラー回路と、前記第１の電源ラインから前記第４トランジスタ、前記第５トランジスタ及び前記第６トランジスタの共通接続された前記第１端子へ一定の電流を流す第２定電流回路とを含んでよい。この場合、前記負荷回路に生じる差動信号は、前記一対の第４トランジスタ及び第５トランジスタが持つ一対の前記制御端子に入力してよい。前記基準電圧は、前記第６トランジスタの前記制御端子に入力してよい。前記可変抵抗素子の抵抗を、前記第６トランジスタの前記第２端子に生じる電圧に応じて制御してよい。

　本発明によれば、負帰還によるゲインの設定に影響を受けることなく高い入力インピーダンスを保てるとともに、入力段のトランジスタに起因するノイズを低減できる。

本発明の実施形態に係る増幅回路の構成の一例を示す図である。チョッピング回路の構成の一例を示す図である。コモンモード帰還回路と基準電圧発生回路の構成の一例を示す図である。インスツルメンテーション・アンプの基本構成を示す図である。

　図１は、本発明の実施形態に係る増幅回路の構成の一例を示す図である。
　図１に示す増幅回路は、差動対１０と、負荷回路２０と、出力増幅段３０と、帰還回路４０と、第１チョッピング回路５１，第２チョッピング回路５２，第３チョッピング回路５３と、差動増幅段６０と、抵抗回路７０と、ｐ型ＭＯＳのトランジスタＱ９と、コモンモード帰還回路８０と、基準電圧発生回路９０とを有する。
　差動対１０は、本発明における差動対の一実施形態である。
　負荷回路２０は、本発明における負荷回路の一実施形態である。
　出力増幅段３０は、本発明における出力増幅段の一実施形態である。
　帰還回路４０は、本発明における帰還回路の一実施形態である。
　第１チョッピング回路５１は、本発明における第１チョッピング回路の一実施形態である。
　第２チョッピング回路５２は、本発明における第２チョッピング回路の一実施形態である。
　第３チョッピング回路５３は、本発明における第３チョッピング回路の一実施形態である。
　差動増幅段６０は、本発明における差動増幅段の一実施形態である。
　抵抗回路７０は、本発明における抵抗回路の一実施形態である。
　ｐ型ＭＯＳのトランジスタＱ９は、本発明における可変抵抗素子の一実施形態である。
　コモンモード帰還回路８０は、本発明におけるコモンモード帰還回路の一実施形態である。
　基準電圧発生回路９０は、本発明における基準電圧発生回路の一実施形態である。

　差動対１０は、差動信号を入力する一対のｐ型ＭＯＳの第１トランジスタＱ１，第２トランジスタＱ２を含んで構成される。ｐ型ＭＯＳの第１トランジスタＱ１，第２トランジスタＱ２は、ゲート（本発明における制御端子に相当する）とソース（本発明における第１端子に相当する）とドレイン（本発明における第２端子に相当する）を備えており、ゲートとソースとの間に入力される電圧（Ｖｇｓ）に応じて、ソースとドレインの間に流れる電流（Ｉｄ）を制御する。差動対１０は、ｐ型ＭＯＳの第１トランジスタＱ１及び第２トランジスタＱ２の一対のゲートにおいて差動信号を入力する。

　第１チョッピング回路５１は、入力端子対（Ｉ１，Ｉ２）から差動対１０の一対のゲートへ入力される差動信号の極性を繰り返し反転させることにより、差動信号の周波数成分を高周波側の周波数帯域へシフトさせる。すなわち、第１チョッピング回路５１は、差動信号の極性反転を繰り返すことによって、差動信号を高周波信号となるように変調する。

　図２は、第１チョッピング回路５１の構成の一例を示す図である。
　第１チョッピング回路５１は、例えば図２に示すように、差動信号が入出力される２組の端子対（Ｔ１１とＴ１２，Ｔ２１とＴ２２）と、この端子対同士の接続を切り換えるスイッチ回路ＳＷ１～ＳＷ４を有する。
　スイッチ回路ＳＷ１は、端子Ｔ１１と端子Ｔ２１との接続経路をオン・オフする。スイッチ回路ＳＷ２は、端子Ｔ１２と端子Ｔ２２との接続経路をオン・オフする。スイッチ回路ＳＷ３は、端子Ｔ１１と端子Ｔ２２との接続経路をオン・オフする。スイッチ回路ＳＷ４は、端子Ｔ１２と端子Ｔ２１との接続経路をオン・オフする。

　スイッチ回路ＳＷ１とＳＷ２が共にオンするとき、スイッチ回路ＳＷ３とＳＷ４が共にオフする。スイッチ回路ＳＷ１とＳＷ２が共にオフするとき、スイッチ回路ＳＷ３とＳＷ４が共にオンする。各スイッチ回路がこのようなスイッチングを繰り返すことにより、２組の端子対（Ｔ１１とＴ１２，Ｔ２１とＴ２２）において入出力される差動信号の極性は繰り返し反転される。第１チョッピング回路５１における差動信号の極性反転は、例えば一定の周波数で行ってもよいし、所定の範囲内で周波数をランダムに変化させながら行ってもよい。

　負荷回路２０は、差動対１０の一対のドレインに流れる電流に応じた差動信号を生じる回路であり、例えば図１に示すように、一対のドレインからの電流が流れる抵抗Ｒ１，Ｒ２を含む。抵抗Ｒ１は、ｐ型ＭＯＳの第１トランジスタＱ１のドレインと第２の電源ラインＶＳＳ（グランドレベル）との間の電流経路に設けられ、抵抗Ｒ２はｐ型ＭＯＳの第２トランジスタＱ２のドレインと第２の電源ラインＶＳＳとの間の電流経路に設けられている。抵抗Ｒ１，Ｒ２は、ノイズ発生源となるトランジスタ等の能動素子を含まない受動素子であることが望ましい。

　差動増幅段６０は、負荷回路２０において発生した差動信号を増幅する回路である。負荷回路２０は、例えば図４（Ａ）に示すオペアンプの入力増幅段（Ｑ２１～２４，１０１）のように、差動対と定電流回路と負荷回路（カレントミラー回路などの能動素子の負荷、若しくは抵抗素子による負荷）を含んで構成される。

　第２チョッピング回路５２は、差動増幅段６０から出力される差動信号の極性を第１チョッピング回路５１の極性反転と同期して繰り返し反転させることにより、差動信号の周波数成分を、第１チョッピング回路５１によってシフトされた高周波側の周波数帯域から元の周波数帯域へ戻す。すなわち第２チョッピング回路５２は、第１チョッピング回路５１によって高周波信号に変調された差動信号を、第１チョッピング回路５１による極性反転を打ち消すように再度極性反転することにより復調し、元の周波数帯域の信号へ戻す。
　第２チョッピング回路５２は、例えば図２に示す構成を有しており、上述した第１チョッピング回路５１と同様な接続経路のスイッチングを行う。

　出力増幅段３０は、第２チョッピング回路５２において元の周波数帯域に戻された差動信号を増幅し、出力端子対（Ｏ１，Ｏ２）から出力する。出力増幅段３０は、フィードバックループの安定性を確保するための位相補償回路を備えており、この位相補償の作用によって一定以上の高周波数成分が減衰するローパスフィル特性を有している。出力増幅段３０は、位相補償によるローパスフィルタ特性を利用して、第１乃至第３チョッピング回路５１～５３の極性反転動作に伴い発生した高周波数成分を減衰する。

　図１の例において、出力増幅段３０は、ｎ型ＭＯＳトランジスタＱ７，Ｑ８と、定電流回路３１，３２と、キャパシタＣ１，Ｃ２を有する。ｎ型ＭＯＳトランジスタＱ７，Ｑ８は、それぞれソース接地型の増幅回路を構成する。ｎ型ＭＯＳトランジスタＱ７，Ｑ８のソースは第２の電源ラインＶＳＳに接続され、ドレインは負荷となる定電流回路３１，３２を介して第１の電源ラインＶＤＤに接続され、ゲートには第２チョッピング回路５２からの差動信号が入力される。出力増幅段３０は、このｎ型ＭＯＳトランジスタＱ７，Ｑ８のドレインから出力端子対（Ｏ１，Ｏ２）へ差動信号を出力する。キャパシタＣ１，Ｃ２は、高域のゲインを抑える位相補償回路であり、ｎ型ＭＯＳトランジスタＱ７，Ｑ８のドレインとゲートの間にそれぞれ接続される。

　帰還回路４０は、出力増幅段３０から出力される差動信号を、差動対１０の一対のソースに帰還する。図１の例において、帰還回路４０は、出力増幅段３０の出力（ｎ型ＭＯＳトランジスタＱ７，Ｑ８のドレイン）と差動対１０の一対のソースとをそれぞれ接続する抵抗Ｒ６，Ｒ７を有する。

　第３チョッピング回路５３は、帰還回路４０によって差動対１０の一対のソースに帰還される差動信号の極性を、第１チョッピング回路５１の極性反転と同期して繰り返し反転させることにより、差動信号の周波数成分を再び高周波側の周波数帯域へシフトさせる。すなわち第３チョッピング回路５３は、第２チョッピング回路５２によって差動対１０の変調された差動信号から復調された差動信号を、帰還回路４０によって差動対１０へ帰還する前に、差動対１０の変調された差動信号と同期した信号になるように再び変調する。
　第２チョッピング回路５２は、例えば図２に示す構成を有しており、上述した第１チョッピング回路５１及び第２チョッピング回路５２と同様な接続経路のスイッチングを行う。

　抵抗回路７０は、共通ノードＮから差動対１０の一対のソースへ分流する電流の経路に設けられており、差動対１０のバイアス電圧や、帰還回路４０の負帰還による増幅回路のゲインなどを設定する。図１の例において、抵抗回路７０は、抵抗Ｒ３，Ｒ４，Ｒ５を有する。抵抗Ｒ３は、共通ノードＮからｐ型ＭＯＳの第１トランジスタＱ１のソースへ流れる電流の経路に設けられている。抵抗Ｒ４は、共通ノードＮからｐ型ＭＯＳの第２トランジスタＱ２のソースへ流れる電流の経路に設けられている。抵抗Ｒ５は、ｐ型ＭＯＳの第１トランジスタＱ１と第２トランジスタＱ２のソース間に接続されている。

　ｐ型ＭＯＳトランジスタＱ９は、第１の電源ラインＶＤＤから共通ノードＮへ流れる電流の経路に設けられており、コモンモード帰還回路８０から出力されるバイアス電圧Ｖｃに応じて抵抗値が変化する可変抵抗素子として機能する。ｐ型ＭＯＳトランジスタＱ９のソースは第１の電源ラインＶＤＤに接続され、ドレインは共通ノードＮに接続され、ゲートにはバイアス電圧Ｖｃが入力される。

　コモンモード帰還回路８０は、差動対１０の一対のドレインにおけるコモンモード電圧が、基準電圧発生回路９０において発生する基準電圧Ｖｒに応じた所定の電圧に近づくように、ｐ型ＭＯＳトランジスタＱ９の抵抗値を制御する。

　図３は、コモンモード帰還回路８０と基準電圧発生回路９０の構成の一例を示す図である。
　図３の例において、コモンモード帰還回路８０は、ｐ型ＭＯＳの第４トランジスタＱ４，第５トランジスタＱ５，第６トランジスタＱ６と、カレントミラー回路８１と、第２定電流回路８２を有する。基準電圧発生回路９０は、ｐ型ＭＯＳの第３トランジスタＱ３と第１定電流回路９１を有する。

　ｐ型ＭＯＳの第３トランジスタＱ３は、第１の電源ラインＶＤＤから流れる電流をソースより入力してドレインから出力する。図３の例において、ｐ型ＭＯＳの第３トランジスタＱ３のソースは第１の電源ラインＶＤＤに接続され、そのゲートはドレインに接続され、ゲートとドレインの接続点は第１定電流回路９１を介してグランドレベルの第２の電源ラインＶＳＳに接続される。第１定電流回路９１は、ｐ型ＭＯＳの第３トランジスタＱ３のドレインから第２の電源ラインＶＳＳへ一定の電流を流す。基準電圧発生回路９０は、ｐ型ＭＯＳの第３トランジスタＱ３のゲートとドレインの接続点に生じる電圧を、基準電圧Ｖｒとしてコモンモード帰還回路８０に供給する

　ｐ型ＭＯＳの第４トランジスタＱ４と第５トランジスタＱ５は、ドレインとソースにおいて並列に接続される（互いのドレイン同士とソース同士が接続される）。ｐ型ＭＯＳの第６トランジスタＱ６のソースは、ｐ型ＭＯＳの第４トランジスタＱ４及び第５トランジスタＱ５のソースと共通に接続される。

　カレントミラー回路８１は、ｐ型ＭＯＳの第４トランジスタＱ４及び第５トランジスタＱ５のドレインから第２の電源ラインＶＳＳへ流れる電流に応じた電流を、ｐ型ＭＯＳの第６トランジスタＱ６のドレインから第２の電源ラインＶＳＳへ流す。

　図３の例において、カレントミラー回路８１は、ｎ型ＭＯＳトランジスタＱ１０，Ｑ１１を有する。ｎ型ＭＯＳトランジスタＱ１０は、そのドレインとゲートがｐ型ＭＯＳの第４トランジスタＱ４のドレイン及び第５トランジスタＱ５のドレインに接続され、そのソースが第２の電源ラインＶＳＳに接続される。ｎ型ＭＯＳトランジスタＱ１１は、そのドレインがｐ型ＭＯＳの第６トランジスタＱ６のドレインに接続され、そのゲートがｎ型ＭＯＳトランジスタＱ１０のゲートに接続され、そのソースが第２の電源ラインＶＳＳに接続される。

　第２定電流回路８２は、第１の電源ラインＶＤＤからｐ型ＭＯＳの第４トランジスタ４８，第５トランジスタＱ５及び第６トランジスタＱ６の共通接続されたソースへ一定の電流を流す。

　ｐ型ＭＯＳの第４トランジスタＱ４のゲートと、第５トランジスタＱ５のゲートは、差動対１０のドレイン電流によって負荷回路２０に生じる差動電圧（Ｖｄ１，Ｖｄ２）を入力する。具体的には、差動対１０におけるｐ型ＭＯＳの第１トランジスタＱ１のドレインが、ｐ型ＭＯＳの第４トランジスタＱ４のゲートに接続され、差動対１０におけるｐ型ＭＯＳの第２トランジスタＱ２のドレインが、ｐ型ＭＯＳの第５トランジスタＱ５のゲートに接続される。

　また、ｐ型ＭＯＳの第６トランジスタＱ６のゲートは、基準電圧発生回路９０において発生する基準電圧Ｖｒを入力する。具体的には、ｐ型ＭＯＳの第３トランジスタＱ３のゲートとドレインがｐ型ＭＯＳの第６トランジスタＱ６のゲートに接続される。

　更に、ｐ型ＭＯＳトランジスタＱ９のゲートは、ｐ型ＭＯＳの第６トランジスタＱ６のドレインにおいて発生する電圧を、バイアス電圧Ｖｃとして入力する。

　ここで、上述した構成を有する本実施形態に係る増幅回路の動作について説明する。理解を容易にするため、まず、第１乃至第３チョッピング回路５１～５２における極性反転動作を停止させた直流状態での動作を説明する。

　図１に示す増幅回路では、差動対１０，負荷回路２０，抵抗回路７０及びｐ型ＭＯＳトランジスタＱ５によって初段の差動増幅段が構成される。初段の差動増幅段で増幅された差動信号は、差動増幅段６０及び出力増幅段３０において更に増幅される。出力増幅段３０において出力される差動信号は、帰還回路４０を介して初段の差動増幅段（差動対１０のソース）に負帰還される。

　初段の差動増幅段では、入力端子対（Ｉ１，Ｉ２）に入力される差動電圧がゼロの場合に、差動対１０のｐ型ＭＯＳの第１トランジスタＱ１及び第２トランジスタＱ２に流れる電流がほぼ等しくなるように、負荷回路２０，抵抗回路７０，帰還回路４０等における各素子の値が設定されている。
　入力端子Ｉ１の電圧が入力端子Ｉ２の電圧に比べて低くなると、ｐ型ＭＯＳの第１トランジスタＱ１に流れるドレイン電流がｐ型ＭＯＳの第２トランジスタＱ２のドレイン電流に比べて大きくなる。この場合、抵抗Ｒ１の電圧が抵抗Ｒ２の電圧より高くなり、ｎ型ＭＯＳのトランジスタＱ７のゲート電圧がｎ型ＭＯＳトランジスタＱ８のゲート電圧より高くなるため、出力端子Ｏ１の電圧が出力端子Ｏ２に比べて低くなる。出力端子Ｏ１の電圧が出力端子Ｏ２に比べて低くなると、帰還回路４０の抵抗Ｒ６に流れる電流が抵抗Ｒ７に流れる電流に比べて大きくなるため、ｐ型ＭＯＳの第１トランジスタＱ１のソースに流れ込む電流をｐ型ＭＯＳの第２トランジスタＱ２のソースに流れ込む電流に比べて小さくする方向に負帰還が働く。
　他方、入力端子Ｉ１の電圧が入力端子Ｉ２の電圧に比べて高くなると、上記と逆の動作により、出力端子Ｏ１の電圧が出力端子Ｏ２に比べて低くなるとともに、そのゲインを抑える方向に負帰還が働く。

　初段の差動増幅段（１０，２０，７０，Ｑ９）、次段の差動増幅段６０及び出力増幅段３０による３段のゲインが十分に大きいものとすると、負帰還をかけた状態の増幅回路のゲインは、主に帰還回路４０のインピーダンスと、帰還回路４０との接続点から見た初段の差動増幅段のインピーダンスによって設定される。他方、図１に示す増幅回路では、入力端子対（Ｉ１，Ｉ２）がｐ型ＭＯＳの第１トランジスタＱ１及び第２トランジスタＱ２のゲートに直接接続されていることから、増幅回路の入力インピーダンスは、ｐ型ＭＯＳの第１トランジスタＱ１及び第２トランジスタＱ２のドレイン，ソース側に接続される回路からはほとんど影響を受けない。すなわち、図１に示す増幅回路では、負帰還によるゲインの設定に影響を受けることなく、高い入力インピーダンスが保たれる。

　このように、図１に示す増幅回路では、ゲインの設定に影響を受けずに高い入力インピーダンスを保つことができるという利点がある一方で、出力信号が差動対１０のソース側へ帰還されることから、電源ラインの電圧変動に出力信号が影響を受けやすくなり、電源電圧変動除去比（ＰＳＲＲ）が低下するという問題がある。

　すなわち、図１に示す増幅回路では、差動対１０を構成する第１及び第２トランジスタ（Ｑ１，Ｑ２）の相互コンダクタンスｇｍが変化すると、これに応じて、帰還回路４０との接続点から見た初段の差動増幅段のインピーダンスが変化し、その結果、負帰還をかけた状態での増幅回路のゲインが変化する。ＭＯＳトランジスタの相互コンダクタンスｇｍは、ドレインに流れるバイアス電流に応じて変化することから、電源電圧の変動に応じてバイアス電流が変化すると、負帰還をかけた状態での増幅回路のゲインが変化し、そのゲインの変化に応じて出力信号に変動が生じる。
　図４に示すインスツルメンテーション・アンプのように、ＭＯＳトランジスタの高インピーダンスのゲートに出力信号を帰還する方式の場合、ＭＯＳトランジスタの相互コンダクタンスｇｍが多少変動しても、負帰還をかけた状態の増幅回路のゲインがこれに応じて大きく変化することはない。これに対し、図１に示す増幅回路では、ＭＯＳトランジスタの相互コンダクタンスｇｍが負帰還をかけた状態の増幅回路のゲインを決める要素の１つになっているため、相互コンダクタンスｇｍの変動は直接的にゲインの変動をもたらす。

　そこで、図１に示す増幅回路では、このような電源電圧の変動による出力信号の変動を抑制するため、負荷回路２０に発生する差動電圧（Ｖｄ１，Ｖｄ２）の同相電圧が一定の電圧に保たれるように、ｐ型ＭＯＳトランジスタＱ９の抵抗値が制御される。

　図３に示すコモンモード帰還回路８０では、差動電圧（Ｖｄ１，Ｖｄ２）の同相電圧が上昇すると、ｐ型ＭＯＳの第４トランジスタＱ４，第５トランジスタＱ５に流れる電流の和が減少し、カレントミラー回路８１のｎ型ＭＯＳトランジスタＱ１０に流れる電流が減少し、これに応じて、ｎ型ＭＯＳトランジスタＱ１１のインピーダンスが増大する。他方、ｐ型ＭＯＳの第４トランジスタＱ４，第５トランジスタＱ５に流れる電流の和が減少すると、その減少分に相当する電流がｐ型ＭＯＳの第６トランジスタＱ６へ流れるように、ｐ型ＭＯＳの第６トランジスタＱ６のソース電位が定電流回路８２によって調節され、ｐ型ＭＯＳの第６トランジスタＱ６のインピーダンスが減少する。ｎ型ＭＯＳのトランジスタＱ１１のインピーダンスが増大し、ｐ型ＭＯＳの第６トランジスタＱ６のインピーダンスが減少するため、ｐ型ＭＯＳの第６トランジスタＱ６のドレインから出力されるバイアス電圧Ｖｃは、上昇方向に変化する。バイアス電圧Ｖｃが上昇方向に変化すると、ｐ型ＭＯＳトランジスタＱ９の抵抗値が大きくなるため、第１の電源ラインＶＤＤからｐ型ＭＯＳトランジスタＱ９を介して流れる差動対１０のバイアス電流が減少し、差動電圧（Ｖｄ１，Ｖｄ２）の同相電圧の上昇を抑制する方向に帰還が働く。
　他方、差動電圧（Ｖｄ１，Ｖｄ２）の同相電圧が低下すると、上記と逆の動作によって、ｐ型ＭＯＳの第６トランジスタＱ６のドレインから出力されるバイアス電圧Ｖｃは低下方向に変化し、差動電圧（Ｖｄ１，Ｖｄ２）の同相電圧の低下を抑える方向に帰還が働く。
　このような負帰還動作によって、差動電圧（Ｖｄ１，Ｖｄ２）の同相電圧は、基準電圧Ｖｒに応じた所定の電圧へ近づくように制御される。

　差動電圧（Ｖｄ１，Ｖｄ２）の同相電圧が一定となるように制御されると、負荷回路２０に流れる差動対１０のバイアス電流が一定となり、電源電圧の変動に応じたバイアス電流の変動が抑制され、バイアス電流の変動に応じた増幅回路のゲインの変動が抑制されるため、結果として、電源電圧の変動に応じた出力信号の変動が抑制される。

　なお、図３に示す基準電圧発生回路９０では、ゲートとドレインが接続されたｐ型ＭＯＳの第３トランジスタＱ３のゲート－ソース間の電圧に基づいて基準電圧Ｖｒが発生するため、温度の影響によりｐ型ＭＯＳの第３トランジスタＱ３のしきい値電圧Ｖｔｈが変化すると、これに応じて基準電圧Ｖｒが変化し、電圧（Ｖｄ１，Ｖｄ２）の同相電圧が変化する。他方、ｐ型ＭＯＳの第３トランジスタＱ３と同一の導電型を有する差動対１０のｐ型ＭＯＳの第１トランジスタＱ１及び第２トランジスタＱ２も、ｐ型ＭＯＳの第３トランジスタＱ３と同様に温度の影響でしきい値電圧Ｖｔｈが変化する。そのため、ｐ型ＭＯＳの第３トランジスタＱ３のしきい値電圧Ｖｔｈの変化に伴う電圧（Ｖｄ１，Ｖｄ２）の同相電圧の変化と、ｐ型ＭＯＳの第１トランジスタＱ１及び第２トランジスタＱ２のしきい値電圧Ｖｔｈとの変化とが互いに打ち消しあうことになり、温度の影響による増幅回路のゲインの変動が抑制される。
　以上が、図１～図３に示す増幅回路の直流状態における動作である。

　次に、第１乃至第３チョッピング回路５１～５３において極性反転動作を行った場合について説明する。
　この場合も、基本的には直流状態の場合と同様に差動信号の増幅が行われるのであるが、直流状態の場合と異なる点は、初段の差動増幅段（１０，２０，７０，Ｑ９）と次段の差動増幅段６０において増幅される差動信号の周波数成分が、直流状態の場合に比べて高い周波数帯域にシフトしていることにある。直流若しくは低周波の微小信号を増幅する上で障害となるフリッカノイズ（１／ｆノイズ）は、周波数が低くなるほど増大するが、高い周波数帯域ではほとんどなくなる。従って、初段の差動増幅段（１０，２０，７０，Ｑ９）と次段の差動増幅段６０では、フリッカノイズのほとんどない高周波帯域において差動信号が増幅されることになるため、増幅された出力信号に含まれるフリッカノイズ成分が大幅に小さくなる。また、出力増幅段３０においては、位相補償によるローパスフィルタ特性を利用して、第１乃至第３チョッピング回路５１～５３の極性反転動作に伴い発生した高周波数成分が減衰される。その結果、出力増幅段３０から出力される差動信号は、フリッカノイズと第１乃至第３チョッピング回路５１～５３のノイズが共に除去された、非常に低ノイズの信号となる。

　以上説明したように、本実施形態に係る増幅回路によれば、差動対１０の一対のゲートに差動信号が入力され、差動対１０のドレインに接続される負荷回路２０に発生した差動信号が出力増幅段３０において増幅され、その増幅された差動信号が帰還回路４０を介して差動対１０の一対のソースに帰還される。これにより、差動対１０の一対のゲートにおいて増幅回路の負帰還のゲインに影響を受けることなく高い入力インピーダンスを保つことができるとともに、差動対１０の一対のｐ型ＭＯＳの第１トランジスタＱ１及び第２トランジスタＱ２によって入力段の増幅を行うことができるため、従来に比べて入力段のトランジスタの数を減らし、フリッカ等のノイズを低減することができる。
　従って、例えばホイートストンブリッジ形式の抵抗センサなどから入力される直流若しくは低周波の微小信号を、非常に低いノイズで増幅することが可能になり、高精度なセンサを実現することが可能となる。
　入力段のトランジスタの数が少なくなることにより、消費電流を減らすことができるとともに、回路規模を小さくすることができる。

　また、本実施形態に係る増幅回路によれば、第１の電源ラインＶＤＤからｐ型ＭＯＳトランジスタＱ９及び抵抗回路７０を介して差動対１０の一対のソースにそれぞれ電流が流れるように構成されており、差動対１０の一対のドレインにおけるコモンモード電圧が基準電圧Ｖｒに応じた所定の電圧に近づくようにｐ型ＭＯＳトランジスタＱ５の抵抗が制御される。これにより、差動対１０の各トランジスタ（Ｑ１，Ｑ２）に流れるバイアス電流が電源電圧の影響で変化し難くなるため、電源電圧の影響によるバイアス電流の変動を抑制し、増幅回路のゲインを安定化し、電源電圧の変動による出力信号の変動を低減することができる。

　更に、本実施形態に係る増幅回路によれば、差動対１０に入力される差動信号の極性が、第１チョッピング回路５１によって繰り返し反転されることにより、差動信号の周波数成分は、高周波側の周波数帯域へシフトされる。また、出力増幅段３０へ入力される差動信号の極性が、第１チョッピング回路５１の極性反転動作と同期して第２チョッピング回路５２により繰り返し反転されることにより、差動信号の周波数成分は、高周波側の周波数帯域から元の周波数帯域へ戻される。そして、差動増幅段６０から帰還回路４０によって差動対１０に帰還される差動信号の極性が、第１チョッピング回路５１の極性反転動作と同期して第３チョッピング回路５３により繰り返し反転されることにより、差動信号の周波数成分は、高周波側の周波数帯域へシフトされる。
　従って、差動対１０を含む初段の差動増幅段においては、フリッカノイズの影響が小さい高周波数帯域にシフトされた状態で差動信号の増幅が行われることになるため、増幅結果の差動信号に含まれるフリッカノイズの成分を大幅に低減することができる。

　また、本実施形態に係る増幅回路によれば、第２チョッピング回路５２によって元の周波数帯域に戻された差動信号に含まれる極性反転動作による周波数成分が、差動増幅段６０のローパスフィルタ特性によって減衰されるため、フリッカノイズと極性反転動作によるノイズの両方が低減された非常にノイズの小さい出力信号を得ることができる。

　しかも、差動増幅段６０のローパスフィルタ特性は、負帰還系の安定性を確保するための位相補償による帯域制限を兼ねているため、極性反転動作によるノイズを除去するためのフィルタ回路を別途に設ける必要がなく、回路規模の増大を抑えることができる。

　図４に示す従来のインスツルメンテーション・アンプは、オペアンプＵ１，Ｕ２の内部で位相補償（Ｃ１１，Ｒ１４）が行われているため、チョッピング回路を用いた低周波ノイズの削減を図ることが難しいという課題を有しているが、本実施形態に係る増幅回路では、位相補償を行う低速動作の出力増幅段３０を高い周波数の成分が通過しないようにしているため、位相補償を行いつつ、チョッピング（極性反転動作）による低周波ノイズの削減を図ることができる。

　以上、本発明の幾つかの実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、種々のバリエーションを含んでいる。すなわち、上述した実施形態において挙げられている回路構成は一例であり、同様な機能を実現する他の回路に置き換えることができる。

　例えば、上述した実施形態においては、差動対にｐ型ＭＯＳトランジスタが用いられているが、本発明はこれに限定されない。本発明の他の実施形態では、ｎ型ＭＯＳトランジスタを用いて差動対を構成してもよい。またＭＯＳトランジスタ以外の半導体素子（例えばバイポーラトランジスタ）を用いて、差動対や他の回路を構成することも可能である。
　上述した実施形態では、第１の電源ラインの電圧が第２の電源ラインの電圧より高くなっているが、トランジスタの種類によっては、第１の電源ラインをグランドレベルとして、第２の電源ラインを電源電圧とすることになる。

　上述した実施形態では、帰還回路４０と差動対１０の間に第３チョッピング回路５３が設けられているが、本発明の他の実施形態では、チョッピング回路５３と差動対１０の間に帰還回路を設けてもよい。

　１０…差動対、２０…負荷回路、３０…出力増幅段、４０…帰還回路、５１…第１チョッピング回路、５２…第２チョッピング回路、５３…第３チョッピング回路、６０…差動増幅段、７０…抵抗回路、８０…コモンモード帰還回路、８１…カレントミラー回路、８２…第２定電流回路、９０…基準電圧発生回路、９１…第１定電流回路、Ｑ１…第１トランジスタ、Ｑ２…第２トランジスタ、Ｑ３…第３トランジスタ、Ｑ４…第４トランジスタ、Ｑ５…第５トランジスタ、Ｑ６…第６トランジスタ、Ｒ１～Ｒ５…抵抗、Ｃ１，Ｃ２…キャパシタ。

Claims

　一対の第１トランジスタ及び第２トランジスタを含む差動対であって、前記第１トランジスタ及び前記第２トランジスタの各々が、制御端子と第１端子との間の電圧に応じて前記第１端子と第２端子との間に流れる電流を制御する所定のタイプのトランジスタであり、前記一対の第１トランジスタ及び第２トランジスタが持つ一対の前記制御端子において差動信号を入力する差動対と、
　前記差動対における前記一対の第１トランジスタ及び第２トランジスタが持つ一対の前記第２端子に流れる電流に応じた差動信号を生じる負荷回路と、
　前記負荷回路において生じた差動信号を増幅して出力する出力増幅段と、
　前記出力増幅段から出力される差動信号を、前記差動対における前記一対の第１トランジスタ及び第２トランジスタが持つ一対の前記第１端子に帰還する帰還回路と
　を有することを特徴とする増幅回路。
　前記差動対における前記一対の制御端子へ入力される差動信号の極性を繰り返し反転させることにより、当該差動信号の周波数成分を高周波側の周波数帯域へシフトさせる第１チョッピング回路と、
　前記出力増幅段に入力される差動信号の極性を、前記第１チョッピング回路の前記極性反転動作と同期して繰り返し反転させることにより、当該差動信号の周波数成分を前記高周波側の周波数帯域から元の周波数帯域へ戻す第２チョッピング回路と、
　前記帰還回路によって前記差動対の前記一対の第１端子に帰還される差動信号の極性を、前記第１チョッピング回路の前記極性反転動作と同期して繰り返し反転させることにより、当該差動信号の周波数成分を前記高周波側の周波数帯域へシフトさせる第３チョッピング回路と
　を有し、
　前記出力増幅段は、前記第１チョッピング回路における前記極性反転動作による周波数成分を減衰させる低域通過フィルタ特性を有する
　ことを特徴とする請求項１に記載の増幅回路。
　前記負荷回路から前記第２チョッピング回路へ入力される差動信号を増幅する差動増幅段を有する
　ことを特徴とする請求項２に記載の増幅回路。
　共通ノードから前記差動対における前記一対の第１端子へ分流する電流の経路に設けられた抵抗回路と、
　第１の電源ラインから前記共通ノードへ流れる電流の経路に設けられた可変抵抗素子と、
　前記差動対の前記一対の第２端子におけるコモンモード電圧が、入力される基準電圧に応じた所定の電圧に近づくように前記可変抵抗素子の抵抗を制御するコモンモード帰還回路と
　を有することを特徴とする請求項１乃至３の何れか一項に記載の増幅回路。
　前記第１の電源ラインから流れる電流を前記第１端子より入力して前記第２端子から出力し、前記制御端子が前記第２端子と接続され、前記差動対を構成する前記第１トランジスタ及び前記第２トランジスタと同一の導電型を有する第３トランジスタと、前記第３トランジスタの前記第２端子から第２の電源ラインへ一定の電流を流す第１定電流回路とを含み、前記第３トランジスタの前記第１端子と前記第２端子との間に生じる電圧に応じた前記基準電圧を発生する基準電圧発生回路を有する
　ことを特徴とする請求項４に記載の増幅回路。
　前記コモンモード帰還回路は、
　　一対の前記第１端子と一対の前記第２端子において並列に接続された一対の第４トランジスタ及び第５トランジスタと、
　　前記一対の第４トランジスタ及び第５トランジスタが持つ前記一対の第１端子と共通に接続された前記第１端子を有する第６トランジスタと、
　　前記一対の第４トランジスタ及び第５トランジスタが持つ前記一対の第２端子から前記第２の電源ラインに流れる電流に応じた電流を、前記第６トランジスタの前記第２端子から前記第２の電源ラインへ流すカレントミラー回路と、
　　前記第１の電源ラインから前記第４トランジスタ、前記第５トランジスタ及び前記第６トランジスタの共通接続された前記第１端子へ一定の電流を流す第２定電流回路と
　を含み、
　前記負荷回路に生じる差動信号を、前記一対の第４トランジスタ及び第５トランジスタが持つ一対の前記制御端子に入力し、
　前記基準電圧を前記第６トランジスタの前記制御端子に入力し、
　前記第６トランジスタの前記第２端子に生じる電圧に応じて前記可変抵抗素子の抵抗を制御する
　ことを特徴とする請求項５に記載の増幅回路。