JPH11220341A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH11220341A JPH11220341A JP10144367A JP14436798A JPH11220341A JP H11220341 A JPH11220341 A JP H11220341A JP 10144367 A JP10144367 A JP 10144367A JP 14436798 A JP14436798 A JP 14436798A JP H11220341 A JPH11220341 A JP H11220341A
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- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
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- H03F1/523—Circuit arrangements for protecting such amplifiers for amplifiers using field-effect devices
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3028—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage
- H03F3/3032—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage using two SEPP driving stages
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
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- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 抵抗負荷に対して電源電圧近くの大電力の供
給を可能とし、無信号時の電源電圧に対する消費電流の
変動を小さくする。 【解決手段】 第１差動増幅段１０はＮチャネルトラン
ジスタを、第２差動増幅段４０はＰチャネルトランジス
タを差動増幅素子として入力信号の差動増幅を行う。第
１増幅段２０は第１差動増幅段の出力を、第２増幅段５
０は第２差動増幅段の出力を逆相で増幅する。出力段７
０は第１電源電位にソースが接続されたＰチャネルトラ
ンジスタと第２電源電位にソースが接続されたＮチャネ
ルトランジスタを有し、第１・第２差動増幅段の出力に
基づき相補的動作を行う。第１レベルシフト段３０は第
１増幅段の出力を第１電源電位の方向にレベルシフトし
て、出力段のＮチャネルトランジスタのゲートを制御す
る。第２レベルシフト段６０は第２増幅段の出力を第２
電源電位の方向にレベルシフトして、出力段のＰチャネ
ルトランジスタのゲートを制御する。
給を可能とし、無信号時の電源電圧に対する消費電流の
変動を小さくする。 【解決手段】 第１差動増幅段１０はＮチャネルトラン
ジスタを、第２差動増幅段４０はＰチャネルトランジス
タを差動増幅素子として入力信号の差動増幅を行う。第
１増幅段２０は第１差動増幅段の出力を、第２増幅段５
０は第２差動増幅段の出力を逆相で増幅する。出力段７
０は第１電源電位にソースが接続されたＰチャネルトラ
ンジスタと第２電源電位にソースが接続されたＮチャネ
ルトランジスタを有し、第１・第２差動増幅段の出力に
基づき相補的動作を行う。第１レベルシフト段３０は第
１増幅段の出力を第１電源電位の方向にレベルシフトし
て、出力段のＮチャネルトランジスタのゲートを制御す
る。第２レベルシフト段６０は第２増幅段の出力を第２
電源電位の方向にレベルシフトして、出力段のＰチャネ
ルトランジスタのゲートを制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＭＯＳにより
集積回路上に作られ、アナログ信号の加減算等に用いら
れる演算増幅器、特に抵抗負荷に対して電源電圧近くの
大電力を供給でき、無信号時の消費電流を小さくできる
演算増幅器に関する。
集積回路上に作られ、アナログ信号の加減算等に用いら
れる演算増幅器、特に抵抗負荷に対して電源電圧近くの
大電力を供給でき、無信号時の消費電流を小さくできる
演算増幅器に関する。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、文献「特開平８−２７４５５１」に開示されて
いるものがある。この文献に開示されている演算増幅器
は、差動増幅段と、第１レベルシフト段と、第１増幅段
と、第２増幅段と、第２レベルシフト段と、出力段とを
具えている。入力信号は、差動増幅段により差動増幅さ
れる。第１レベルシフト段は、この差動増幅段の出力を
第２電源電位の方向にレベルシフトする。第１増幅段
は、第１レベルシフト段の出力を逆相で増幅する。ま
た、第２増幅段は、差動増幅段の出力を逆相で増幅す
る。第２レベルシフト段は、第２増幅段の出力を第１電
源電位の方向にレベルシフトする。出力段は、Ｐチャネ
ルＭＯＳトランジスタ（以下、ＰＭＯＳと略称する。）
とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと略
称する。）とで構成されていて、第１増幅段および第２
レベルシフト段の出力信号に基づき相補的動作を行う。
出力段を構成するＰＭＯＳは、第１増幅段の出力により
駆動される。出力段を構成するＮＭＯＳは、第２レベル
シフト段の出力により駆動される。
例えば、文献「特開平８−２７４５５１」に開示されて
いるものがある。この文献に開示されている演算増幅器
は、差動増幅段と、第１レベルシフト段と、第１増幅段
と、第２増幅段と、第２レベルシフト段と、出力段とを
具えている。入力信号は、差動増幅段により差動増幅さ
れる。第１レベルシフト段は、この差動増幅段の出力を
第２電源電位の方向にレベルシフトする。第１増幅段
は、第１レベルシフト段の出力を逆相で増幅する。ま
た、第２増幅段は、差動増幅段の出力を逆相で増幅す
る。第２レベルシフト段は、第２増幅段の出力を第１電
源電位の方向にレベルシフトする。出力段は、Ｐチャネ
ルＭＯＳトランジスタ（以下、ＰＭＯＳと略称する。）
とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと略
称する。）とで構成されていて、第１増幅段および第２
レベルシフト段の出力信号に基づき相補的動作を行う。
出力段を構成するＰＭＯＳは、第１増幅段の出力により
駆動される。出力段を構成するＮＭＯＳは、第２レベル
シフト段の出力により駆動される。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
演算増幅器にあっては、次のような課題がある。出力段
を構成するＰＭＯＳの駆動信号は、差動増幅段の出力を
第２電源電位の方向にレベルシフトする第１レベルシフ
ト段と、この第１レベルシフト段の出力を逆相で増幅す
る第１増幅段と、この第１増幅段の出力を第２電源電位
の方向にレベルシフトする第２レベルシフト段とを通し
て増幅される。従って、この駆動信号の直流電位の設定
が難しい。
演算増幅器にあっては、次のような課題がある。出力段
を構成するＰＭＯＳの駆動信号は、差動増幅段の出力を
第２電源電位の方向にレベルシフトする第１レベルシフ
ト段と、この第１レベルシフト段の出力を逆相で増幅す
る第１増幅段と、この第１増幅段の出力を第２電源電位
の方向にレベルシフトする第２レベルシフト段とを通し
て増幅される。従って、この駆動信号の直流電位の設定
が難しい。
【０００４】この駆動信号の直流電位は、無信号時に出
力段に流れる電流を決定するので、この電流がトランジ
スタの製造バラツキおよび電源電圧変化により大きく変
化しないようにする必要がある。このため、差動増幅段
から第２レベルシフト段までの利得を大きく取れない。
従って、出力段に大電流を流すためには、チャネルコン
ダクタンスを大きくするために、出力段のトランジスタ
のチャネル幅（Ｗ）とチャネル長（Ｌ）との比（Ｗ／
Ｌ）を大きくする必要があった。また、上述した理由か
ら、電源電圧の変化に対する無信号時の電源電流変化も
大きかった。
力段に流れる電流を決定するので、この電流がトランジ
スタの製造バラツキおよび電源電圧変化により大きく変
化しないようにする必要がある。このため、差動増幅段
から第２レベルシフト段までの利得を大きく取れない。
従って、出力段に大電流を流すためには、チャネルコン
ダクタンスを大きくするために、出力段のトランジスタ
のチャネル幅（Ｗ）とチャネル長（Ｌ）との比（Ｗ／
Ｌ）を大きくする必要があった。また、上述した理由か
ら、電源電圧の変化に対する無信号時の電源電流変化も
大きかった。
【０００５】従って、従来より、抵抗負荷に対して電源
電圧近くの大電力を供給でき、無信号時の電源電圧に対
する消費電流の変動を小さくできる演算増幅器の出現が
望まれていた。
電圧近くの大電力を供給でき、無信号時の電源電圧に対
する消費電流の変動を小さくできる演算増幅器の出現が
望まれていた。
【０００６】
【課題を解決するための手段】そこで、この発明の演算
増幅器によれば、Ｎチャネルトランジスタを差動増幅素
子として入力信号の差動増幅を行う第１差動増幅段と、
Ｐチャネルトランジスタを差動増幅素子として入力信号
の差動増幅を行う第２差動増幅段と、第１差動増幅段の
出力を逆相で増幅する第１増幅段と、第２差動増幅段の
出力を逆相で増幅する第２増幅段と、第１電源電位にソ
ースが接続されたＰチャネルトランジスタと第２電源電
位にソースが接続されたＮチャネルトランジスタとを有
し、第１および第２差動増幅段の出力に基づき相補的動
作を行う出力段と、第１増幅段の出力を第１電源電位の
方向にレベルシフトして、出力段のＮチャネルトランジ
スタのゲートを制御する第１レベルシフト段と、第２増
幅段の出力を第２電源電位の方向にレベルシフトして、
出力段のＰチャネルトランジスタのゲートを制御する第
２レベルシフト段とを具えることを特徴とする。
増幅器によれば、Ｎチャネルトランジスタを差動増幅素
子として入力信号の差動増幅を行う第１差動増幅段と、
Ｐチャネルトランジスタを差動増幅素子として入力信号
の差動増幅を行う第２差動増幅段と、第１差動増幅段の
出力を逆相で増幅する第１増幅段と、第２差動増幅段の
出力を逆相で増幅する第２増幅段と、第１電源電位にソ
ースが接続されたＰチャネルトランジスタと第２電源電
位にソースが接続されたＮチャネルトランジスタとを有
し、第１および第２差動増幅段の出力に基づき相補的動
作を行う出力段と、第１増幅段の出力を第１電源電位の
方向にレベルシフトして、出力段のＮチャネルトランジ
スタのゲートを制御する第１レベルシフト段と、第２増
幅段の出力を第２電源電位の方向にレベルシフトして、
出力段のＰチャネルトランジスタのゲートを制御する第
２レベルシフト段とを具えることを特徴とする。
【０００７】このように演算増幅器を構成したので、入
力信号は第１差動増幅段により差動増幅される。この第
１差動増幅段の出力は第１増幅段により逆相で増幅され
る。一方、入力信号は第２差動増幅段により差動増幅さ
れる。この第２差動増幅段の出力は第２増幅段により逆
相で増幅される。第１および第２増幅段の増幅度が大き
ければ、その出力が第１電源電位および第２電源電位近
くまで振れる。また、第１増幅段の出力は第１レベルシ
フト段により第１電源電位の方向にレベルシフトされ
る。第２増幅段の出力は第２レベルシフト段により第２
電源電位の方向にレベルシフトされる。このように、第
１および第２増幅段の出力が電源電位近くになったと
き、出力段のトランジスタがオフ領域となることを避け
るために、それらのレベルをシフトさせる。従って、抵
抗負荷に対して電源電圧近くの大電力を供給でき、無信
号時の電源電圧に対する消費電流の変動を小さくでき
る。また、入力端子と出力段のＮチャネルトランジスタ
のゲートとの間と、入力端子とＰチャネルトランジスタ
のゲートとの間とを対称な構成としたので、波形歪みを
小さくできる。
力信号は第１差動増幅段により差動増幅される。この第
１差動増幅段の出力は第１増幅段により逆相で増幅され
る。一方、入力信号は第２差動増幅段により差動増幅さ
れる。この第２差動増幅段の出力は第２増幅段により逆
相で増幅される。第１および第２増幅段の増幅度が大き
ければ、その出力が第１電源電位および第２電源電位近
くまで振れる。また、第１増幅段の出力は第１レベルシ
フト段により第１電源電位の方向にレベルシフトされ
る。第２増幅段の出力は第２レベルシフト段により第２
電源電位の方向にレベルシフトされる。このように、第
１および第２増幅段の出力が電源電位近くになったと
き、出力段のトランジスタがオフ領域となることを避け
るために、それらのレベルをシフトさせる。従って、抵
抗負荷に対して電源電圧近くの大電力を供給でき、無信
号時の電源電圧に対する消費電流の変動を小さくでき
る。また、入力端子と出力段のＮチャネルトランジスタ
のゲートとの間と、入力端子とＰチャネルトランジスタ
のゲートとの間とを対称な構成としたので、波形歪みを
小さくできる。
【０００８】また、この発明の演算増幅器において、好
ましくは、第１および第２増幅段の各々は増幅用トラン
ジスタおよび定電流素子により構成されており、第１増
幅段の増幅用トランジスタとして第１差動増幅段の負荷
トランジスタと実質的に同一特性のものを用いており、
第２増幅段の増幅用トランジスタとして第２差動増幅段
の負荷トランジスタと実質的に同一特性のものを用いて
いるのが良い。
ましくは、第１および第２増幅段の各々は増幅用トラン
ジスタおよび定電流素子により構成されており、第１増
幅段の増幅用トランジスタとして第１差動増幅段の負荷
トランジスタと実質的に同一特性のものを用いており、
第２増幅段の増幅用トランジスタとして第２差動増幅段
の負荷トランジスタと実質的に同一特性のものを用いて
いるのが良い。
【０００９】このように構成すると、トランジスタ特性
の製造バラツキを補償することができる。
の製造バラツキを補償することができる。
【００１０】また、この発明の演算増幅器において、好
ましくは、第１および第２増幅段の出力直流電位は、こ
れら第１および第２増幅段の負荷素子を構成するトラン
ジスタのソースおよびドレイン間の電圧が当該トランジ
スタのスレッショルド電圧よりも小さくなるように設定
してあるのが良い。
ましくは、第１および第２増幅段の出力直流電位は、こ
れら第１および第２増幅段の負荷素子を構成するトラン
ジスタのソースおよびドレイン間の電圧が当該トランジ
スタのスレッショルド電圧よりも小さくなるように設定
してあるのが良い。
【００１１】このように構成してあるので、電圧増幅度
を大きく取れる。
を大きく取れる。
【００１２】また、この発明の演算増幅器において、好
ましくは、第１差動増幅段、第２差動増幅段、第１増幅
段、第２増幅段、第１レベルシフト段および第２レベル
シフト段の各々の定電流素子を実現するトランジスタの
バイアス電圧を、基準電源電圧を入力とするバイアス回
路で発生させるのが良い。
ましくは、第１差動増幅段、第２差動増幅段、第１増幅
段、第２増幅段、第１レベルシフト段および第２レベル
シフト段の各々の定電流素子を実現するトランジスタの
バイアス電圧を、基準電源電圧を入力とするバイアス回
路で発生させるのが良い。
【００１３】このように、バイアス電圧は、基準電圧を
使ったバイアス回路で発生させるようにしたので、電源
電圧変化に対する増幅器の無信号時の消費電流変動を小
さくできる。
使ったバイアス回路で発生させるようにしたので、電源
電圧変化に対する増幅器の無信号時の消費電流変動を小
さくできる。
【００１４】また、この発明の演算増幅器の実施に当た
り、定電流素子を実現するトランジスタは、バイアス回
路においてバイアス電圧を発生させるトランジスタと実
質的に同一特性のトランジスタであり、これらトランジ
スタ間がミラー接続されているのが好適である。
り、定電流素子を実現するトランジスタは、バイアス回
路においてバイアス電圧を発生させるトランジスタと実
質的に同一特性のトランジスタであり、これらトランジ
スタ間がミラー接続されているのが好適である。
【００１５】このように、バイアスの供給は、同種のト
ランジスタのミラー接続で行う構成としたので、トラン
ジスタ特性の製造バラツキによる無信号時の消費電流変
動を小さくできる。
ランジスタのミラー接続で行う構成としたので、トラン
ジスタ特性の製造バラツキによる無信号時の消費電流変
動を小さくできる。
【００１６】この発明の演算増幅器において、好ましく
は、バイアス回路は、Ｐチャネルトランジスタで構成さ
れる定電流素子に流れる電流を決める第１バイアス電
圧、およびＮチャネルトランジスタで構成される定電流
素子に流れる電流を決める第２バイアス電圧を発生する
ものであり、これら第１および第２バイアス電圧の決定
は、１個のＰチャネルトランジスタまたは１個のＮチャ
ネルトランジスタと基準電源電圧とで行うように構成し
てあるのが良い。
は、バイアス回路は、Ｐチャネルトランジスタで構成さ
れる定電流素子に流れる電流を決める第１バイアス電
圧、およびＮチャネルトランジスタで構成される定電流
素子に流れる電流を決める第２バイアス電圧を発生する
ものであり、これら第１および第２バイアス電圧の決定
は、１個のＰチャネルトランジスタまたは１個のＮチャ
ネルトランジスタと基準電源電圧とで行うように構成し
てあるのが良い。
【００１７】また、この発明の演算増幅器において、好
ましくは、出力段のＰチャネルトランジスタのゲートと
第１電源電位との間に第１パワーダウン制御用トランジ
スタを設けてあり、出力段のＮチャネルトランジスタの
ゲートと第２電源電位との間に第２パワーダウン制御用
トランジスタを設けてあるのが良い。
ましくは、出力段のＰチャネルトランジスタのゲートと
第１電源電位との間に第１パワーダウン制御用トランジ
スタを設けてあり、出力段のＮチャネルトランジスタの
ゲートと第２電源電位との間に第２パワーダウン制御用
トランジスタを設けてあるのが良い。
【００１８】このように、パワーダウン制御用トランジ
スタを設けることにより、無信号時の消費電流を無くす
ことができる。
スタを設けることにより、無信号時の消費電流を無くす
ことができる。
【００１９】また、この発明の演算増幅器において、好
ましくは、出力段の出力端子と第２レベルシフト段の出
力端子との間に第１位相補償回路を設けてあり、出力段
の出力端子と第１レベルシフト段の出力端子との間に第
２位相補償回路を設けてあるのが良い。
ましくは、出力段の出力端子と第２レベルシフト段の出
力端子との間に第１位相補償回路を設けてあり、出力段
の出力端子と第１レベルシフト段の出力端子との間に第
２位相補償回路を設けてあるのが良い。
【００２０】これら位相補償回路により、演算増幅器の
発振動作が抑止される。
発振動作が抑止される。
【００２１】この発明の演算増幅器の実施に当たり、第
１増幅段は、第１電源電位にソースが接続され、第１差
動増幅段の出力端子にゲートが接続されたＰチャネルト
ランジスタと、第２電源電位にソースが接続され、ゲー
トが第２バイアス電位に接続され、ドレインがＰチャネ
ルトランジスタのドレインに接続されたＮチャネルトラ
ンジスタとを具えており、Ｐチャネルトランジスタのド
レインを出力端子とするのが好適である。
１増幅段は、第１電源電位にソースが接続され、第１差
動増幅段の出力端子にゲートが接続されたＰチャネルト
ランジスタと、第２電源電位にソースが接続され、ゲー
トが第２バイアス電位に接続され、ドレインがＰチャネ
ルトランジスタのドレインに接続されたＮチャネルトラ
ンジスタとを具えており、Ｐチャネルトランジスタのド
レインを出力端子とするのが好適である。
【００２２】また、この発明の演算増幅器の実施に当た
り、第２増幅段は、第２電源電位にソースが接続され、
第２差動増幅段の出力端子にゲートが接続されたＮチャ
ネルトランジスタと、第１電源電位にソースが接続さ
れ、ゲートが第１バイアス電位に接続され、ドレインが
Ｎチャネルトランジスタのドレインに接続されたＰチャ
ネルトランジスタとを具えており、Ｎチャネルトランジ
スタのドレインを出力端子とするのが好適である。
り、第２増幅段は、第２電源電位にソースが接続され、
第２差動増幅段の出力端子にゲートが接続されたＮチャ
ネルトランジスタと、第１電源電位にソースが接続さ
れ、ゲートが第１バイアス電位に接続され、ドレインが
Ｎチャネルトランジスタのドレインに接続されたＰチャ
ネルトランジスタとを具えており、Ｎチャネルトランジ
スタのドレインを出力端子とするのが好適である。
【００２３】また、この発明の演算増幅器の実施に当た
り、第１レベルシフト段は、第１電源電位にソースが接
続され、第１バイアス電位にゲートが接続されたＰチャ
ネルトランジスタと、第１増幅段の出力端子にソースが
接続され、ゲートおよびドレインが共通接続され、これ
らゲートおよびドレインの共通接続点がＰチャネルトラ
ンジスタのドレインに接続されたＮチャネルトランジス
タとを具えており、ゲートおよびドレインの共通接続点
を出力端子とするのが好適である。
り、第１レベルシフト段は、第１電源電位にソースが接
続され、第１バイアス電位にゲートが接続されたＰチャ
ネルトランジスタと、第１増幅段の出力端子にソースが
接続され、ゲートおよびドレインが共通接続され、これ
らゲートおよびドレインの共通接続点がＰチャネルトラ
ンジスタのドレインに接続されたＮチャネルトランジス
タとを具えており、ゲートおよびドレインの共通接続点
を出力端子とするのが好適である。
【００２４】また、この発明の演算増幅器の実施に当た
り、第２レベルシフト段は、第２電源電位にソースが接
続され、第２バイアス電位にゲートが接続されたＮチャ
ネルトランジスタと、第２増幅段の出力端子にソースが
接続され、ゲートおよびドレインが共通接続され、これ
らゲートおよびドレインの共通接続点がＮチャネルトラ
ンジスタのドレインに接続されたＰチャネルトランジス
タとを具えており、ゲートおよびドレインの共通接続点
を出力端子とするのが好適である。
り、第２レベルシフト段は、第２電源電位にソースが接
続され、第２バイアス電位にゲートが接続されたＮチャ
ネルトランジスタと、第２増幅段の出力端子にソースが
接続され、ゲートおよびドレインが共通接続され、これ
らゲートおよびドレインの共通接続点がＮチャネルトラ
ンジスタのドレインに接続されたＰチャネルトランジス
タとを具えており、ゲートおよびドレインの共通接続点
を出力端子とするのが好適である。
【００２５】また、この発明の演算増幅器の実施に当た
り、第１位相補償回路は、第２レベルシフト段と出力段
の出力端子との間に、ＰチャネルトランジスタおよびＮ
チャネルトランジスタで構成したＭＯＳ抵抗と、キャパ
シタとを順次に直列に結合したものであり、Ｐチャネル
トランジスタのゲートが第２電源電位に接続され、Ｎチ
ャネルトランジスタのゲートが第１電源電位に接続され
ているのが好適である。
り、第１位相補償回路は、第２レベルシフト段と出力段
の出力端子との間に、ＰチャネルトランジスタおよびＮ
チャネルトランジスタで構成したＭＯＳ抵抗と、キャパ
シタとを順次に直列に結合したものであり、Ｐチャネル
トランジスタのゲートが第２電源電位に接続され、Ｎチ
ャネルトランジスタのゲートが第１電源電位に接続され
ているのが好適である。
【００２６】また、この発明の演算増幅器の実施に当た
り、第２位相補償回路は、第１レベルシフト段と出力段
の出力端子との間に、ＰチャネルトランジスタおよびＮ
チャネルトランジスタで構成したＭＯＳ抵抗と、キャパ
シタとを順次に直列に結合したものであり、Ｐチャネル
トランジスタのゲートが第２電源電位に接続され、Ｎチ
ャネルトランジスタのゲートが第１電源電位に接続され
ているのが好適である。
り、第２位相補償回路は、第１レベルシフト段と出力段
の出力端子との間に、ＰチャネルトランジスタおよびＮ
チャネルトランジスタで構成したＭＯＳ抵抗と、キャパ
シタとを順次に直列に結合したものであり、Ｐチャネル
トランジスタのゲートが第２電源電位に接続され、Ｎチ
ャネルトランジスタのゲートが第１電源電位に接続され
ているのが好適である。
【００２７】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明の構
成、配置関係および接続関係が理解できる程度に概略的
に示されているに過ぎない。また、以下に記載される数
値等の条件は単なる一例に過ぎない。従って、この発明
は、この実施の形態に何ら限定されることがない。
実施の形態につき説明する。尚、図は、この発明の構
成、配置関係および接続関係が理解できる程度に概略的
に示されているに過ぎない。また、以下に記載される数
値等の条件は単なる一例に過ぎない。従って、この発明
は、この実施の形態に何ら限定されることがない。
【００２８】＜演算増幅器の構成＞図１を参照して、こ
の実施の形態の演算増幅器の構成につき説明する。図１
は、演算増幅器の構成を示す回路図である。この演算増
幅器は、第１差動増幅段１０、第１増幅段２０、第１レ
ベルシフト段３０、第２差動増幅段４０、第２増幅段５
０、第２レベルシフト段６０、出力段７０、第１位相補
償回路８０および第２位相補償回路９０により構成され
ている。また、演算増幅器は、第１電源端子第２電源端
子Ｖ−、第１入力端子１、第２入力端子２、出力端子
３、第１バイアス電圧入力端子４、第２バイアス電圧入
力端子５、第１パワーダウン制御信号入力端子６および
第２パワーダウン制御信号入力端子７を具えている。こ
の実施の形態において、第１電源端子Ｖ＋の電位（以
下、第１電源電位Ｖ＋と称する場合もある。）は、第２
電源端子Ｖ−の電位（以下、第２電源電位Ｖ−と称する
場合もある。）より高い電圧としてある。また、第１バ
イアス電圧入力端子４には第１バイアス電圧Ｖｂ１が供
給される。また、第２バイアス電圧入力端子５には第２
バイアス電圧Ｖｂ２が供給される。
の実施の形態の演算増幅器の構成につき説明する。図１
は、演算増幅器の構成を示す回路図である。この演算増
幅器は、第１差動増幅段１０、第１増幅段２０、第１レ
ベルシフト段３０、第２差動増幅段４０、第２増幅段５
０、第２レベルシフト段６０、出力段７０、第１位相補
償回路８０および第２位相補償回路９０により構成され
ている。また、演算増幅器は、第１電源端子第２電源端
子Ｖ−、第１入力端子１、第２入力端子２、出力端子
３、第１バイアス電圧入力端子４、第２バイアス電圧入
力端子５、第１パワーダウン制御信号入力端子６および
第２パワーダウン制御信号入力端子７を具えている。こ
の実施の形態において、第１電源端子Ｖ＋の電位（以
下、第１電源電位Ｖ＋と称する場合もある。）は、第２
電源端子Ｖ−の電位（以下、第２電源電位Ｖ−と称する
場合もある。）より高い電圧としてある。また、第１バ
イアス電圧入力端子４には第１バイアス電圧Ｖｂ１が供
給される。また、第２バイアス電圧入力端子５には第２
バイアス電圧Ｖｂ２が供給される。
【００２９】第１差動増幅段１０は、Ｎチャネル型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳと略称する。）を差動
増幅素子として入力信号の差動増幅を行うものである。
すなわち、第１入力端子１および第２入力端子２の入力
電圧差に応じた差動増幅を行って、ノードＮ１へ出力す
るものである。第１差動増幅段１０は、入力用のＮＭＯ
Ｓ１１、１２、定電流源用のＮＭＯＳ１３、および負荷
用のＰＭＯＳ１４、１５により構成される。ＮＭＯＳ１
１、１２のゲートは、第１入力端子１および第２入力端
子２にそれぞれ接続されている。ＮＭＯＳ１１、１２の
各ソースおよびサブストレートは、ＮＭＯＳ１３のドレ
インに共通接続されている。ＮＭＯＳ１３のゲートが第
２バイアス電圧入力端子５に接続され、ＮＭＯＳ１３の
ソースが第２電源端子Ｖ−に接続されている。ＰＭＯＳ
１４、１５の各ゲートは、ＰＭＯＳ１４のドレインに接
続されるとともに、ＮＭＯＳ１１のドレインに接続され
ている。ＰＭＯＳ１５のドレインは、ＮＭＯＳ１２のド
レインに接続されるとともに、ノードＮ１に接続されて
いる。
Ｓトランジスタ（以下、ＮＭＯＳと略称する。）を差動
増幅素子として入力信号の差動増幅を行うものである。
すなわち、第１入力端子１および第２入力端子２の入力
電圧差に応じた差動増幅を行って、ノードＮ１へ出力す
るものである。第１差動増幅段１０は、入力用のＮＭＯ
Ｓ１１、１２、定電流源用のＮＭＯＳ１３、および負荷
用のＰＭＯＳ１４、１５により構成される。ＮＭＯＳ１
１、１２のゲートは、第１入力端子１および第２入力端
子２にそれぞれ接続されている。ＮＭＯＳ１１、１２の
各ソースおよびサブストレートは、ＮＭＯＳ１３のドレ
インに共通接続されている。ＮＭＯＳ１３のゲートが第
２バイアス電圧入力端子５に接続され、ＮＭＯＳ１３の
ソースが第２電源端子Ｖ−に接続されている。ＰＭＯＳ
１４、１５の各ゲートは、ＰＭＯＳ１４のドレインに接
続されるとともに、ＮＭＯＳ１１のドレインに接続され
ている。ＰＭＯＳ１５のドレインは、ＮＭＯＳ１２のド
レインに接続されるとともに、ノードＮ１に接続されて
いる。
【００３０】第１増幅段２０は、第１差動増幅段１０の
出力すなわちノードＮ１の電圧を逆相で増幅するもので
あり、ＰＭＯＳ２１およびＮＭＯＳ２２により構成され
る。ＰＭＯＳ２１のゲートはノードＮ１に接続されてい
る。ＰＭＯＳ２１のドレインはノードＮ３およびＮＭＯ
Ｓ２２のドレインに接続され、ＰＭＯＳ２１のソースは
第１電源端子Ｖ＋に接続されている。ＮＭＯＳ２２のゲ
ートは第２バイアス電圧入力端子５に接続され、ＮＭＯ
Ｓ２２のソースは第２電源端子Ｖ−に接続されている。
この第１増幅段２０の増幅用トランジスタＰＭＯＳ２１
は、第１差動増幅段１０の負荷トランジスタＰＭＯＳ１
４、１５と実質的に同一の特性のものとする。
出力すなわちノードＮ１の電圧を逆相で増幅するもので
あり、ＰＭＯＳ２１およびＮＭＯＳ２２により構成され
る。ＰＭＯＳ２１のゲートはノードＮ１に接続されてい
る。ＰＭＯＳ２１のドレインはノードＮ３およびＮＭＯ
Ｓ２２のドレインに接続され、ＰＭＯＳ２１のソースは
第１電源端子Ｖ＋に接続されている。ＮＭＯＳ２２のゲ
ートは第２バイアス電圧入力端子５に接続され、ＮＭＯ
Ｓ２２のソースは第２電源端子Ｖ−に接続されている。
この第１増幅段２０の増幅用トランジスタＰＭＯＳ２１
は、第１差動増幅段１０の負荷トランジスタＰＭＯＳ１
４、１５と実質的に同一の特性のものとする。
【００３１】第１レベルシフト段３０は、第１増幅段２
０の出力すなわちノードＮ３の電圧を第１電源電位Ｖ＋
の方向にレベルシフトしてノードＮ４へ出力するもので
あり、ＭＯＳダイオード接続されたＮＭＯＳ３１、ＰＭ
ＯＳ３２およびキャパシタ３３により構成されている。
ＮＭＯＳ３１のソースはノードＮ３に接続され、そのゲ
ートおよびドレインはノードＮ４に接続されるとともに
ＰＭＯＳ３２のドレインに接続されている。ＰＭＯＳ３
２のゲートは第１バイアス電圧入力端子４に接続されて
おり、そのソースは第１電源端子Ｖ＋に接続されて、定
電流源として働く。キャパシタ３３は、ＮＭＯＳ３１の
ソースおよびドレイン間に接続されている。
０の出力すなわちノードＮ３の電圧を第１電源電位Ｖ＋
の方向にレベルシフトしてノードＮ４へ出力するもので
あり、ＭＯＳダイオード接続されたＮＭＯＳ３１、ＰＭ
ＯＳ３２およびキャパシタ３３により構成されている。
ＮＭＯＳ３１のソースはノードＮ３に接続され、そのゲ
ートおよびドレインはノードＮ４に接続されるとともに
ＰＭＯＳ３２のドレインに接続されている。ＰＭＯＳ３
２のゲートは第１バイアス電圧入力端子４に接続されて
おり、そのソースは第１電源端子Ｖ＋に接続されて、定
電流源として働く。キャパシタ３３は、ＮＭＯＳ３１の
ソースおよびドレイン間に接続されている。
【００３２】第２差動増幅段４０は、ＰＭＯＳを差動増
幅素子として入力信号の差動増幅を行うものであり、す
なわち、第１入力端子１および第２入力端子２の入力電
圧差に応じた差動増幅を行ってノードＮ２へ出力するも
のである。第２差動増幅段４０は、入力用のＰＭＯＳ４
１、４２、定電流源用のＰＭＯＳ４３、および負荷用の
ＮＭＯＳ４４、４５により構成される。ＰＭＯＳ４１、
４２のゲートは、第１入力端子１および第２入力端子２
にそれぞれ接続されている。ＰＭＯＳ４１、４２の各ソ
ースは、ＰＭＯＳ４３のドレインに共通接続されてい
る。ＰＭＯＳ４３のゲートが第１バイアス電圧入力端子
４に接続され、ＰＭＯＳ４３のソースが第１電源端子Ｖ
＋に接続されている。ＮＭＯＳ４４、４５の各ゲート
は、ＮＭＯＳ４４のドレインに接続されるとともに、Ｐ
ＭＯＳ４１のドレインに接続されている。ＮＭＯＳ４５
のドレインは、ＰＭＯＳ４２のドレインに接続されると
ともに、ノードＮ２に接続されている。
幅素子として入力信号の差動増幅を行うものであり、す
なわち、第１入力端子１および第２入力端子２の入力電
圧差に応じた差動増幅を行ってノードＮ２へ出力するも
のである。第２差動増幅段４０は、入力用のＰＭＯＳ４
１、４２、定電流源用のＰＭＯＳ４３、および負荷用の
ＮＭＯＳ４４、４５により構成される。ＰＭＯＳ４１、
４２のゲートは、第１入力端子１および第２入力端子２
にそれぞれ接続されている。ＰＭＯＳ４１、４２の各ソ
ースは、ＰＭＯＳ４３のドレインに共通接続されてい
る。ＰＭＯＳ４３のゲートが第１バイアス電圧入力端子
４に接続され、ＰＭＯＳ４３のソースが第１電源端子Ｖ
＋に接続されている。ＮＭＯＳ４４、４５の各ゲート
は、ＮＭＯＳ４４のドレインに接続されるとともに、Ｐ
ＭＯＳ４１のドレインに接続されている。ＮＭＯＳ４５
のドレインは、ＰＭＯＳ４２のドレインに接続されると
ともに、ノードＮ２に接続されている。
【００３３】第２増幅段５０は、第２差動増幅段４０の
出力すなわちノードＮ２の電圧を逆相で増幅するもので
あり、ＮＭＯＳ５１およびＰＭＯＳ５２により構成され
る。ＮＭＯＳ５１のゲートはノードＮ２に接続されてい
る。ＮＭＯＳ５１のドレインはノードＮ５およびＰＭＯ
Ｓ５２のドレインに接続され、ＮＭＯＳ５１のソースは
第２電源端子Ｖ−に接続されている。ＰＭＯＳ５２のゲ
ートは第１バイアス電圧入力端子４に接続され、ＰＭＯ
Ｓ５２のソースは第１電源端子Ｖ＋に接続されている。
この第２増幅段５０の増幅用トランジスタＮＭＯＳ５１
は、第２差動増幅段４０の負荷トランジスタＮＭＯＳ４
４、４５と実質的に同一の特性のものとする。
出力すなわちノードＮ２の電圧を逆相で増幅するもので
あり、ＮＭＯＳ５１およびＰＭＯＳ５２により構成され
る。ＮＭＯＳ５１のゲートはノードＮ２に接続されてい
る。ＮＭＯＳ５１のドレインはノードＮ５およびＰＭＯ
Ｓ５２のドレインに接続され、ＮＭＯＳ５１のソースは
第２電源端子Ｖ−に接続されている。ＰＭＯＳ５２のゲ
ートは第１バイアス電圧入力端子４に接続され、ＰＭＯ
Ｓ５２のソースは第１電源端子Ｖ＋に接続されている。
この第２増幅段５０の増幅用トランジスタＮＭＯＳ５１
は、第２差動増幅段４０の負荷トランジスタＮＭＯＳ４
４、４５と実質的に同一の特性のものとする。
【００３４】第２レベルシフト段６０は、第２増幅段５
０の出力すなわちノードＮ５の電圧を第２電源電位Ｖ−
の方向にレベルシフトしてノードＮ６へ出力するもので
あり、ＭＯＳダイオード接続されたＰＭＯＳ６１、ＮＭ
ＯＳ６２およびキャパシタ６３により構成されている。
ＰＭＯＳ６１のソースはノードＮ５に接続され、そのゲ
ートおよびドレインはノードＮ６に接続されるとともに
ＮＭＯＳ６２のドレインに接続されている。ＮＭＯＳ６
２のゲートは第２バイアス電圧入力端子５に接続されて
おり、そのソースは第２電源端子Ｖ−に接続されて、定
電流源として働く。キャパシタ６３は、ＰＭＯＳ６１の
ソースおよびドレイン間に接続されている。
０の出力すなわちノードＮ５の電圧を第２電源電位Ｖ−
の方向にレベルシフトしてノードＮ６へ出力するもので
あり、ＭＯＳダイオード接続されたＰＭＯＳ６１、ＮＭ
ＯＳ６２およびキャパシタ６３により構成されている。
ＰＭＯＳ６１のソースはノードＮ５に接続され、そのゲ
ートおよびドレインはノードＮ６に接続されるとともに
ＮＭＯＳ６２のドレインに接続されている。ＮＭＯＳ６
２のゲートは第２バイアス電圧入力端子５に接続されて
おり、そのソースは第２電源端子Ｖ−に接続されて、定
電流源として働く。キャパシタ６３は、ＰＭＯＳ６１の
ソースおよびドレイン間に接続されている。
【００３５】出力段７０は、第１電源電位Ｖ＋にソース
が接続されたＰＭＯＳ７１と第２電源電位Ｖ−にソース
が接続されたＮＭＯＳ７２とを有し、第１差動増幅段１
０および第２差動増幅段４０の出力に基づき相補的動作
を行うものである。出力段７０は、ノードＮ４およびノ
ードＮ６の電圧によって駆動される出力電圧を出力端子
３へ出力するものである。ＰＭＯＳ７１のソースが第１
電源端子Ｖ＋に接続され、そのゲートがノードＮ６に接
続され、そのドレインが出力端子３およびＮＭＯＳ７２
のドレインに接続されている。従って、ノードＮ６の電
圧によりＰＭＯＳ７１のゲートが制御される。ＮＭＯＳ
７２のゲートがノードＮ４に接続されており、そのソー
スが第２電源端子Ｖ−に接続されている。従って、ノー
ドＮ６の電圧によりＮＭＯＳ７２のゲートが制御され
る。
が接続されたＰＭＯＳ７１と第２電源電位Ｖ−にソース
が接続されたＮＭＯＳ７２とを有し、第１差動増幅段１
０および第２差動増幅段４０の出力に基づき相補的動作
を行うものである。出力段７０は、ノードＮ４およびノ
ードＮ６の電圧によって駆動される出力電圧を出力端子
３へ出力するものである。ＰＭＯＳ７１のソースが第１
電源端子Ｖ＋に接続され、そのゲートがノードＮ６に接
続され、そのドレインが出力端子３およびＮＭＯＳ７２
のドレインに接続されている。従って、ノードＮ６の電
圧によりＰＭＯＳ７１のゲートが制御される。ＮＭＯＳ
７２のゲートがノードＮ４に接続されており、そのソー
スが第２電源端子Ｖ−に接続されている。従って、ノー
ドＮ６の電圧によりＮＭＯＳ７２のゲートが制御され
る。
【００３６】また、出力段７０の出力端子３と第２レベ
ルシフト段６０の出力端子Ｎ６との間に第１位相補償回
路８０を設けてあり、出力段７０の出力端子３と第１レ
ベルシフト段３０の出力端子Ｎ４との間に第２位相補償
回路９０を設けてある。
ルシフト段６０の出力端子Ｎ６との間に第１位相補償回
路８０を設けてあり、出力段７０の出力端子３と第１レ
ベルシフト段３０の出力端子Ｎ４との間に第２位相補償
回路９０を設けてある。
【００３７】第１位相補償回路８０は、ＰＭＯＳ８１、
ＮＭＯＳ８２およびキャパシタ８３により構成されてい
る。ＰＭＯＳ８１およびＮＭＯＳ８２の各々のソース間
とドレイン間とを接続して、ＭＯＳ抵抗を構成してあ
る。ＰＭＯＳ８１のゲートは第２電源端子Ｖ−に接続さ
れている。ＮＭＯＳ８２のゲートは第１電源端子Ｖ＋に
接続されている。このＭＯＳ抵抗とキャパシタ８３とは
互いに直列に接続されて、ノードＮ６および出力端子３
間に接続されている。
ＮＭＯＳ８２およびキャパシタ８３により構成されてい
る。ＰＭＯＳ８１およびＮＭＯＳ８２の各々のソース間
とドレイン間とを接続して、ＭＯＳ抵抗を構成してあ
る。ＰＭＯＳ８１のゲートは第２電源端子Ｖ−に接続さ
れている。ＮＭＯＳ８２のゲートは第１電源端子Ｖ＋に
接続されている。このＭＯＳ抵抗とキャパシタ８３とは
互いに直列に接続されて、ノードＮ６および出力端子３
間に接続されている。
【００３８】第２位相補償回路９０は、ＰＭＯＳ９１、
ＮＭＯＳ９２およびキャパシタ９３により構成されてい
る。ＰＭＯＳ９１およびＮＭＯＳ９２の各々のソース間
とドレイン間とを接続して、ＭＯＳ抵抗を構成してあ
る。ＰＭＯＳ９１のゲートは第２電源端子Ｖ−に接続さ
れている。ＮＭＯＳ９２のゲートは第１電源端子Ｖ＋に
接続されている。このＭＯＳ抵抗とキャパシタ９３とは
互いに直列に接続されており、ノードＮ４および出力端
子３間に接続されている。
ＮＭＯＳ９２およびキャパシタ９３により構成されてい
る。ＰＭＯＳ９１およびＮＭＯＳ９２の各々のソース間
とドレイン間とを接続して、ＭＯＳ抵抗を構成してあ
る。ＰＭＯＳ９１のゲートは第２電源端子Ｖ−に接続さ
れている。ＮＭＯＳ９２のゲートは第１電源端子Ｖ＋に
接続されている。このＭＯＳ抵抗とキャパシタ９３とは
互いに直列に接続されており、ノードＮ４および出力端
子３間に接続されている。
【００３９】また、出力段７０のＰＭＯＳ７１のゲート
と第１電源電位Ｖ＋との間に第１パワーダウン制御用ト
ランジスタとしてＰＭＯＳ１０１を設けてある。さら
に、出力段７０のＮＭＯＳ７２のゲートと第２電源電位
Ｖ−との間に第２パワーダウン制御用トランジスタとし
てＮＭＯＳ１０２を設けてある。ＰＭＯＳ１０１のゲー
トは第１パワーダウン制御信号入力端子６に接続され、
そのソースは第１電源端子Ｖ＋に接続され、そのドレイ
ンはノードＮ６に接続されている。ＮＭＯＳ１０２のゲ
ートは第２パワーダウン制御信号入力端子７に接続さ
れ、そのソースは第２電源端子Ｖ−に接続され、そのド
レインはノードＮ４に接続されている。
と第１電源電位Ｖ＋との間に第１パワーダウン制御用ト
ランジスタとしてＰＭＯＳ１０１を設けてある。さら
に、出力段７０のＮＭＯＳ７２のゲートと第２電源電位
Ｖ−との間に第２パワーダウン制御用トランジスタとし
てＮＭＯＳ１０２を設けてある。ＰＭＯＳ１０１のゲー
トは第１パワーダウン制御信号入力端子６に接続され、
そのソースは第１電源端子Ｖ＋に接続され、そのドレイ
ンはノードＮ６に接続されている。ＮＭＯＳ１０２のゲ
ートは第２パワーダウン制御信号入力端子７に接続さ
れ、そのソースは第２電源端子Ｖ−に接続され、そのド
レインはノードＮ４に接続されている。
【００４０】この実施の形態の演算増幅器では、第１差
動増幅段１０、第２差動増幅段４０第１増幅段２０、第
２増幅段５０、第１レベルシフト段３０および第２レベ
ルシフト段６０の各々の定電流素子を実現するトランジ
スタ（すなわちＮＭＯＳ１３、２２、６２、ＰＭＯＳ４
３、５２、３２）のバイアス電圧を、基準電源電圧を入
力とするバイアス回路で発生させる。
動増幅段１０、第２差動増幅段４０第１増幅段２０、第
２増幅段５０、第１レベルシフト段３０および第２レベ
ルシフト段６０の各々の定電流素子を実現するトランジ
スタ（すなわちＮＭＯＳ１３、２２、６２、ＰＭＯＳ４
３、５２、３２）のバイアス電圧を、基準電源電圧を入
力とするバイアス回路で発生させる。
【００４１】図２は、この実施の形態の演算増幅器に用
いられるバイアス回路の第１構成を示す回路図である。
このバイアス回路は、ＰＭＯＳで構成される定電流素子
（すなわちＰＭＯＳ４３、５２、３２）に流れる電流を
決める第１バイアス電圧Ｖｂ１、およびＮＭＯＳで構成
される定電流素子（すなわちＮＭＯＳ１３、２２、６
２）に流れる電流を決める第２バイアス電圧Ｖｂ２を発
生するものである。また、これら第１バイアス電圧Ｖｂ
１および第２バイアス電圧Ｖｂ２の決定は、１個のＰＭ
ＯＳまたは１個のＮＭＯＳと基準電源電圧とで行うよう
に構成してある。
いられるバイアス回路の第１構成を示す回路図である。
このバイアス回路は、ＰＭＯＳで構成される定電流素子
（すなわちＰＭＯＳ４３、５２、３２）に流れる電流を
決める第１バイアス電圧Ｖｂ１、およびＮＭＯＳで構成
される定電流素子（すなわちＮＭＯＳ１３、２２、６
２）に流れる電流を決める第２バイアス電圧Ｖｂ２を発
生するものである。また、これら第１バイアス電圧Ｖｂ
１および第２バイアス電圧Ｖｂ２の決定は、１個のＰＭ
ＯＳまたは１個のＮＭＯＳと基準電源電圧とで行うよう
に構成してある。
【００４２】バイアス回路は、基準電圧入力端子２０
１、第１バイアス電圧出力端子２０２、第２バイアス電
圧出力端子２０３、パワーダウン制御信号入力端子２０
８、パワーダウン反転信号出力端子２１４、第１電源端
子Ｖ＋および第２電源端子Ｖ−を具えている。バイアス
回路は、ＰＭＯＳ２０５、２０６、２０９、２１２、Ｎ
ＭＯＳ２０４、２０７、２１０、２１１およびインバー
タ２１３により構成されている。
１、第１バイアス電圧出力端子２０２、第２バイアス電
圧出力端子２０３、パワーダウン制御信号入力端子２０
８、パワーダウン反転信号出力端子２１４、第１電源端
子Ｖ＋および第２電源端子Ｖ−を具えている。バイアス
回路は、ＰＭＯＳ２０５、２０６、２０９、２１２、Ｎ
ＭＯＳ２０４、２０７、２１０、２１１およびインバー
タ２１３により構成されている。
【００４３】ＰＭＯＳ２０９のソースは基準電圧入力端
子２０１に接続されており、そのゲートはパワーダウン
制御信号入力端子２０８に接続され、そのドレインはＮ
ＭＯＳ２１０のドレインおよびＮＭＯＳ２０４のゲート
に共通接続されている。ＮＭＯＳ２１０のゲートはパワ
ーダウン制御信号入力端子２０８に接続されている。Ｎ
ＭＯＳ２０４のドレインは、ＰＭＯＳ２０５のゲートお
よびドレインと、ＰＭＯＳ２１２のドレインと、ＰＭＯ
Ｓ２０６のゲートと、第１バイアス電圧出力端子２０２
とに接続される。ＰＭＯＳ２０６のドレインは、ＮＭＯ
Ｓ２０７のドレインおよびゲートと、ＮＭＯＳ２１１の
ドレインと、第２バイアス電圧出力端子２０３とに接続
される。ＮＭＯＳ２１１のゲートは、パワーダウン制御
信号入力端子２０８に接続される。インバータ２１３の
入力はパワーダウン制御信号入力端子２０８に接続され
ており、インバータ２１３の出力はＰＭＯＳ２１２のゲ
ートおよびパワーダウン反転信号出力端子２１４に接続
される。ＮＭＯＳ２０４、２０７、２１０、２１１のソ
ースは第２電源端子Ｖ−に接続され、ＰＭＯＳ２０５、
２０６、２１２のソースは第１電源端子Ｖ＋に接続され
る。
子２０１に接続されており、そのゲートはパワーダウン
制御信号入力端子２０８に接続され、そのドレインはＮ
ＭＯＳ２１０のドレインおよびＮＭＯＳ２０４のゲート
に共通接続されている。ＮＭＯＳ２１０のゲートはパワ
ーダウン制御信号入力端子２０８に接続されている。Ｎ
ＭＯＳ２０４のドレインは、ＰＭＯＳ２０５のゲートお
よびドレインと、ＰＭＯＳ２１２のドレインと、ＰＭＯ
Ｓ２０６のゲートと、第１バイアス電圧出力端子２０２
とに接続される。ＰＭＯＳ２０６のドレインは、ＮＭＯ
Ｓ２０７のドレインおよびゲートと、ＮＭＯＳ２１１の
ドレインと、第２バイアス電圧出力端子２０３とに接続
される。ＮＭＯＳ２１１のゲートは、パワーダウン制御
信号入力端子２０８に接続される。インバータ２１３の
入力はパワーダウン制御信号入力端子２０８に接続され
ており、インバータ２１３の出力はＰＭＯＳ２１２のゲ
ートおよびパワーダウン反転信号出力端子２１４に接続
される。ＮＭＯＳ２０４、２０７、２１０、２１１のソ
ースは第２電源端子Ｖ−に接続され、ＰＭＯＳ２０５、
２０６、２１２のソースは第１電源端子Ｖ＋に接続され
る。
【００４４】演算増幅器とバイアス回路との接続は、第
１バイアス電圧出力端子２０２を第１バイアス電圧入力
端子４に接続し、第２バイアス電圧出力端子２０３を第
２バイアス電圧入力端子５に接続し、パワーダウン反転
信号出力端子２１４を第１パワーダウン制御信号入力端
子６に接続し、パワーダウン制御信号入力端子２０８を
第２パワーダウン制御信号入力端子７に接続する。
１バイアス電圧出力端子２０２を第１バイアス電圧入力
端子４に接続し、第２バイアス電圧出力端子２０３を第
２バイアス電圧入力端子５に接続し、パワーダウン反転
信号出力端子２１４を第１パワーダウン制御信号入力端
子６に接続し、パワーダウン制御信号入力端子２０８を
第２パワーダウン制御信号入力端子７に接続する。
【００４５】以上説明したバイアス回路は、基準電圧の
電位が第２電源電位Ｖ−を基準電位とするときに用いる
のが好適である。基準電圧の基準電位が第１電源電位Ｖ
＋のときには、次に説明する構成のバイアス回路を用い
るのが好適である。
電位が第２電源電位Ｖ−を基準電位とするときに用いる
のが好適である。基準電圧の基準電位が第１電源電位Ｖ
＋のときには、次に説明する構成のバイアス回路を用い
るのが好適である。
【００４６】図３は、バイアス回路の第２構成を示す回
路図である。このバイアス回路は、基準電圧入力端子３
０１、第１バイアス電圧出力端子３０２、第２バイアス
電圧出力端子３０３、パワーダウン制御信号入力端子３
０８、パワーダウン反転信号出力端子３１４、第１電源
端子Ｖ＋および第２電源端子Ｖ−を具えている。バイア
ス回路は、ＮＭＯＳ３０５、３０６、３０９、３１２、
ＰＭＯＳ３０４、３０７、３１０、３１１およびインバ
ータ３１３により構成されている。
路図である。このバイアス回路は、基準電圧入力端子３
０１、第１バイアス電圧出力端子３０２、第２バイアス
電圧出力端子３０３、パワーダウン制御信号入力端子３
０８、パワーダウン反転信号出力端子３１４、第１電源
端子Ｖ＋および第２電源端子Ｖ−を具えている。バイア
ス回路は、ＮＭＯＳ３０５、３０６、３０９、３１２、
ＰＭＯＳ３０４、３０７、３１０、３１１およびインバ
ータ３１３により構成されている。
【００４７】ＮＭＯＳ３０９のソースは基準電圧入力端
子３０１に接続されており、そのゲートはパワーダウン
反転信号出力端子３１４に接続され、そのドレインはＰ
ＭＯＳ３１０のドレインおよびＰＭＯＳ３０４のゲート
に共通接続されている。ＰＭＯＳ３１０のゲートはパワ
ーダウン反転信号出力端子３１４に接続されている。Ｐ
ＭＯＳ３０４のドレインは、ＮＭＯＳ３０５のゲートお
よびドレインと、ＮＭＯＳ３１２のドレインと、ＮＭＯ
Ｓ３０６のゲートと、第２バイアス電圧出力端子３０３
とに接続される。ＮＭＯＳ３０６のドレインは、ＰＭＯ
Ｓ３０７のドレインおよびゲートと、ＰＭＯＳ３１１の
ドレインと、第１バイアス電圧出力端子３０２とに接続
される。ＰＭＯＳ３１１のゲートは、パワーダウン反転
信号出力端子３１４に接続される。インバータ３１３の
出力はパワーダウン反転信号出力端子３１４に接続され
ており、インバータ３１３の入力はＮＭＯＳ３１２のゲ
ートおよびパワーダウン制御信号入力端子３０８に接続
される。ＰＭＯＳ３０４、３０７、３１０、３１１のソ
ースは第１電源端子Ｖ＋に接続され、ＮＭＯＳ３０５、
３０６、３１２のソースは第２電源端子Ｖ−に接続され
る。
子３０１に接続されており、そのゲートはパワーダウン
反転信号出力端子３１４に接続され、そのドレインはＰ
ＭＯＳ３１０のドレインおよびＰＭＯＳ３０４のゲート
に共通接続されている。ＰＭＯＳ３１０のゲートはパワ
ーダウン反転信号出力端子３１４に接続されている。Ｐ
ＭＯＳ３０４のドレインは、ＮＭＯＳ３０５のゲートお
よびドレインと、ＮＭＯＳ３１２のドレインと、ＮＭＯ
Ｓ３０６のゲートと、第２バイアス電圧出力端子３０３
とに接続される。ＮＭＯＳ３０６のドレインは、ＰＭＯ
Ｓ３０７のドレインおよびゲートと、ＰＭＯＳ３１１の
ドレインと、第１バイアス電圧出力端子３０２とに接続
される。ＰＭＯＳ３１１のゲートは、パワーダウン反転
信号出力端子３１４に接続される。インバータ３１３の
出力はパワーダウン反転信号出力端子３１４に接続され
ており、インバータ３１３の入力はＮＭＯＳ３１２のゲ
ートおよびパワーダウン制御信号入力端子３０８に接続
される。ＰＭＯＳ３０４、３０７、３１０、３１１のソ
ースは第１電源端子Ｖ＋に接続され、ＮＭＯＳ３０５、
３０６、３１２のソースは第２電源端子Ｖ−に接続され
る。
【００４８】演算増幅器とバイアス回路との間の接続
は、第１バイアス電圧出力端子３０２を第１バイアス電
圧入力端子４に接続し、第２バイアス電圧出力端子３０
３を第２バイアス電圧入力端子５に接続し、パワーダウ
ン反転信号出力端子３１４を第１パワーダウン制御信号
入力端子６に接続し、パワーダウン制御信号入力端子３
０８を第２パワーダウン制御信号入力端子７に接続す
る。
は、第１バイアス電圧出力端子３０２を第１バイアス電
圧入力端子４に接続し、第２バイアス電圧出力端子３０
３を第２バイアス電圧入力端子５に接続し、パワーダウ
ン反転信号出力端子３１４を第１パワーダウン制御信号
入力端子６に接続し、パワーダウン制御信号入力端子３
０８を第２パワーダウン制御信号入力端子７に接続す
る。
【００４９】＜演算増幅器の動作＞以下、演算増幅器の
動作につき、図４を参照して説明する。図４は、演算増
幅器の動作の説明に供するグラフである。図４に示す各
グラフは、横軸に時間を取り、縦軸に電圧を取ってい
る。入力端子１、２に信号が入力された時点を基準時間
ｔ０とする。
動作につき、図４を参照して説明する。図４は、演算増
幅器の動作の説明に供するグラフである。図４に示す各
グラフは、横軸に時間を取り、縦軸に電圧を取ってい
る。入力端子１、２に信号が入力された時点を基準時間
ｔ０とする。
【００５０】上述の第１差動増幅段１０により、第１入
力端子１および第２入力端子２に入力される信号は差動
増幅されてノードＮ１に出力される。その出力信号は第
１入力端子１の位相に対して同相である（図４のＮ
１）。尚、その出力信号の直流電圧成分は、第１電源端
子Ｖ＋とノードＮ１との間の電圧がＰＭＯＳ１４、１５
のスレッショルド電圧よりやや大きな値となるように設
定されている。
力端子１および第２入力端子２に入力される信号は差動
増幅されてノードＮ１に出力される。その出力信号は第
１入力端子１の位相に対して同相である（図４のＮ
１）。尚、その出力信号の直流電圧成分は、第１電源端
子Ｖ＋とノードＮ１との間の電圧がＰＭＯＳ１４、１５
のスレッショルド電圧よりやや大きな値となるように設
定されている。
【００５１】続いて、第１増幅段２０により、ノードＮ
１における入力信号が反転増幅されてノードＮ３に出力
される。ノードＮ３の直流電位は、ＮＭＯＳ２２のドレ
インおよびソース間電圧がこのＮＭＯＳ２２のスレッシ
ョルド電圧より十分小さい値になるように設定されてい
る（図４のＮ３）。
１における入力信号が反転増幅されてノードＮ３に出力
される。ノードＮ３の直流電位は、ＮＭＯＳ２２のドレ
インおよびソース間電圧がこのＮＭＯＳ２２のスレッシ
ョルド電圧より十分小さい値になるように設定されてい
る（図４のＮ３）。
【００５２】次に、第１レベルシフト段３０により、ノ
ードＮ３に入力された信号がレベルシフトされてノード
Ｎ４に出力される。その出力信号は、入力に対して同相
であり、直流電位がＮＭＯＳ３１のスレッショルド電圧
分だけ第１電源端子Ｖ＋の電位方向にシフトされている
（図４のＮ４）。
ードＮ３に入力された信号がレベルシフトされてノード
Ｎ４に出力される。その出力信号は、入力に対して同相
であり、直流電位がＮＭＯＳ３１のスレッショルド電圧
分だけ第１電源端子Ｖ＋の電位方向にシフトされている
（図４のＮ４）。
【００５３】また、第１入力端子１および第２入力端子
２に入力された信号は第１差動増幅段１０に入力される
とともに、第２差動増幅段４０にも入力される。そし
て、第１入力端子１および第２入力端子２に入力される
信号は、第２差動増幅段４０により差動増幅されてノー
ドＮ２に出力される。その出力信号は第１入力端子１の
位相に対して同相である（図４のＮ２）。尚、その出力
信号の直流電圧成分が、第２電源端子Ｖ−とノードＮ２
との間の電圧がＮＭＯＳ４４、４５のスレッショルド電
圧よりやや大きな値となるように設定されている。
２に入力された信号は第１差動増幅段１０に入力される
とともに、第２差動増幅段４０にも入力される。そし
て、第１入力端子１および第２入力端子２に入力される
信号は、第２差動増幅段４０により差動増幅されてノー
ドＮ２に出力される。その出力信号は第１入力端子１の
位相に対して同相である（図４のＮ２）。尚、その出力
信号の直流電圧成分が、第２電源端子Ｖ−とノードＮ２
との間の電圧がＮＭＯＳ４４、４５のスレッショルド電
圧よりやや大きな値となるように設定されている。
【００５４】次に、第２増幅段５０により、ノードＮ２
における入力信号が反転増幅されてノードＮ５に出力さ
れる。ノードＮ５の直流電位は、ＰＭＯＳ５２のドレイ
ンおよびソース間電圧がこのＰＭＯＳ５２のスレッショ
ルド電圧より十分小さい値になるように設定してある
（図４のＮ５）。
における入力信号が反転増幅されてノードＮ５に出力さ
れる。ノードＮ５の直流電位は、ＰＭＯＳ５２のドレイ
ンおよびソース間電圧がこのＰＭＯＳ５２のスレッショ
ルド電圧より十分小さい値になるように設定してある
（図４のＮ５）。
【００５５】また、第２レベルシフト段６０により、ノ
ードＮ５に入力された信号がレベルシフトされてノード
Ｎ６に出力される。その出力信号は、入力に対して同相
であり、直流電位がＰＭＯＳ６１のスレッショルド電圧
分だけ第２電源端子Ｖ−の電位方向にシフトされている
（図４のＮ６）。
ードＮ５に入力された信号がレベルシフトされてノード
Ｎ６に出力される。その出力信号は、入力に対して同相
であり、直流電位がＰＭＯＳ６１のスレッショルド電圧
分だけ第２電源端子Ｖ−の電位方向にシフトされている
（図４のＮ６）。
【００５６】そして、出力段７０は、ノードＮ４および
ノードＮ６の信号を入力信号として出力端子３に出力す
る。ノードＮ４およびノードＮ６における信号は、第１
入力端子１および第２入力端子２に入力される信号に対
して相補の関係にある。すなわち、第１入力端子１の信
号が正方向（第１電源端子Ｖ＋の電位方向）に入力され
た場合には、ノードＮ６から負方向（第２電源端子Ｖ−
の電位方向）に増幅された信号が出力される。このと
き、ノードＮ４では同様に負方向に出力されるが、ＮＭ
ＯＳ３１がダイオード接続されているので、ノードＮ４
の電位はＮＭＯＳ３１のスレッショルド電圧でクリップ
される（図４のＮ４）。
ノードＮ６の信号を入力信号として出力端子３に出力す
る。ノードＮ４およびノードＮ６における信号は、第１
入力端子１および第２入力端子２に入力される信号に対
して相補の関係にある。すなわち、第１入力端子１の信
号が正方向（第１電源端子Ｖ＋の電位方向）に入力され
た場合には、ノードＮ６から負方向（第２電源端子Ｖ−
の電位方向）に増幅された信号が出力される。このと
き、ノードＮ４では同様に負方向に出力されるが、ＮＭ
ＯＳ３１がダイオード接続されているので、ノードＮ４
の電位はＮＭＯＳ３１のスレッショルド電圧でクリップ
される（図４のＮ４）。
【００５７】同様に、第１入力端子１の信号が負方向に
入力された場合には、ノードＮ４から正方向に増幅され
た信号が出力される。このとき、ノードＮ６では同様に
正方向に出力されるが、ＰＭＯＳ６１がダイオード接続
されているので、ノードＮ６の電位はＰＭＯＳ６１のス
レッショルド電圧でクリップされる（図４のＮ６）。
入力された場合には、ノードＮ４から正方向に増幅され
た信号が出力される。このとき、ノードＮ６では同様に
正方向に出力されるが、ＰＭＯＳ６１がダイオード接続
されているので、ノードＮ６の電位はＰＭＯＳ６１のス
レッショルド電圧でクリップされる（図４のＮ６）。
【００５８】このように、第１入力端子１に正方向の信
号が入力された場合、ノードＮ６から負方向の信号が出
力されるので、出力段７０のＰＭＯＳ７１のゲートおよ
びソース間の電圧が大きくなり、ＰＭＯＳ７１を通して
出力負荷に大電流を供給できる。このとき、出力段７０
のＮＭＯＳ７２のゲートおよびソース間電圧はＮＭＯＳ
７２のスレッショルド電圧相当なので、ＮＭＯＳ７２に
はほとんど電流が流れない。
号が入力された場合、ノードＮ６から負方向の信号が出
力されるので、出力段７０のＰＭＯＳ７１のゲートおよ
びソース間の電圧が大きくなり、ＰＭＯＳ７１を通して
出力負荷に大電流を供給できる。このとき、出力段７０
のＮＭＯＳ７２のゲートおよびソース間電圧はＮＭＯＳ
７２のスレッショルド電圧相当なので、ＮＭＯＳ７２に
はほとんど電流が流れない。
【００５９】同様に、第１入力端子１に負方向の信号が
入力された場合、ノードＮ４から正方向の信号が出力さ
れるので、出力段７０のＮＭＯＳ７２のゲートおよびソ
ース間電圧が大きくなり、ＮＭＯＳ７２を通して出力負
荷側から大電流を吸引できる。このとき、出力段７０の
ＰＭＯＳ７１のゲートおよびソース間電圧はＰＭＯＳ７
１のスレッショルド電圧相当なので、ＰＭＯＳ７１には
ほとんど電流が流れない。
入力された場合、ノードＮ４から正方向の信号が出力さ
れるので、出力段７０のＮＭＯＳ７２のゲートおよびソ
ース間電圧が大きくなり、ＮＭＯＳ７２を通して出力負
荷側から大電流を吸引できる。このとき、出力段７０の
ＰＭＯＳ７１のゲートおよびソース間電圧はＰＭＯＳ７
１のスレッショルド電圧相当なので、ＰＭＯＳ７１には
ほとんど電流が流れない。
【００６０】尚、上述の第１位相補償回路８０および第
２位相補償回路９０により、演算増幅器の発振動作が抑
止される。
２位相補償回路９０により、演算増幅器の発振動作が抑
止される。
【００６１】また、ＰＭＯＳ１０１およびＮＭＯＳ１０
２は、パワーダウン機能を実現するためのものであり、
図２および図３に示すバイアス回路のパワーダウン動作
と連動して、演算増幅器の不動作時の消費電流を０にす
る。
２は、パワーダウン機能を実現するためのものであり、
図２および図３に示すバイアス回路のパワーダウン動作
と連動して、演算増幅器の不動作時の消費電流を０にす
る。
【００６２】次に、バイアス回路の動作につき説明す
る。図２のバイアス回路では、パワーダウン制御信号入
力端子２０８に第２電源端子電圧Ｖ−に等しい電圧が入
力されたとき、ＰＭＯＳ２０９のソースおよびドレイン
間が導通状態となり、ＰＭＯＳ２１２、ＮＭＯＳ２１
０、２１１が非導通状態となる。従って、基準電圧入力
端子２０１に入力された電圧およびＮＭＯＳ２０４のコ
ンダクタンスに応じた電流がＮＭＯＳ２０４に流れ、こ
の電流と同じ値の電流がＰＭＯＳ２０５にも流れる。第
１バイアス電圧出力端子２０２の電圧は、この電流とＰ
ＭＯＳ２０５のコンダクタンスとで決まる値となる。Ｐ
ＭＯＳ２０６は、ＰＭＯＳ２０５に対してミラー接続さ
れているので、ＰＭＯＳ２０６に流れる電流は、ＰＭＯ
Ｓ２０５に流れる電流とＰＭＯＳ２０５、ＰＭＯＳ２０
６のコンダクタンス比とで決まる値となる。ＮＭＯＳ２
０７に流れる電流はＰＭＯＳ２０６に流れる電流と同じ
なので、第２バイアス電圧出力端子２０３の電圧は、こ
の電流とＮＭＯＳ２０７のコンダクタンスとで決まる値
となる。このことは、ＰＭＯＳ２０５に流れる電流およ
びＮＭＯＳ２０７に流れる電流は電源電圧に依存せず、
基準電圧値およびトランジスタのコンダクタンスに依存
するだけであることを示している。
る。図２のバイアス回路では、パワーダウン制御信号入
力端子２０８に第２電源端子電圧Ｖ−に等しい電圧が入
力されたとき、ＰＭＯＳ２０９のソースおよびドレイン
間が導通状態となり、ＰＭＯＳ２１２、ＮＭＯＳ２１
０、２１１が非導通状態となる。従って、基準電圧入力
端子２０１に入力された電圧およびＮＭＯＳ２０４のコ
ンダクタンスに応じた電流がＮＭＯＳ２０４に流れ、こ
の電流と同じ値の電流がＰＭＯＳ２０５にも流れる。第
１バイアス電圧出力端子２０２の電圧は、この電流とＰ
ＭＯＳ２０５のコンダクタンスとで決まる値となる。Ｐ
ＭＯＳ２０６は、ＰＭＯＳ２０５に対してミラー接続さ
れているので、ＰＭＯＳ２０６に流れる電流は、ＰＭＯ
Ｓ２０５に流れる電流とＰＭＯＳ２０５、ＰＭＯＳ２０
６のコンダクタンス比とで決まる値となる。ＮＭＯＳ２
０７に流れる電流はＰＭＯＳ２０６に流れる電流と同じ
なので、第２バイアス電圧出力端子２０３の電圧は、こ
の電流とＮＭＯＳ２０７のコンダクタンスとで決まる値
となる。このことは、ＰＭＯＳ２０５に流れる電流およ
びＮＭＯＳ２０７に流れる電流は電源電圧に依存せず、
基準電圧値およびトランジスタのコンダクタンスに依存
するだけであることを示している。
【００６３】また、図３のバイアス回路では、パワーダ
ウン制御信号入力端子３０８に第２電源端子電圧Ｖ−に
等しい電圧が入力されたとき、ＮＭＯＳ３０９のソース
およびドレイン間が導通状態となり、ＮＭＯＳ３１２、
ＰＭＯＳ３１０、３１１が非導通状態となる。従って、
基準電圧入力端子３０１に入力された電圧およびＰＭＯ
Ｓ３０４のコンダクタンスに応じた電流がＰＭＯＳ３０
４に流れ、この電流と同じ値の電流がＮＭＯＳ３０５に
も流れる。第２バイアス電圧出力端子３０３の電圧は、
この電流とＮＭＯＳ３０５のコンダクタンスとで決まる
値となる。ＮＭＯＳ３０６は、ＮＭＯＳ３０５に対して
ミラー接続されているので、ＮＭＯＳ３０６に流れる電
流は、ＮＭＯＳ３０５に流れる電流とＮＭＯＳ３０５、
ＮＭＯＳ３０６のコンダクタンス比とで決まる値とな
る。ＰＭＯＳ３０７に流れる電流はＮＭＯＳ３０６に流
れる電流と同じなので、第１バイアス電圧出力端子３０
２の電圧は、この電流とＰＭＯＳ３０７のコンダクタン
スとで決まる値となる。このことは、ＮＭＯＳ３０５に
流れる電流およびＰＭＯＳ３０７に流れる電流は電源電
圧に依存せず、基準電圧値およびトランジスタのコンダ
クタンスに依存するだけであることを示している。
ウン制御信号入力端子３０８に第２電源端子電圧Ｖ−に
等しい電圧が入力されたとき、ＮＭＯＳ３０９のソース
およびドレイン間が導通状態となり、ＮＭＯＳ３１２、
ＰＭＯＳ３１０、３１１が非導通状態となる。従って、
基準電圧入力端子３０１に入力された電圧およびＰＭＯ
Ｓ３０４のコンダクタンスに応じた電流がＰＭＯＳ３０
４に流れ、この電流と同じ値の電流がＮＭＯＳ３０５に
も流れる。第２バイアス電圧出力端子３０３の電圧は、
この電流とＮＭＯＳ３０５のコンダクタンスとで決まる
値となる。ＮＭＯＳ３０６は、ＮＭＯＳ３０５に対して
ミラー接続されているので、ＮＭＯＳ３０６に流れる電
流は、ＮＭＯＳ３０５に流れる電流とＮＭＯＳ３０５、
ＮＭＯＳ３０６のコンダクタンス比とで決まる値とな
る。ＰＭＯＳ３０７に流れる電流はＮＭＯＳ３０６に流
れる電流と同じなので、第１バイアス電圧出力端子３０
２の電圧は、この電流とＰＭＯＳ３０７のコンダクタン
スとで決まる値となる。このことは、ＮＭＯＳ３０５に
流れる電流およびＰＭＯＳ３０７に流れる電流は電源電
圧に依存せず、基準電圧値およびトランジスタのコンダ
クタンスに依存するだけであることを示している。
【００６４】また、このように生成した第１バイアス電
圧、第２バイアス電圧を使う図１の演算増幅器は、ＰＭ
ＯＳ３２、４３、５２がＰＭＯＳ２０５またはＰＭＯＳ
３０７とミラー関係にあるので、ＰＭＯＳ３２、４３、
５２に流れる電流も電源電圧に依存しない。同様に、演
算増幅器のＮＭＯＳ１３、２２、６２がＮＭＯＳ２０７
またはＮＭＯＳ３０５とミラー関係にあるので、ＮＭＯ
Ｓ１３、２２、６２に流れる電流も電源電圧に依存しな
い。さらに、ミラー関係にあるＭＯＳトランジスタの各
々は同種のＭＯＳトランジスタであるので、集積回路と
して製造した場合のＭＯＳトランジスタの特性の製造バ
ラツキに対しても電流変化の依存度が小さくできる。
圧、第２バイアス電圧を使う図１の演算増幅器は、ＰＭ
ＯＳ３２、４３、５２がＰＭＯＳ２０５またはＰＭＯＳ
３０７とミラー関係にあるので、ＰＭＯＳ３２、４３、
５２に流れる電流も電源電圧に依存しない。同様に、演
算増幅器のＮＭＯＳ１３、２２、６２がＮＭＯＳ２０７
またはＮＭＯＳ３０５とミラー関係にあるので、ＮＭＯ
Ｓ１３、２２、６２に流れる電流も電源電圧に依存しな
い。さらに、ミラー関係にあるＭＯＳトランジスタの各
々は同種のＭＯＳトランジスタであるので、集積回路と
して製造した場合のＭＯＳトランジスタの特性の製造バ
ラツキに対しても電流変化の依存度が小さくできる。
【００６５】従って、この実施の形態の演算増幅器によ
れば、以下の効果を奏する。
れば、以下の効果を奏する。
【００６６】１）出力段７０のＰＭＯＳ７１を駆動する
第２増幅段５０と入力端子１、２との間に第２差動増幅
段４０を設けたので、レベルシフト回路を削減できる。
第２増幅段５０と入力端子１、２との間に第２差動増幅
段４０を設けたので、レベルシフト回路を削減できる。
【００６７】２）第１差動増幅段１０の負荷素子ＰＭＯ
Ｓ１４、１５は第１増幅段２０の駆動素子ＰＭＯＳ２１
と同じＰＭＯＳで構成したので、トランジスタ特性の製
造バラツキを補償できる。第２差動増幅段４０の負荷素
子ＮＭＯＳ４４、４５は第２増幅段５０の駆動素子ＮＭ
ＯＳ５１と同じＮＭＯＳで構成したので、トランジスタ
特性の製造バラツキを補償できる。
Ｓ１４、１５は第１増幅段２０の駆動素子ＰＭＯＳ２１
と同じＰＭＯＳで構成したので、トランジスタ特性の製
造バラツキを補償できる。第２差動増幅段４０の負荷素
子ＮＭＯＳ４４、４５は第２増幅段５０の駆動素子ＮＭ
ＯＳ５１と同じＮＭＯＳで構成したので、トランジスタ
特性の製造バラツキを補償できる。
【００６８】３）入力端子１、２から出力段７０のＮＭ
ＯＳ７２のゲート間と、入力端子１、２から出力段７０
のＰＭＯＳ７１のゲート間との、増幅段およびレベルシ
フト段は対称な構成としたので波形歪みを小さくでき
る。
ＯＳ７２のゲート間と、入力端子１、２から出力段７０
のＰＭＯＳ７１のゲート間との、増幅段およびレベルシ
フト段は対称な構成としたので波形歪みを小さくでき
る。
【００６９】４）バイアス電圧は、基準電圧を使ったバ
イアス回路で発生させるようにしたので、電源電圧に対
する増幅器の無信号時の消費電流変動を小さくできる。
イアス回路で発生させるようにしたので、電源電圧に対
する増幅器の無信号時の消費電流変動を小さくできる。
【００７０】５）バイアスの供給は、同種のＭＯＳトラ
ンジスタによるミラー接続で行っているので、トランジ
スタ特性の製造バラツキによる無信号時の消費電流変動
を小さくできる。
ンジスタによるミラー接続で行っているので、トランジ
スタ特性の製造バラツキによる無信号時の消費電流変動
を小さくできる。
【００７１】この製造バラツキによる消費電流、すなわ
ち、電源端子間に流れる貫通電流が発生すると、この増
幅回路内部に直流電位の変動（オフセット）が発生す
る。許容値を超えるオフセットとなった場合、このオフ
セットの偏位方向により、ＰＭＯＳトランジスタ、ＮＭ
ＯＳトランジスタの両トランジスタが無負荷状態でも電
流が流れてしまう。その結果、電源端子間に大きな貫通
電流が流れてしまう。
ち、電源端子間に流れる貫通電流が発生すると、この増
幅回路内部に直流電位の変動（オフセット）が発生す
る。許容値を超えるオフセットとなった場合、このオフ
セットの偏位方向により、ＰＭＯＳトランジスタ、ＮＭ
ＯＳトランジスタの両トランジスタが無負荷状態でも電
流が流れてしまう。その結果、電源端子間に大きな貫通
電流が流れてしまう。
【００７２】このオフセットによる貫通電流をも抑制で
きる本発明の他の実施の形態が以下に図面を参照しなが
ら説明される。この説明では、前述の実施の形態におけ
る部位と同一の部位には、同じ符号が用いられている。
きる本発明の他の実施の形態が以下に図面を参照しなが
ら説明される。この説明では、前述の実施の形態におけ
る部位と同一の部位には、同じ符号が用いられている。
【００７３】図５は、本発明の他の実施の形態を示す図
であって、この形態の差動増幅器は第１の入力端子１、
第２の入力端子２、出力端子３、第１のバイアス電圧入
力端子４、第２のバイアス電圧入力端子５、第１のパワ
ーダウン制御信号入力端子６、第２のパワーダウン制御
信号入力端子７、第１の差動増幅段１０、第１の増幅段
２０、第１のレベルシフト段３０、第２の差動増幅段４
０、第２の増幅段５０、第２のレベルシフト段６０、出
力段７０、第１の位相補償回路８０、第２の位相補償回
路９０、第１の過電流検出回路２００、第２の過電流検
出回路３００、第１の電流補償トランジスタ４００、第
２の電流補償トランジスタ５００を付加した回路で構成
される。本実施の形態において、第１の電源端子Ｖ＋の
電位は、第２の電源端子Ｖ−の電位より高い電位であ
る。
であって、この形態の差動増幅器は第１の入力端子１、
第２の入力端子２、出力端子３、第１のバイアス電圧入
力端子４、第２のバイアス電圧入力端子５、第１のパワ
ーダウン制御信号入力端子６、第２のパワーダウン制御
信号入力端子７、第１の差動増幅段１０、第１の増幅段
２０、第１のレベルシフト段３０、第２の差動増幅段４
０、第２の増幅段５０、第２のレベルシフト段６０、出
力段７０、第１の位相補償回路８０、第２の位相補償回
路９０、第１の過電流検出回路２００、第２の過電流検
出回路３００、第１の電流補償トランジスタ４００、第
２の電流補償トランジスタ５００を付加した回路で構成
される。本実施の形態において、第１の電源端子Ｖ＋の
電位は、第２の電源端子Ｖ−の電位より高い電位であ
る。
【００７４】第１の差動増幅段１０では、Ｎチャネル型
ＭＯＳトランジスタ（以下ＮＭＯＳと呼ぶ）１１のゲー
トが第１の入力端子１に、ソースがＮＭＯＳ１３のドレ
インに、ドレインがＰチャネル型ＭＯＳトランジスタ
（以下ＰＭＯＳと呼ぶ）１４のドレインに接続される。
ＮＭＯＳ１２のゲートは、第２の入力端子２に、ソース
がＮＭＯＳ１３のドレインに、ドレインがＰＭＯＳ１５
のドレインに接続される。ＰＭＯＳ１４のゲートは、同
ＰＭＯＳ１４のドレイン及びＰＭＯＳ１５のゲートに接
続され、ＰＭＯＳ１４及び１５のソースは第１の電源端
子Ｖ＋に接続される。ＮＭＯＳ１３のゲートは第２のバ
イアス電圧入力端子５に、ソースを第２の電源端子Ｖ−
に接続される。第１の差動増幅段１０の出力はノードＮ
１に接続される。
ＭＯＳトランジスタ（以下ＮＭＯＳと呼ぶ）１１のゲー
トが第１の入力端子１に、ソースがＮＭＯＳ１３のドレ
インに、ドレインがＰチャネル型ＭＯＳトランジスタ
（以下ＰＭＯＳと呼ぶ）１４のドレインに接続される。
ＮＭＯＳ１２のゲートは、第２の入力端子２に、ソース
がＮＭＯＳ１３のドレインに、ドレインがＰＭＯＳ１５
のドレインに接続される。ＰＭＯＳ１４のゲートは、同
ＰＭＯＳ１４のドレイン及びＰＭＯＳ１５のゲートに接
続され、ＰＭＯＳ１４及び１５のソースは第１の電源端
子Ｖ＋に接続される。ＮＭＯＳ１３のゲートは第２のバ
イアス電圧入力端子５に、ソースを第２の電源端子Ｖ−
に接続される。第１の差動増幅段１０の出力はノードＮ
１に接続される。
【００７５】第１の増幅段２０では、ＰＭＯＳ２１のゲ
ートがノードＮ１に、ソースが第１の電源端子Ｖ＋に、
ドレインがＮＭＯＳ２２のドレインに接続される。ＮＭ
ＯＳ２２のゲートは、第２のバイアス入力端子５に、ソ
ースが第２の電源端子Ｖ−に接続される。第１の増幅段
２０の出力はノードＮ３に接続される。
ートがノードＮ１に、ソースが第１の電源端子Ｖ＋に、
ドレインがＮＭＯＳ２２のドレインに接続される。ＮＭ
ＯＳ２２のゲートは、第２のバイアス入力端子５に、ソ
ースが第２の電源端子Ｖ−に接続される。第１の増幅段
２０の出力はノードＮ３に接続される。
【００７６】第１のレベルシフト段３０では、ＮＭＯＳ
３１のソースがノードＮ３に、ゲート、ドレインは共通
にＰＭＯＳ３２のドレインに接続される。ＰＭＯＳ３２
のゲートは第１のバイアス電圧入力端子４に、ソースは
第１の電源端子Ｖ＋に接続される。キャパシタ３３がＮ
ＭＯＳ３１のドレイン、ソース間に接続される。第１の
レベルシフト段３０の出力はノードＮ４に接続される。
３１のソースがノードＮ３に、ゲート、ドレインは共通
にＰＭＯＳ３２のドレインに接続される。ＰＭＯＳ３２
のゲートは第１のバイアス電圧入力端子４に、ソースは
第１の電源端子Ｖ＋に接続される。キャパシタ３３がＮ
ＭＯＳ３１のドレイン、ソース間に接続される。第１の
レベルシフト段３０の出力はノードＮ４に接続される。
【００７７】第２の差動増幅段４０では、ＰＭＯＳ４１
のゲートが第１の入力端子１に、ソースがＰＭＯＳ４３
のドレインに、ドレインがＮＭＯＳ４４のドレインに接
続される。ＰＭＯＳ４２のゲートは、第２の入力端子２
に、ソースがＰＭＯＳ４３のドレインに、ドレインがＮ
ＭＯＳ４５のドレインに接続される。ＮＭＯＳ４４のゲ
ートは、同ＮＭＯＳ４４のドレイン及びＮＭＯＳ４５の
ゲートに接続され、ＮＭＯＳ４４及び４５のソースは第
２の電源端子Ｖ−に接続される。ＰＭＯＳ４３のゲート
は第１のバイアス電圧入力端子４に、ソースが第１の電
源端子Ｖ＋に接続される。第２の差動増幅段４０の出力
はノードＮ２に接続される。
のゲートが第１の入力端子１に、ソースがＰＭＯＳ４３
のドレインに、ドレインがＮＭＯＳ４４のドレインに接
続される。ＰＭＯＳ４２のゲートは、第２の入力端子２
に、ソースがＰＭＯＳ４３のドレインに、ドレインがＮ
ＭＯＳ４５のドレインに接続される。ＮＭＯＳ４４のゲ
ートは、同ＮＭＯＳ４４のドレイン及びＮＭＯＳ４５の
ゲートに接続され、ＮＭＯＳ４４及び４５のソースは第
２の電源端子Ｖ−に接続される。ＰＭＯＳ４３のゲート
は第１のバイアス電圧入力端子４に、ソースが第１の電
源端子Ｖ＋に接続される。第２の差動増幅段４０の出力
はノードＮ２に接続される。
【００７８】第２の増幅段５０では、ＮＭＯＳ５１のゲ
ートがノードＮ２に、ソースが第２の電源端子Ｖ−に、
ドレインがＰＭＯＳ５２のドレインに接続される。ＰＭ
ＯＳ５２のゲートは、第１のバイアス入力端子４に、ソ
ースが第１の電源端子Ｖ＋に接続される。第２の増幅段
５０の出力はノードＮ５に接続される。
ートがノードＮ２に、ソースが第２の電源端子Ｖ−に、
ドレインがＰＭＯＳ５２のドレインに接続される。ＰＭ
ＯＳ５２のゲートは、第１のバイアス入力端子４に、ソ
ースが第１の電源端子Ｖ＋に接続される。第２の増幅段
５０の出力はノードＮ５に接続される。
【００７９】第２のレベルシフト段６０では、ＰＭＯＳ
６１のソースがノードＮ５に、ゲート、ドレインは共通
にＮＭＯＳ６２のドレインに接続される。ＮＭＯＳ６２
のゲートは第２のバイアス電圧入力端子５に、ソースが
第２の電源端子Ｖ−に接続される。キャパシタ６３がＰ
ＭＯＳ６１のドレイン、ソース間に接続される。第２の
レベルシフト段６０の出力はノードＮ６に接続される。
６１のソースがノードＮ５に、ゲート、ドレインは共通
にＮＭＯＳ６２のドレインに接続される。ＮＭＯＳ６２
のゲートは第２のバイアス電圧入力端子５に、ソースが
第２の電源端子Ｖ−に接続される。キャパシタ６３がＰ
ＭＯＳ６１のドレイン、ソース間に接続される。第２の
レベルシフト段６０の出力はノードＮ６に接続される。
【００８０】出力段７０では、ＰＭＯＳ７１のゲートが
ノードＮ６に、ソースが第１の電源端子Ｖ＋に、ドレイ
ンがＮＭＯＳ７２のドレイン及び出力端子３に接続され
る。ＮＭＯＳ７２のゲートがノードＮ４に、ソースが第
２の電源端子Ｖ−に接続される。
ノードＮ６に、ソースが第１の電源端子Ｖ＋に、ドレイ
ンがＮＭＯＳ７２のドレイン及び出力端子３に接続され
る。ＮＭＯＳ７２のゲートがノードＮ４に、ソースが第
２の電源端子Ｖ−に接続される。
【００８１】第１の位相補償回路８０は、ノードＮ６と
出力端子３の間に配置される。ＰＭＯＳ８１とＮＭＯＳ
８２のそれぞれのソースとドレインが接続され、ＰＭＯ
Ｓ８１のゲートが第２の電源端子Ｖ−に、ＮＭＯＳ８２
のゲートが第１の電源端子Ｖ＋に接続される。第１の位
相補償回路８０はＭＯＳ抵抗とキャパシタ８３とが直列
接続された回路である。
出力端子３の間に配置される。ＰＭＯＳ８１とＮＭＯＳ
８２のそれぞれのソースとドレインが接続され、ＰＭＯ
Ｓ８１のゲートが第２の電源端子Ｖ−に、ＮＭＯＳ８２
のゲートが第１の電源端子Ｖ＋に接続される。第１の位
相補償回路８０はＭＯＳ抵抗とキャパシタ８３とが直列
接続された回路である。
【００８２】第２の位相補償回路９０は、ノードＮ４と
出力端子３の間に配置される。ＰＭＯＳ９１とＮＭＯＳ
９２のそれぞれのソースとドレインが接続され、ＰＭＯ
Ｓ９１のゲートが第２の電源端子Ｖ−に接続される。Ｎ
ＭＯＳ９２のゲートが第１の電源端子Ｖ＋に接続され
る。第２の位相補償回路９０は、ＭＯＳ抵抗とキャパシ
タ９３の直列接続の回路である。
出力端子３の間に配置される。ＰＭＯＳ９１とＮＭＯＳ
９２のそれぞれのソースとドレインが接続され、ＰＭＯ
Ｓ９１のゲートが第２の電源端子Ｖ−に接続される。Ｎ
ＭＯＳ９２のゲートが第１の電源端子Ｖ＋に接続され
る。第２の位相補償回路９０は、ＭＯＳ抵抗とキャパシ
タ９３の直列接続の回路である。
【００８３】ＰＭＯＳ１０１、ＮＭＯＳ１０２は、パワ
ーダウン制御のために設けられる。ＰＭＯＳ１０１のゲ
ートは第１のパワーダウン制御信号入力端子６に、ソー
スは第１の電源端子Ｖ＋に、ドレインはノードＮ６に接
続される。ＮＭＯＳ１０２のゲートは第２のパワーダウ
ン制御信号入力端子７に、ソースは第２の電源端子Ｖ−
に、ドレインはノードＮ４に接続される。
ーダウン制御のために設けられる。ＰＭＯＳ１０１のゲ
ートは第１のパワーダウン制御信号入力端子６に、ソー
スは第１の電源端子Ｖ＋に、ドレインはノードＮ６に接
続される。ＮＭＯＳ１０２のゲートは第２のパワーダウ
ン制御信号入力端子７に、ソースは第２の電源端子Ｖ−
に、ドレインはノードＮ４に接続される。
【００８４】第１の過電流検出回路２００では、第１の
入力端子２０１がノードＮ６に、第２の入力端子２０２
がノードＮ４に、出力端子が第１の電流補償トランジス
タ４００のゲートに接続される。
入力端子２０１がノードＮ６に、第２の入力端子２０２
がノードＮ４に、出力端子が第１の電流補償トランジス
タ４００のゲートに接続される。
【００８５】第２の過電流検出回路３００では、第１の
入力端子３０１がノードＮ６に、第２の入力端子３０２
がノードＮ４に、出力端子が第２の電流補償トランジス
タ５００のゲートに接続される。
入力端子３０１がノードＮ６に、第２の入力端子３０２
がノードＮ４に、出力端子が第２の電流補償トランジス
タ５００のゲートに接続される。
【００８６】第１の電流補償トランジスタでは、ゲート
が第１の過電流検出回路２００の出力２０３に、ドレイ
ンがノードＮ３に、ソースが第２の電源端子に接続され
る。
が第１の過電流検出回路２００の出力２０３に、ドレイ
ンがノードＮ３に、ソースが第２の電源端子に接続され
る。
【００８７】第２の電流補償トランジスタでは、ゲート
が第２の過電流検出回路３００の出力３０３に、ドレイ
ンがノードＮ５に、ソースが第１の電源端子に接続され
る。
が第２の過電流検出回路３００の出力３０３に、ドレイ
ンがノードＮ５に、ソースが第１の電源端子に接続され
る。
【００８８】図６には、第１の過電流検出回路の具体回
路例が示される。
路例が示される。
【００８９】この回路では、ＮＭＯＳ２０６のゲートは
第２の入力端子２０２に接続され、ドレインがＰＭＯＳ
２０５のドレイン、ゲート、ＰＭＯＳ２０８のゲートに
共通に接続される。ＰＭＯＳ２０５のソースはＰＭＯＳ
２０４のドレインおよびＰＭＯＳ２０８のソースに接続
される。ＰＭＯＳ２０４のゲートは第１の入力端子２０
１に接続される。ＰＭＯＳ２０８のドレインはＮＭＯＳ
２０７のドレイン、ゲートに接続すると共に出力端子２
０３に接続される。ＮＭＯＳ２０６、ＮＭＯＳ２０７の
ソースは第２の電源端子Ｖ−へ接続され、ＰＭＯＳ２０
４のソースは第１の電源端子Ｖ＋に接続される。
第２の入力端子２０２に接続され、ドレインがＰＭＯＳ
２０５のドレイン、ゲート、ＰＭＯＳ２０８のゲートに
共通に接続される。ＰＭＯＳ２０５のソースはＰＭＯＳ
２０４のドレインおよびＰＭＯＳ２０８のソースに接続
される。ＰＭＯＳ２０４のゲートは第１の入力端子２０
１に接続される。ＰＭＯＳ２０８のドレインはＮＭＯＳ
２０７のドレイン、ゲートに接続すると共に出力端子２
０３に接続される。ＮＭＯＳ２０６、ＮＭＯＳ２０７の
ソースは第２の電源端子Ｖ−へ接続され、ＰＭＯＳ２０
４のソースは第１の電源端子Ｖ＋に接続される。
【００９０】図７には、第２の過電流検出回路の具体回
路の例が示されている。
路の例が示されている。
【００９１】この回路では、ＰＭＯＳ３０４のゲートは
第１の入力端子３０１に接続され、ドレインがＮＭＯＳ
３０５のドレイン、ゲート、ＮＭＯＳ３０８のゲートに
共通に接続される。ＮＭＯＳ３０５のソースはＮＭＯＳ
３０６のドレインおよびＮＭＯＳ３０８のソースに接続
される。ＮＭＯＳ３０６のゲートは第２の入力端子３０
２に接続される。ＮＭＯＳ３０８のドレインはＰＭＯＳ
３０７のドレイン、ゲートに接続されると共に出力端子
３０３に接続される。ＰＭＯＳ３０４、ＰＭＯＳ３０７
のソースは第１の電源端子Ｖ＋へ接続され、ＮＭＯＳ３
０６のソースは第２の電源端子Ｖ−に接続される。
第１の入力端子３０１に接続され、ドレインがＮＭＯＳ
３０５のドレイン、ゲート、ＮＭＯＳ３０８のゲートに
共通に接続される。ＮＭＯＳ３０５のソースはＮＭＯＳ
３０６のドレインおよびＮＭＯＳ３０８のソースに接続
される。ＮＭＯＳ３０６のゲートは第２の入力端子３０
２に接続される。ＮＭＯＳ３０８のドレインはＰＭＯＳ
３０７のドレイン、ゲートに接続されると共に出力端子
３０３に接続される。ＰＭＯＳ３０４、ＰＭＯＳ３０７
のソースは第１の電源端子Ｖ＋へ接続され、ＮＭＯＳ３
０６のソースは第２の電源端子Ｖ−に接続される。
【００９２】次にこの形態の回路の動作が説明される。
この回路は、第１の過電流検出回路２００、第２の過電
流検出回路３００、第１の電流補償トランジスタ４０
０、第２の電流補償トランジスタ５００を除いて上述の
実施の形態と同様に動作する。ここでは、増幅器の内部
にオフセットが発生した場合の動作が中心的に説明され
る。
この回路は、第１の過電流検出回路２００、第２の過電
流検出回路３００、第１の電流補償トランジスタ４０
０、第２の電流補償トランジスタ５００を除いて上述の
実施の形態と同様に動作する。ここでは、増幅器の内部
にオフセットが発生した場合の動作が中心的に説明され
る。
【００９３】第１の差動増幅段の差動トランジスタＮＭ
ＯＳ１１、ＮＭＯＳ１２、ＰＭＯＳ１４、ＰＭＯＳ１
５、第２の差動増幅段の差動トランジスタＰＭＯＳ４
１、ＰＭＯＳ４２、ＮＭＯＳ４４、ＮＭＯＳ５４は、オ
フセットの発生をなくすために、同一のチャネル幅、チ
ャネル長で設計される。
ＯＳ１１、ＮＭＯＳ１２、ＰＭＯＳ１４、ＰＭＯＳ１
５、第２の差動増幅段の差動トランジスタＰＭＯＳ４
１、ＰＭＯＳ４２、ＮＭＯＳ４４、ＮＭＯＳ５４は、オ
フセットの発生をなくすために、同一のチャネル幅、チ
ャネル長で設計される。
【００９４】例えばこの両トランジスタのチャネル長に
ついて、ＮＭＯＳ１１のチャネル長よりＮＭＯＳ１２の
チャネル長が短くできた場合には、ノードＮ１の直流電
位は第２の電源方向に動作点が移動する。これにより、
第１の増幅段２０のＰＭＯＳ２１は、ＮＭＯＳ１１、Ｎ
ＭＯＳ１２のチャネル長が同一にできた場合より大きな
電流を流すことになり、ノードＮ３の電位は第１の電源
方向に動作点が移動する。その後に接続された第１のレ
ベルシフト回路３０のノードＮ４も第１の電源方向に動
作点が移動する。
ついて、ＮＭＯＳ１１のチャネル長よりＮＭＯＳ１２の
チャネル長が短くできた場合には、ノードＮ１の直流電
位は第２の電源方向に動作点が移動する。これにより、
第１の増幅段２０のＰＭＯＳ２１は、ＮＭＯＳ１１、Ｎ
ＭＯＳ１２のチャネル長が同一にできた場合より大きな
電流を流すことになり、ノードＮ３の電位は第１の電源
方向に動作点が移動する。その後に接続された第１のレ
ベルシフト回路３０のノードＮ４も第１の電源方向に動
作点が移動する。
【００９５】この結果、出力段を構成するＮＭＯＳ７２
はより大きな電流を流そうとする。この電流増加分を補
うために、オフセットの発生していない第２の差動増幅
段、第２の増幅段、第２のレベルシフト段も、出力段を
構成するＰＭＯＳ７１が電流を流せるようにノードＮ６
の直流電位を第２の電源電位方向に移動させてしまい、
第１の電源端子と第２の電源端子間に入れられた出力段
を構成するＰＭＯＳ７１、ＮＭＯＳ７２に過大な電流が
流れてしまう。
はより大きな電流を流そうとする。この電流増加分を補
うために、オフセットの発生していない第２の差動増幅
段、第２の増幅段、第２のレベルシフト段も、出力段を
構成するＰＭＯＳ７１が電流を流せるようにノードＮ６
の直流電位を第２の電源電位方向に移動させてしまい、
第１の電源端子と第２の電源端子間に入れられた出力段
を構成するＰＭＯＳ７１、ＮＭＯＳ７２に過大な電流が
流れてしまう。
【００９６】第１の過電流検出回路２００、第２の過電
流検出回路３００、第１の電流補償トランジスタ４０
０、第２の電流補償トランジスタ５００は、このような
オフセットが発生する出力段トランジスタを貫通する過
大な電流を防止するように働く。以下にその動作につい
て詳細な説明が示される。
流検出回路３００、第１の電流補償トランジスタ４０
０、第２の電流補償トランジスタ５００は、このような
オフセットが発生する出力段トランジスタを貫通する過
大な電流を防止するように働く。以下にその動作につい
て詳細な説明が示される。
【００９７】第１の過電流検出回路２００の第１の入力
端子２０１はノードＮ６に接続され、第２の入力端子２
０２はノードＮ４に接続されている。オフセットが発生
していない時には、ノードＮ６と第１の電源端子間の電
圧は、ＰＭＯＳのスレッショルド電圧よりわずかに大き
な電圧となっている。同様にノードＮ４と第２の電源端
子間の電圧は、ＮＭＯＳのスレッショルド電圧よりわず
かに大きな電圧となっている。従って、出力段７０のＰ
ＭＯＳ７１、ＮＭＯＳ７２にはわずかの電流が流れてい
る。
端子２０１はノードＮ６に接続され、第２の入力端子２
０２はノードＮ４に接続されている。オフセットが発生
していない時には、ノードＮ６と第１の電源端子間の電
圧は、ＰＭＯＳのスレッショルド電圧よりわずかに大き
な電圧となっている。同様にノードＮ４と第２の電源端
子間の電圧は、ＮＭＯＳのスレッショルド電圧よりわず
かに大きな電圧となっている。従って、出力段７０のＰ
ＭＯＳ７１、ＮＭＯＳ７２にはわずかの電流が流れてい
る。
【００９８】このノードＮ６、ノードＮ４を入力とする
第１の過電流検出回路２００のＰＭＯＳ２０４、ＰＭＯ
Ｓ２０５、ＮＭＯＳ２０６にも電流が流れる。ＰＭＯＳ
２０４のチャネル幅対チャネル長の比はＰＭＯＳ７１の
チャネル幅対チャネル長に比べて１／５０〜１／７０に
設定され、ＮＭＯＳ２０６のチャネル幅対チャネル長の
比はＮＭＯＳ７２のチャネル幅対チャネル長に比べて１
／５０〜１／７０に設定される。
第１の過電流検出回路２００のＰＭＯＳ２０４、ＰＭＯ
Ｓ２０５、ＮＭＯＳ２０６にも電流が流れる。ＰＭＯＳ
２０４のチャネル幅対チャネル長の比はＰＭＯＳ７１の
チャネル幅対チャネル長に比べて１／５０〜１／７０に
設定され、ＮＭＯＳ２０６のチャネル幅対チャネル長の
比はＮＭＯＳ７２のチャネル幅対チャネル長に比べて１
／５０〜１／７０に設定される。
【００９９】従って、ＰＭＯＳ２０４、ＰＭＯＳ２０
５、ＮＭＯＳ２０６に流れる電流は微小である。ＰＭＯ
Ｓ２０８はＰＭＯＳ２０５とミラー接続されており、そ
のミラー比に応じてＰＭＯＳ２０８、ＮＭＯＳ２０７に
も微小電流が流れる。出力端子２０３と第２の電源端子
間にはＮＭＯＳのスレッショルド電圧よりわずかに大き
な電圧が出力される。
５、ＮＭＯＳ２０６に流れる電流は微小である。ＰＭＯ
Ｓ２０８はＰＭＯＳ２０５とミラー接続されており、そ
のミラー比に応じてＰＭＯＳ２０８、ＮＭＯＳ２０７に
も微小電流が流れる。出力端子２０３と第２の電源端子
間にはＮＭＯＳのスレッショルド電圧よりわずかに大き
な電圧が出力される。
【０１００】この出力を入力とする第１の電流補償トラ
ンジスタ４００にも微小電流が流れる。この電流値は、
第１の増幅段２０のＰＭＯＳ２１、ＮＭＯＳ２２に流れ
ている電流に比べて十分小さいのでノードＮ３の電位に
は影響しない。
ンジスタ４００にも微小電流が流れる。この電流値は、
第１の増幅段２０のＰＭＯＳ２１、ＮＭＯＳ２２に流れ
ている電流に比べて十分小さいのでノードＮ３の電位に
は影響しない。
【０１０１】同様に、第２の過電流検出回路３００の第
１の入力端子３０１はノードＮ６に接続され、第２の入
力端子３０２はノードＮ４に接続されている。オフセッ
トが発生していない時には、このノードＮ６、ノードＮ
４を入力とする第２の過電流検出回路３００のＰＭＯＳ
３０４、ＮＭＯＳ３０５、ＮＭＯＳ３０６にも電流が流
れる。
１の入力端子３０１はノードＮ６に接続され、第２の入
力端子３０２はノードＮ４に接続されている。オフセッ
トが発生していない時には、このノードＮ６、ノードＮ
４を入力とする第２の過電流検出回路３００のＰＭＯＳ
３０４、ＮＭＯＳ３０５、ＮＭＯＳ３０６にも電流が流
れる。
【０１０２】ＰＭＯＳ３０４のチャネル幅対チャネル長
の比はＰＭＯＳ７１のチャネル幅対チャネル長に比べて
１／５０〜１／７０に設定され、ＮＭＯＳ３０６のチャ
ネル幅対チャネル長の比はＮＭＯＳ７２のチャネル幅対
チャネル長に比べて１／５０〜１／７０に設定される。
の比はＰＭＯＳ７１のチャネル幅対チャネル長に比べて
１／５０〜１／７０に設定され、ＮＭＯＳ３０６のチャ
ネル幅対チャネル長の比はＮＭＯＳ７２のチャネル幅対
チャネル長に比べて１／５０〜１／７０に設定される。
【０１０３】従って、ＰＭＯＳ３０４、ＮＭＯＳ３０
５、ＮＭＯＳ３０６に流れる電流は微小である。ＮＭＯ
Ｓ３０８はＮＭＯＳ３０５とミラー接続されており、そ
のミラー比に応じてＮＭＯＳ３０８、ＰＭＯＳ３０７に
も微小電流が流れる。出力端子３０３と第１の電源端子
間には、ＰＭＯＳのスレッショルド電圧よりわずかに大
きな電圧が出力される。
５、ＮＭＯＳ３０６に流れる電流は微小である。ＮＭＯ
Ｓ３０８はＮＭＯＳ３０５とミラー接続されており、そ
のミラー比に応じてＮＭＯＳ３０８、ＰＭＯＳ３０７に
も微小電流が流れる。出力端子３０３と第１の電源端子
間には、ＰＭＯＳのスレッショルド電圧よりわずかに大
きな電圧が出力される。
【０１０４】この出力を入力とする第２の電流補償トラ
ンジスタ５００にも微小電流が流れる。この電流値は第
２の増幅段５０のＮＭＯＳ５１、ＰＭＯＳ５２に流れて
いる電流に比べて十分小さいのでノードＮ５の電位には
影響しない。
ンジスタ５００にも微小電流が流れる。この電流値は第
２の増幅段５０のＮＭＯＳ５１、ＰＭＯＳ５２に流れて
いる電流に比べて十分小さいのでノードＮ５の電位には
影響しない。
【０１０５】入力端子から入力される信号に対しては、
ノードＮ６が第２の電源電位方向に振れる時、ノードＮ
４も第２の電源電位方向に振られる。ノードＮ４が第１
の電源電位方向に振られる時、ノードＮ６も第１の電源
電位方向に振られる。このように相補的に動作するの
で、このノードＮ６、ノードＮ４を入力とする第１の過
電流検出回路２００のＰＭＯＳ２０４、ＰＭＯＳ２０
５、ＮＭＯＳ２０６の電流変化はほとんどない。
ノードＮ６が第２の電源電位方向に振れる時、ノードＮ
４も第２の電源電位方向に振られる。ノードＮ４が第１
の電源電位方向に振られる時、ノードＮ６も第１の電源
電位方向に振られる。このように相補的に動作するの
で、このノードＮ６、ノードＮ４を入力とする第１の過
電流検出回路２００のＰＭＯＳ２０４、ＰＭＯＳ２０
５、ＮＭＯＳ２０６の電流変化はほとんどない。
【０１０６】同様に第２の過電流検出回路３００のＰＭ
ＯＳ３０４、ＮＭＯＳ３０５、ＮＭＯＳ３０６の電流変
化もほとんどないので、入力信号に対する影響もない。
ＯＳ３０４、ＮＭＯＳ３０５、ＮＭＯＳ３０６の電流変
化もほとんどないので、入力信号に対する影響もない。
【０１０７】次にオフセットがある場合が説明される。
オフセットがある場合には、先に説明したように、ＮＭ
ＯＳ１１のチャネル長よりＮＭＯＳ１２のチャネル長が
短くできた場合には、ノードＮ１の電位は第２の電源電
位方向に動作点が移動する。
オフセットがある場合には、先に説明したように、ＮＭ
ＯＳ１１のチャネル長よりＮＭＯＳ１２のチャネル長が
短くできた場合には、ノードＮ１の電位は第２の電源電
位方向に動作点が移動する。
【０１０８】これにより、第１の増幅段２０のＰＭＯＳ
２１は、ＮＭＯＳ１１、ＮＭＯＳ１２のチャネル長が同
一である場合より大きな電流を流すことになる。そうす
ると、ノードＮ３の電位は第１の電源方向に動作点が移
動し、その後に接続された第１のレベルシフト回路３０
のノードＮ４も第１の電源方向に動作点が移動する。
２１は、ＮＭＯＳ１１、ＮＭＯＳ１２のチャネル長が同
一である場合より大きな電流を流すことになる。そうす
ると、ノードＮ３の電位は第１の電源方向に動作点が移
動し、その後に接続された第１のレベルシフト回路３０
のノードＮ４も第１の電源方向に動作点が移動する。
【０１０９】この動きと連動して、ノードＮ５の電位を
第２の電源電位方向に移動させるように第２の増幅段５
０のＮＭＯＳ５１の電流も増加する。このとき、このノ
ードＮ６、ノードＮ４を入力とする第１の過電流検出回
路２００のＰＭＯＳ２０４、ＰＭＯＳ２０５、ＮＭＯＳ
２０６には、大きな電流が流れる。ＰＭＯＳ２０５とミ
ラー接続されたＰＭＯＳ２０８には、そのミラー比に応
じてＰＭＯＳ２０８、ＮＭＯＳ２０７にも電流が流れ
る。出力端子２０３と第２の電源端子間の電圧は、ＮＭ
ＯＳのスレッショルド電圧よりさらに大きな電圧とな
る。
第２の電源電位方向に移動させるように第２の増幅段５
０のＮＭＯＳ５１の電流も増加する。このとき、このノ
ードＮ６、ノードＮ４を入力とする第１の過電流検出回
路２００のＰＭＯＳ２０４、ＰＭＯＳ２０５、ＮＭＯＳ
２０６には、大きな電流が流れる。ＰＭＯＳ２０５とミ
ラー接続されたＰＭＯＳ２０８には、そのミラー比に応
じてＰＭＯＳ２０８、ＮＭＯＳ２０７にも電流が流れ
る。出力端子２０３と第２の電源端子間の電圧は、ＮＭ
ＯＳのスレッショルド電圧よりさらに大きな電圧とな
る。
【０１１０】この出力が入力される第１の電流補償トラ
ンジスタ４００には第１の増幅段２０のオフセットによ
る電流増加分を補償する電流を吸引するので、ノードＮ
３、ノードＮ４の電位は第２の電源端子の電位方向に戻
され、出力段７０のＮＭＯＳ７２の電流が減じられる。
ンジスタ４００には第１の増幅段２０のオフセットによ
る電流増加分を補償する電流を吸引するので、ノードＮ
３、ノードＮ４の電位は第２の電源端子の電位方向に戻
され、出力段７０のＮＭＯＳ７２の電流が減じられる。
【０１１１】同様にノードＮ６、ノードＮ４を入力とす
る第２の過電流検出回路３００のＰＭＯＳ３０４、ＮＭ
ＯＳ３０５、ＮＭＯＳ３０６にも、大きな電流が流れ
る。ＮＭＯＳ３０５とミラー接続されたＮＭＯＳ３０８
には、そのミラー比に応じてＮＭＯＳ３０８、ＰＭＯＳ
３０７にも電流が流れる。出力端子３０３と第１の電源
端子間の電圧は、ＰＭＯＳのスレッショルド電圧よりさ
らに大きな電圧となる。
る第２の過電流検出回路３００のＰＭＯＳ３０４、ＮＭ
ＯＳ３０５、ＮＭＯＳ３０６にも、大きな電流が流れ
る。ＮＭＯＳ３０５とミラー接続されたＮＭＯＳ３０８
には、そのミラー比に応じてＮＭＯＳ３０８、ＰＭＯＳ
３０７にも電流が流れる。出力端子３０３と第１の電源
端子間の電圧は、ＰＭＯＳのスレッショルド電圧よりさ
らに大きな電圧となる。
【０１１２】この出力が入力される第２の電流補償トラ
ンジスタ５００は、第２の増幅段５０のオフセットによ
る電流増加分を補償する電流を供給するので、ノードＮ
５、ノードＮ６の電位は第１の電源端子の電位方向に戻
され、出力段７０のＰＭＯＳ７１の電流が減じられる。
ンジスタ５００は、第２の増幅段５０のオフセットによ
る電流増加分を補償する電流を供給するので、ノードＮ
５、ノードＮ６の電位は第１の電源端子の電位方向に戻
され、出力段７０のＰＭＯＳ７１の電流が減じられる。
【０１１３】本実施の形態では、以下に述べる効果があ
る。 ａ）増幅器内部で発生するオフセットによる出力段の過
電流を検出し、補正する回路を設けたので、製造ばらつ
きにより発生する過電流不良を激減できる。 ｂ）過電流検出回路は、出力段のトランジスタのチャネ
ル幅対チャネル長比に比べて十分小さなチャネル幅対チ
ャネル長比で構成したので、回路追加による消費電流増
を小さくできる。 ｃ）過電流検出回路は、出力段を構成するＰＭＯＳおよ
びＮＭＯＳのゲート電位の同相成分には応答しない構成
となっているので、正規の入力信号には影響せず、信号
の歪み等の品質に影響しない。 ｄ）過電流補償は２ケのトランジスタで実現できるので
回路追加による回路規模の増大を小さくできる。
る。 ａ）増幅器内部で発生するオフセットによる出力段の過
電流を検出し、補正する回路を設けたので、製造ばらつ
きにより発生する過電流不良を激減できる。 ｂ）過電流検出回路は、出力段のトランジスタのチャネ
ル幅対チャネル長比に比べて十分小さなチャネル幅対チ
ャネル長比で構成したので、回路追加による消費電流増
を小さくできる。 ｃ）過電流検出回路は、出力段を構成するＰＭＯＳおよ
びＮＭＯＳのゲート電位の同相成分には応答しない構成
となっているので、正規の入力信号には影響せず、信号
の歪み等の品質に影響しない。 ｄ）過電流補償は２ケのトランジスタで実現できるので
回路追加による回路規模の増大を小さくできる。
【０１１４】
【発明の効果】この発明の演算増幅器によれば、入力信
号は第１差動増幅段により差動増幅される。この第１差
動増幅段の出力は第１増幅段により逆相で増幅される。
一方、入力信号は第２差動増幅段により差動増幅され
る。この第２差動増幅段の出力は第２増幅段により逆相
で増幅される。第１および第２増幅段の増幅度が大きけ
れば、その出力が第１電源電位および第２電源電位近く
まで振れる。また、第１増幅段の出力は第１レベルシフ
ト段により第１電源電位の方向にレベルシフトされる。
第２増幅段の出力は第２レベルシフト段により第２電源
電位の方向にレベルシフトされる。このように、第１お
よび第２増幅段の出力が電源電位近くになったとき、出
力段のトランジスタがオフ領域となることを避けるため
に、それらのレベルをシフトさせる。従って、抵抗負荷
に対して電源電圧近くの大電力を供給でき、無信号時の
電源電圧に対する消費電流の変動を小さくできる。ま
た、入力端子と出力段のＮチャネルトランジスタのゲー
トとの間と、入力端子とＰチャネルトランジスタのゲー
トとの間とを対称な構成としたので、波形歪みを小さく
できる。
号は第１差動増幅段により差動増幅される。この第１差
動増幅段の出力は第１増幅段により逆相で増幅される。
一方、入力信号は第２差動増幅段により差動増幅され
る。この第２差動増幅段の出力は第２増幅段により逆相
で増幅される。第１および第２増幅段の増幅度が大きけ
れば、その出力が第１電源電位および第２電源電位近く
まで振れる。また、第１増幅段の出力は第１レベルシフ
ト段により第１電源電位の方向にレベルシフトされる。
第２増幅段の出力は第２レベルシフト段により第２電源
電位の方向にレベルシフトされる。このように、第１お
よび第２増幅段の出力が電源電位近くになったとき、出
力段のトランジスタがオフ領域となることを避けるため
に、それらのレベルをシフトさせる。従って、抵抗負荷
に対して電源電圧近くの大電力を供給でき、無信号時の
電源電圧に対する消費電流の変動を小さくできる。ま
た、入力端子と出力段のＮチャネルトランジスタのゲー
トとの間と、入力端子とＰチャネルトランジスタのゲー
トとの間とを対称な構成としたので、波形歪みを小さく
できる。
【図１】演算増幅器の構成を示す図である。
【図２】バイアス回路の第１構成を示す図である。
【図３】バイアス回路の第２構成を示す図である。
【図４】演算増幅器の動作の説明に供する図である。
【図５】演算増幅器の他の構成を示す図である。
【図６】第１の過電流検出回路の構成を示す図である。
【図７】第２の過電流検出回路の構成を示す図である。
１０：第１差動増幅段 ２０：第１増幅段 ３０：第１レベルシフト段 ４０：第２差動増幅段 ５０：第２増幅段 ６０：第２レベルシフト段 ７０：出力段 ８０：第１位相補償回路 ９０：第２位相補償回路
Claims (20)
- 【請求項１】 Ｎチャネルトランジスタを差動増幅素子
として入力信号の差動増幅を行う第１差動増幅段と、 Ｐチャネルトランジスタを差動増幅素子として前記入力
信号の差動増幅を行う第２差動増幅段と、 前記第１差動増幅段の出力を逆相で増幅する第１増幅段
と、 前記第２差動増幅段の出力を逆相で増幅する第２増幅段
と、 第１電源電位にソースが接続されたＰチャネルトランジ
スタと第２電源電位にソースが接続されたＮチャネルト
ランジスタとを有し、前記第１および第２差動増幅段の
出力に基づき相補的動作を行う出力段と、 前記第１増幅段の出力を前記第１電源電位の方向にレベ
ルシフトして、前記出力段のＮチャネルトランジスタの
ゲートを制御する第１レベルシフト段と、 前記第２増幅段の出力を前記第２電源電位の方向にレベ
ルシフトして、前記出力段のＰチャネルトランジスタの
ゲートを制御する第２レベルシフト段とを具えることを
特徴とする演算増幅器。 - 【請求項２】 請求項１に記載の演算増幅器において、 前記第１および第２増幅段の各々は増幅用トランジスタ
および定電流素子により構成されており、 前記第１増幅段の増幅用トランジスタとして前記第１差
動増幅段の負荷トランジスタと実質的に同一特性のもの
を用いており、 前記第２増幅段の増幅用トランジスタとして前記第２差
動増幅段の負荷トランジスタと実質的に同一特性のもの
を用いていることを特徴とする演算増幅器。 - 【請求項３】 請求項１に記載の演算増幅器において、 前記第１および第２増幅段の出力直流電位は、これら第
１および第２増幅段の負荷素子を構成するトランジスタ
のソースおよびドレイン間の電圧が当該トランジスタの
スレッショルド電圧よりも小さくなるように設定してあ
ることを特徴とする演算増幅器。 - 【請求項４】 請求項１に記載の演算増幅器において、 前記第１差動増幅段、第２差動増幅段、第１増幅段、第
２増幅段、第１レベルシフト段および第２レベルシフト
段の各々の定電流素子を実現するトランジスタのバイア
ス電圧を、基準電源電圧を入力とするバイアス回路で発
生させることを特徴とする演算増幅器。 - 【請求項５】 請求項４に記載の演算増幅器において、 前記定電流素子を実現するトランジスタは、前記バイア
ス回路においてバイアス電圧を発生させるトランジスタ
と実質的に同一特性のトランジスタであり、これらトラ
ンジスタ間がミラー接続されていることを特徴とする演
算増幅器。 - 【請求項６】 請求項４に記載の演算増幅器において、 前記バイアス回路は、Ｐチャネルトランジスタで構成さ
れる定電流素子に流れる電流を決める第１バイアス電
圧、およびＮチャネルトランジスタで構成される定電流
素子に流れる電流を決める第２バイアス電圧を発生する
ものであり、 これら第１および第２バイアス電圧の決定は、１個のＰ
チャネルトランジスタまたは１個のＮチャネルトランジ
スタと基準電源電圧とで行うように構成してあることを
特徴とする演算増幅器。 - 【請求項７】 請求項１に記載の演算増幅器において、 前記出力段のＰチャネルトランジスタのゲートと前記第
１電源電位との間に第１パワーダウン制御用トランジス
タを設けてあり、 前記出力段のＮチャネルトランジスタのゲートと前記第
２電源電位との間に第２パワーダウン制御用トランジス
タを設けてあることを特徴とする演算増幅器。 - 【請求項８】 請求項１に記載の演算増幅器において、 前記出力段の出力端子と前記第２レベルシフト段の出力
端子との間に第１位相補償回路を設けてあり、 前記出力段の出力端子と前記第１レベルシフト段の出力
端子との間に第２位相補償回路を設けてあることを特徴
とする演算増幅器。 - 【請求項９】 請求項１に記載の演算増幅器において、 前記第１増幅段は、 前記第１電源電位にソースが接続され、前記第１差動増
幅段の出力端子にゲートが接続されたＰチャネルトラン
ジスタと、 前記第２電源電位にソースが接続され、ゲートが第２バ
イアス電位に接続され、ドレインが前記Ｐチャネルトラ
ンジスタのドレインに接続されたＮチャネルトランジス
タとを具えており、 前記Ｐチャネルトランジスタのドレインを出力端子とす
ることを特徴とする演算増幅器。 - 【請求項１０】 請求項１に記載の演算増幅器におい
て、 前記第２増幅段は、 前記第２電源電位にソースが接続され、前記第２差動増
幅段の出力端子にゲートが接続されたＮチャネルトラン
ジスタと、 前記第１電源電位にソースが接続され、ゲートが第１バ
イアス電位に接続され、ドレインが前記Ｎチャネルトラ
ンジスタのドレインに接続されたＰチャネルトランジス
タとを具えており、 前記Ｎチャネルトランジスタのドレインを出力端子とす
ることを特徴とする演算増幅器。 - 【請求項１１】 請求項１に記載の演算増幅器におい
て、 前記第１レベルシフト段は、 前記第１電源電位にソースが接続され、第１バイアス電
位にゲートが接続されたＰチャネルトランジスタと、 前記第１増幅段の出力端子にソースが接続され、ゲート
およびドレインが共通接続され、これらゲートおよびド
レインの共通接続点が前記Ｐチャネルトランジスタのド
レインに接続されたＮチャネルトランジスタとを具えて
おり、 前記ゲートおよびドレインの共通接続点を出力端子とす
ることを特徴とする演算増幅器。 - 【請求項１２】 請求項１に記載の演算増幅器におい
て、 前記第２レベルシフト段は、 前記第２電源電位にソースが接続され、第２バイアス電
位にゲートが接続されたＮチャネルトランジスタと、 前記第２増幅段の出力端子にソースが接続され、ゲート
およびドレインが共通接続され、これらゲートおよびド
レインの共通接続点が前記Ｎチャネルトランジスタのド
レインに接続されたＰチャネルトランジスタとを具えて
おり、 前記ゲートおよびドレインの共通接続点を出力端子とす
ることを特徴とする演算増幅器。 - 【請求項１３】 請求項８に記載の演算増幅器におい
て、 前記第１位相補償回路は、前記第２レベルシフト段と前
記出力段の出力端子との間に、Ｐチャネルトランジスタ
およびＮチャネルトランジスタで構成したＭＯＳ抵抗
と、キャパシタとを順次に直列に結合したものであり、 前記Ｐチャネルトランジスタのゲートが前記第２電源電
位に接続され、前記Ｎチャネルトランジスタのゲートが
前記第１電源電位に接続されていることを特徴とする演
算増幅器。 - 【請求項１４】 請求項８に記載の演算増幅器におい
て、 前記第２位相補償回路は、前記第１レベルシフト段と前
記出力段の出力端子との間に、Ｐチャネルトランジスタ
およびＮチャネルトランジスタで構成したＭＯＳ抵抗
と、キャパシタとを順次に直列に結合したものであり、 前記Ｐチャネルトランジスタのゲートが前記第２電源電
位に接続され、前記Ｎチャネルトランジスタのゲートが
前記第１電源電位に接続されていることを特徴とする演
算増幅器。 - 【請求項１５】 入力信号を差動増幅する第１および第
２の差動増幅手段と、該差動増幅手段の出力を増幅する
第１および第２の増幅手段と、該増幅手段の出力をレベ
ルシフトする第１および第２のレベルシフト手段と、第
１の電源電位にソースが接続されたＰチャネルＭＯＳト
ランジスタ及び第２の電源電位にソースが接続されたＮ
チャネルＭＯＳトランジスタを有し前記レベルシフト手
段の出力に基づき相補的動作を行う出力手段とを具備し
た演算増幅器において、 第１および第２のレベルシフト手段の出力の電位を検出
する第１および第２の過電流検出回路を設け、該過電流
検出出力に基づき第１および第２の増幅手段の電流増加
分を補償する第１および第２の電流補償手段を設けたこ
とを特徴とする演算増幅器。 - 【請求項１６】 前記第１の過電流検出回路は、第１お
よび第２のレベルシフト手段の逆相電位変動を検出し、
検出出力として、第２の電源電位を基準として、Ｎチャ
ネルＭＯＳトランジスタのスレッショルド電圧に電位変
動分を重畳させる手段を設けたことを特徴とする請求項
１５記載の演算増幅器。 - 【請求項１７】 前記第２の過電流検出回路は、第１お
よび第２のレベルシフト手段の逆相電位変動を検出し検
出出力として、第１の電源電位を基準として、Ｐチャネ
ルＭＯＳトランジスタのスレッショルド電圧に電位変動
分を重畳させる手段を設けたことを特徴とする請求項１
５または１６記載の演算増幅器。 - 【請求項１８】 前記第１および第２の過電流検出のた
めのＰチャネルＭＯＳトランジスタおよびＮチャネルＭ
ＯＳトランジスタのチャネル幅対チャネル長比は、第１
の電源電位にソースが接続されたＰチャネルＭＯＳトラ
ンジスタ及び第２の電源電位にソースが接続されたＮチ
ャネルＭＯＳトランジスタを有し前記レベルシフト手段
の出力に基づき相補的動作を行う出力手段のそれぞれの
トランジスタのチャネル幅対チャネル長比よりも十分小
さいことを特徴とする請求項１７記載の演算増幅器。 - 【請求項１９】 前記第１の電流補償手段は、Ｎチャネ
ルＭＯＳトランジスタで構成され、第１の増幅手段のＮ
チャネルＭＯＳトランジスタと並列に配置されたことを
特徴とする請求項１６乃至１８記載の演算増幅器。 - 【請求項２０】 前記第２の電流補償手段は、Ｐチャネ
ルＭＯＳトランジスタで構成され、第２の増幅手段のＰ
チャネルＭＯＳトランジスタと並列に配置されたことを
特徴とする請求項１７乃至１９記載の演算増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10144367A JPH11220341A (ja) | 1997-11-26 | 1998-05-26 | 演算増幅器 |
| US09/120,846 US6005440A (en) | 1997-11-26 | 1998-07-23 | Operational amplifier |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32463697 | 1997-11-26 | ||
| JP9-324636 | 1997-11-26 | ||
| JP10144367A JPH11220341A (ja) | 1997-11-26 | 1998-05-26 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220341A true JPH11220341A (ja) | 1999-08-10 |
Family
ID=26475799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10144367A Withdrawn JPH11220341A (ja) | 1997-11-26 | 1998-05-26 | 演算増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6005440A (ja) |
| JP (1) | JPH11220341A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009159508A (ja) * | 2007-12-27 | 2009-07-16 | Nec Electronics Corp | 演算増幅器及び積分回路 |
| JP2014082535A (ja) * | 2012-10-12 | 2014-05-08 | Asahi Kasei Electronics Co Ltd | 演算増幅器 |
Families Citing this family (16)
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|---|---|---|---|---|
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| US6121837A (en) * | 1998-11-12 | 2000-09-19 | Exar Corporation | Constant gain amplifier |
| KR100372633B1 (ko) * | 2000-07-20 | 2003-02-17 | 주식회사 하이닉스반도체 | 오프셋 전압을 갖는 비교기 |
| US6433637B1 (en) * | 2001-03-23 | 2002-08-13 | National Semiconductor Corporation | Single cell rail-to-rail input/output operational amplifier |
| US6566952B1 (en) * | 2001-07-27 | 2003-05-20 | Cypress Semiconductor Corp. | Operational amplifier with extended output voltage range |
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| JP3847241B2 (ja) * | 2002-10-01 | 2006-11-22 | Ｎｅｃエレクトロニクス株式会社 | 演算増幅器 |
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