JP3847241B2 - 演算増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は演算増幅器に関し、特に、広入出力レンジが可能で、かつ大きな負荷を駆動する演算増幅器に関する。
【０００２】
【従来の技術】
従来の演算増幅器について、図面を参照して説明する。図１９を参照すると、従来の演算増幅器は、差動入力信号を差動入力端子（ＩＮ１９１）および差動入力端子（ＩＮ１９２）に受ける差動入力段１（１９０１）と、差動入力信号を差動入力端子（ＩＮ１９３）および差動入力端子（ＩＮ１９４）に受ける差動入力段２（１９０２）と、差動入力段１（１９０１）とグランド間に接続する定電流源１（１９１１）と、差動入力段２（１９０２）と電源間に接続する定電流源２（１９２２）と、演算増幅器の出力信号を出力する出力端子（１９０３）と、ソース電極を電源ＶＣＣ（１９３１）に接続し、ドレイン電極を出力端子（１９０３）に接続し、出力端子（１９０３）を介して接続された負荷（図示せず）に出力電流を流し込むＰチャネルＦＥＴＭ１（１９０４）と、ソース電極をグランド電源ＶＳＳ（１９３２）に接続し、ドレイン電極を出力端子（１９０３）に接続し、出力端子（１９０３）を介して接続された負荷（図示せず）から出力電流を引き込むＮチャネルＦＥＴＭ２（１９０５）とを備える。
【０００３】
さらに、従来の演算増幅器は、ドレイン電極を差動入力段１（１９０１）に接続し、ゲート電極を出力端子（１９０３）に接続し、出力端子（１９０３）の出力レベルに対応して、差動入力段１（１９０１）を制御するＮチャネルＦＥＴＭ３（１９０７）と、ドレイン電極をＮチャネルＦＥＴＭ３（１９０７）のソース電極に接続し、ゲート電極に駆動段回路（１９３５）の第１の制御信号を受け、ソース電極をグランド電源ＶＳＳ（１９３３）に接続するＮチャネルＦＥＴＭ４（１９０８）と、ソース電極を電源ＶＣＣ（１９３４）に接続し、ゲート電極に駆動段回路（１９３５）の第２の制御信号を受け、出力端子（１９０３）の出力レベルに対応して、差動入力段２（１９０２）を制御するＰチャネルＦＥＴＭ５（１９０９）と、ドレイン電極を差動入力段２（１９０２）に接続し、ソース電極をＰチャネルＦＥＴＭ５（１９０９）のドレイン電極に接続し、ゲート電極を出力端子（１９０３）に接続するＰチャネルＦＥＴＭ６（１９１０）とを備える。
【０００４】
また、差動入力段１（１９０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（１９０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成である。
【０００５】
すなわち、差動入力段１（１９０１）は、差動入力端子（ＩＮ１９１）にゲート電極を接続し、差動入力端子（ＩＮ１９２）にゲート電極を接続した第１の差動トランジスタ対（ＭＭ５、ＭＭ６）と、第１の差動トランジスタ対（ＭＭ５、ＭＭ６）の負側の出力端子と高電位電源線ＶＣＣ（１９３１）との間に接続された第１の電流ミラー回路（ＭＭ１、ＭＭ２）と、第１の差動トランジスタ対（ＭＭ５、ＭＭ６）の負側の出力端子と高電位電源線ＶＣＣ（１９３１）との間に接続された第２の電流ミラー回路（ＭＭ３、ＭＭ４）とから構成される。
【０００６】
また、差動入力段２（１９０１）は、差動入力端子（ＩＮ１９３）にゲート電極を接続し、差動入力端子（ＩＮ１９４）にゲート電極を接続した第２の差動トランジスタ対（ＭＭ７、ＭＭ８）と、第２の差動トランジスタ対（ＭＭ７、ＭＭ８）と低電位電源線ＶＳＳ（１９３２）との間に接続された負荷回路（ＭＭ９、ＭＭ１０）とから構成される。
【０００７】
次に、再び、図１９を参照して、従来の演算増幅器の動作を簡単に説明する。従来の演算増幅器は、差動入力段１（１９０１）、差動入力段２（１９０２）に出力端子（１９０３）の電位を上昇させる信号が入った場合は、ＰチャネルＦＥＴＭ１（１９０４）のゲート電極とＮチャネルＦＥＴＭ２（１９０５）のゲート電極は下降し、その信号がそれぞれＰチャネルＦＥＴＭ５（１９０９）とＮチャネルＦＥＴＭ４（１９０８）のゲート電極に入力される。
【０００８】
このときＰチャネルＦＥＴＭ５（１９０９）のゲート電極には、下降したＰチャネルＦＥＴＭ１（１９０４）の信号が入力され、差動入力段２（１９０２）の電流値を増加させ高スルーレートを得ることができる。
【０００９】
一方、従来の演算増幅器は、差動入力段１（１９０１）、差動入力段２（１９０２）に出力端子（１９０３）の電位を下降させる信号が入った場合は、ＰチャネルＦＥＴＭ１（１９０４）のゲート電極とＮチャネルＦＥＴＭ２（１９０５）のゲート電極は上昇し、その信号がそれぞれＰチャネルＦＥＴＭ５（１９０９）とＮチャネルＦＥＴＭ４（１９０８）のゲート電極に入力される。このときＮチャネルＦＥＴＭ４（１９０８）のゲート電極には上昇したＮチャネルＦＥＴＭ２（１９０５）の信号が入力され差動入力段１（１９０１）の電流値を増加させ高スルーレートをえることができる。
【００１０】
このような演算増幅器は、例えば、特許文献１に開示されている。
【００１１】
【特許文献１】
特開平１１−０８８０７６号公報（段落番号００２６〜段落番号００３５、図１、図２）
【００１２】
【発明が解決しようとする課題】
しかしながら、負荷駆動用の演算増幅器は消費電力が小さく、高スルーレートが要求される。このスルーレートを向上させる発明は数多く提案されている。例えば外部信号によりスルーレートを調整する等があるが、これはデータの変化が無い場合でも電流値を増加させたり、制御回路を必要とするためにパフォーマンスが悪いという問題がある。
【００１３】
また、外部信号を使わず演算増幅器内に自己制御回路を持ちスルーレートを向上させる発明では、ＰチャネルＦＥＴ受け差動入力段とＮチャネルＦＥＴ受け差動入力段のどちらか一方のみの電流値を増加させるため、スルーレートがトランジスタの閾値Ｖｔによって制限され広入出力レンジでスルーレートが向上しないという問題がある。
【００１４】
本発明は、演算増幅器内部に自己制御回路を持ち、トランジスタの閾値Ｖｔの制限を受けずに広入出力レンジで高スルーレートを得ることが出来る演算増幅器を提案することである。
【００１５】
【課題を解決するための手段】
本発明の演算増幅器は、フルレンジで入力可能な差動入力段と、その差動入力段の電流値を決定する電流源回路と、その電流源回路をコントロールする位相反転回路と、駆動段と出力段とを有し、出力段のトランジスタと電流源回路との間に接続された位相反転回路を設けたことを特徴とする。
【００１６】
すなわち、本発明の演算増幅器は、第１の電源線と第２の電源線間に設置され、差動入力信号を第１の差動入力端子および第２の差動入力端子に受ける第１の差動トランジスタ対と、前記第１の電源線と前記第２の電源線間に設置され、前記差動入力信号を第３の差動入力端子および第４の差動入力端子に受ける第２の差動トランジスタ対と、前記第１の差動トランジスタ対と前記第２の電源線間に接続する第１の電流源回路と、前記第２の差動トランジスタ対と前記第１の電源線間に接続する第２の電流源回路と、出力信号を出力する出力端子と、前記出力端子を介して駆動出力電流を流し込む第１のトランジスタと、前記出力端子を介して駆動出力電流を引き込む第２のトランジスタと、前記出力信号の信号出力レベルに対応して前記駆動出力電流を制御する出力駆動回路と、前記出力駆動回路の駆動出力レベルに応答し、前記信号出力レベルの上昇または下降に応じて前記第１の差動トランジスタ対の回路電流を制御する第１の位相反転回路と、前記出力駆動回路の駆動出力レベルに応答し、前記信号出力レベルの下降または上昇に応じて前記第２の差動トランジスタ対の回路電流を制御する第２の位相反転回路とを備える構成である。
【００１７】
また、本発明の演算増幅器は、第１、第２の入力端子と、前記第１、第２の入力端子に第２電極がそれぞれ接続され、互いに逆伝導型の第１、第２の差動トランジスタ対と、前記第１の差動トランジスタ対の負側の出力端子と前記第２の差動トランジスタ対の正側の出力端子と第１の電源端子との間に接続された第１の電流ミラー回路と、前記第２の差動トランジスタ対の正側の出力端子と前記第１の差動トランジスタ対の負側の出力端子と第１の電源端子との間に接続された第２の電流ミラー回路と、前記第２の差動トランジスタ対と第２の電源端子との間に接続された負荷回路と、前記第１の電流ミラー回路と前記負荷回路の接続端子に接続され、出力トランジスタを制御する出力端子を２本有した出力駆動回路と、前記出力駆動回路の一方の出力端子に第２電極が接続され、第１電極と第３電極をそれぞれ第１の電源端子と出力端子に接続した第１のトランジスタと、前記出力駆動回路のもう一方の出力端子に第２電極が接続され、第１電極と第３電極をそれぞれ第２の電源端子と出力端子に接続した第２のトランジスタと、前記第１、第２の差動トランジスタ対に接続され、前記出力駆動段回路の出力信号によって制御される第１、第２の電流源回路と、前記出力駆動回路の駆動出力レベルに応答し、前記信号出力レベルの上昇または下降に応じて前記第１の差動トランジスタ対の回路電流を制御する第１の位相反転回路と、前記出力駆動回路の駆動出力レベルに応答し、前記信号出力レベルの下降または上昇に応じて前記第２の差動トランジスタ対の回路電流を制御する第２の位相反転回路とを備える構成である。
【００１８】
またさらに、本発明の演算増幅器は、前記第１の電流源回路は、第２電極を前記第１の位相反転回路に接続し、さらに、第１電極、第３電極をそれぞれ前記第２の電源端子と前記第１の差動トランジスタ対に接続する第３のトランジスタと、前記第１の差動トランジスタ対と第２の電源端子と出力端子と前記第２のトランジスタの第２電極に接続する第３の電流源回路と、前記第２の電流源回路は、第２電極を前記第２の位相反転回路に接続し、第１、第３電極をそれぞれ前記第１の電源端子と前記第２の差動トランジスタ対に接続する第４のトランジスタと、前記差動トランジスタ対と第１の電源端子と前記出力端子と前記第１のトランジスタの第２電極のそれぞれに接続する第４の電流源回路とを備える構成である。
【００１９】
この手段を使用すれば、通常フルレンジで入力可能な差動入力段はＰチャネルＦＥＴ受け、ＮチャネルＦＥＴ受け差動入力段から構成されておりその両方に入力信号の変化を伝達することが出来るためにフルレンジで高スルーレートを得ることができる。
【００２０】
また、信号の変化点でのみ入力段の電流値を増加させるために低消費電力化には有効である。ここで、従来の技術でのスルーレートと電流値と本発明を使用した時のスルーレートと電流値の比較を図２０に示す。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の演算増幅器の実施の形態について説明する。
【００２２】
図１は、本発明の第１の実施の形態に係る演算増幅器の構成を示した図である。
【００２３】
図１を参照すると、本発明の第１の実施の形態に係る演算増幅器は、差動入力信号を差動入力端子（ＩＮ１１）および差動入力端子（ＩＮ１２）に受け、高電位電源線ＶＣＣ（１３１）と低電位電源線ＶＳＳ（１３３）との間に設置される差動入力段１（１０１）と、
差動入力信号を差動入力端子（ＩＮ１３）および差動入力端子（ＩＮ１４）に受け、高電位電源線ＶＣＣ（１３４）と低電位電源線ＶＳＳ（１３２）との間に設置される差動入力段２（１０２）と、
差動入力段１（１０１）と低電位電源線ＶＳＳ（１３３）との間に設置され、位相反転回路１（１０５）とＮチャネルＦＥＴＭ２（１０９）のゲート電極と位相反転回路２（１０６）のそれぞれに接続する電流源回路１（１０３）と、
高電位電源線ＶＣＣ（１３４）と差動入力段２（１０２）との間に設置され、位相反転回路２（１０６）とＰチャネルＦＥＴＭ１（１０８）のゲート電極と位相反転回路１（１０５）のそれぞれに接続する電流源回路２（１０４）と、
高電位電源線ＶＣＣ（１３１）と低電位電源線ＶＳＳ（１３３）との間に設置され、ＰチャネルＦＥＴＭ１（１０８）のゲート電極と駆動段回路（１０７）と電流源回路２（１０４）と電流源回路１（１０３）のそれぞれに接続する位相反転回路１（１０５）と、
高電位電源線ＶＣＣ（１３４）と低電位電源線ＶＳＳ（１３２）との間に設置され、ＮチャネルＦＥＴＭ２（１０９）のゲート電極と駆動段回路（１０７）と電流源回路１（１０３）と電流源回路２（１０４）のそれぞれに接続する位相反転回路２（１０６）と、
高電位電源線ＶＣＣ（１３１）と低電位電源線ＶＳＳ（１３２）との間に設置され、差動入力段１（１０１）と差動入力段２（１０２）とＰチャネルＦＥＴＭ１（１０８）のゲート電極と位相反転回路１（１０５）と電流源回路２（１０４）とＮチャネルＦＥＴＭ２（１０９）のゲート電極と位相反転回路２（１０６）と電流源回路１（１０３）のそれぞれに接続する駆動段回路（１０７）とを備える。
【００２４】
さらに、本発明の第１の実施の形態に係る演算増幅器は、ドレイン電極を出力端子（１１０）とＮチャネルＦＥＴＭ２（１０９）のドレイン電極に接続し、ゲート電極を駆動段回路（１０７）と位相反転回路１（１０５）と電流源回路２（１０４）に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１（１０８）と、
ドレイン電極を、出力端子（１１０）とＰチャネルＦＥＴＭ１（１０８）のドレイン電極に接続し、ゲート電極を駆動段回路（１０７）と位相反転回路２（１０６）と電流源回路１（１０３）に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ２（１０９）と、
ＰチャネルＦＥＴＭ１（１０８）のドレイン電極とＮチャネルＦＥＴＭ２（１０９）のドレイン電極と接続し、さらに差動入力段１（１０１）と差動入力段２（１０２）に接続する出力端子（１１０）とを備える。
【００２５】
また、差動入力段１（１０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（１０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成である。
【００２６】
すなわち、差動入力段１（１０１）は、差動入力端子（ＩＮ１１）にゲート電極を接続し、差動入力端子（ＩＮ１２）にゲート電極を接続した第１の差動トランジスタ対（ＭＭ５、ＭＭ６）と、第１の差動トランジスタ対（ＭＭ５、ＭＭ６）の負側の出力端子と高電位電源線ＶＣＣ（１３１）との間に接続された第１の電流ミラー回路（ＭＭ１、ＭＭ２）と、第１の差動トランジスタ対（ＭＭ５、ＭＭ６）の負側の出力端子と高電位電源線ＶＣＣ（１３１）との間に接続された第２の電流ミラー回路（ＭＭ３、ＭＭ４）とから構成される。
【００２７】
また、差動入力段２（１０１）は、差動入力端子（ＩＮ１３）にゲート電極を接続し、差動入力端子（ＩＮ１４）にゲート電極を接続した第２の差動トランジスタ対（ＭＭ７、ＭＭ８）と、第２の差動トランジスタ対（ＭＭ７、ＭＭ８）と低電位電源線ＶＳＳ（１３２）との間に接続された負荷回路（ＭＭ９、ＭＭ１０）とから構成される。
【００２８】
次に、本発明の第１の実施の形態に係る演算増幅器の動作を説明する。
【００２９】
差動入力段１（１０１）、差動入力段２（１０２）に入力信号が入力されると、演算増幅器の出力端子（１１０）は入力信号に追従しようとする。その際にＰチャネルＦＥＴＭ１（１０８）、ＮチャネルＦＥＴＭ２（１０９）のゲート電極は上昇または下降し、電流源回路１（１０３）にはＮチャネルＦＥＴＭ２（１０９）のゲート電極とＰチャネルＦＥＴＭ１のゲート電極を位相反転回路１（１０５）によって位相反転された信号が入力される。
【００３０】
また、電流源回路２（１０４）には、ＰチャネルＦＥＴＭ１（１０８）のゲート電極とＮチャネルＦＥＴＭ２のゲート電極を位相反転回路２（１０６）によって位相反転された信号が入力される。つまり、電流源回路１（１０１）、電流源回路２（１０２）の入力には、位相の違う信号が入力されている。この位相の違う信号は、入力信号が変化したときのみ変化し、差動入力段１（１０１）および差動入力段２（１０２）の電流値を増加させる。
【００３１】
上記手段を用いれば、入力電圧によって差動入力段１（１０１）、差動入力段２（１０２）のどちらかがオフしたとしても、それぞれの差動入力段の電流源回路には、逆相の信号が入力されているために、スルーレートがフルレンジで向上する。また、入力信号の変化のみで電流値を増加させるために電流値の増加量はほとんど無い。
【００３２】
図２は、本発明の第２の実施の形態に係る演算増幅器の構成を示した図である。
【００３３】
回路構成は、本発明の第１の実施の形態に係る演算増幅器（図１参照）の回路の極性を逆にし点であり、本発明の第１の実施の形態に係る演算増幅器の回路構成からの変更点は、ＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換えた点である。
【００３４】
本発明の第２の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に第１の実施の形態と同様となる。このため、動作の説明は省略する。
【００３５】
図３は、本発明の第３の実施の形態に係る演算増幅器の構成を示した図である。
【００３６】
本発明の第３の実施の形態に係る演算増幅器の回路構成は、電流源回路１（３０３）、電流源回路２（３０４）とグランド・電源間にそれぞれ並列に定電流源１（３１１）、定電流源２（３１２）を接続した以外は、本発明の第１の実施の形態に係る演算増幅器の回路構成と同じである。
【００３７】
本発明の第３の実施の形態に係る演算増幅器の動作は、入力信号により電流値を変化させる電流源回路１（３０３）、電流源回路２（３０４）に安定した電流値を供給する定電流源１（３１１）、定電流源２（３１２）を追加し、入力段の安定性を増加させただけであり、実質的に、第１の実施の形態と同様となる。このため、動作の説明は省略する。
【００３８】
図４は、本発明の第４の実施の形態に係る演算増幅器の構成を示した図である。
【００３９】
本発明の第４の実施の形態に係る演算増幅器は、本発明の第３の実施の形態に係る演算増幅器の回路の極性を逆にし点であり、図３の回路構成からの変更点はＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換え、これに伴い定電流源１（４１１）、定電流源２（４１２）を第３の実施の形態と逆極性にした点である。
【００４０】
本発明の第４の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に、第３の実施の形態と同様となる。このため、動作の説明は省略する。
【００４１】
図５は本発明の第５の実施の形態に係る演算増幅器の構成を示した図である。
【００４２】
本発明の第５の実施の形態に係る演算増幅器の回路構成は、差動入力信号を差動入力端子（ＩＮ５１）および差動入力端子（ＩＮ５２）に受け、高電位電源線ＶＣＣ（５３１）と低電位電源線ＶＳＳ（５３３）との間に設置される差動入力段１（５０１）と、
差動入力信号を差動入力端子（ＩＮ５３）および差動入力端子（ＩＮ５４）に受け、高電位電源線ＶＣＣ（５３４）と低電位電源線ＶＳＳ（５３２）との間に設置される差動入力段２（５０２）と、
高電位電源線ＶＣＣ（５３１）と低電位電源線ＶＳＳ（５３３）との間に設置され、ＰチャネルＦＥＴＭ１（５０７）のゲート電極と駆動段回路（５０５）とＰチャネルＦＥＴＭ６（５１２）とＮチャネルＦＥＴＭ３（５０９）のゲート電極にそれぞれに接続する位相反転回路１（５０３）と、
高電位電源線ＶＣＣ（５３４）と低電位電源線ＶＳＳ（５３２）との間に設置され、ＮチャネルＦＥＴＭ２（５０８）のゲート電極と駆動段回路（５０５）とＮチャネルＦＥＴＭ４（５１０）とＰチャネルＦＥＴＭ５（５１１）のゲート電極にそれぞれに接続する位相反転回路２（５０４）と、
ＰチャネルＦＥＴＭ１（５０７）のゲート電極と位相反転回路１（５０３）とＰチャネルＦＥＴＭ６（５１２）のゲート電極とＮチャネルＦＥＴＭ２（５０８）のゲート電極と位相反転回路２（５０４）とＮチャネルＦＥＴＭ４（５１０）のゲート電極と差動入力段１（５０１）と差動入力段２（５０２）に接続する駆動段回路（５０５）と、
ドレイン電極を出力端子（５０６）とＮチャネルＦＥＴＭ２（５０８）のドレイン電極に接続し、ゲート電極を駆動段回路（５０５）と位相反転回路１（５０３）とＰチャネルＦＥＴＭ６（５１２）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１（５０７）と、
ドレイン電極を出力端子（５０６）とＰチャネルＦＥＴＭ１（５０７）のドレイン電極に接続し、ゲート電極を駆動段回路（５０５）とＮチャネルＦＥＴＭ４（５１０）のゲート電極と位相反転回路２（５０４）に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ２（５０８）と、
ドレイン電極を差動入力端子１（５０１）に接続し、ゲート電極を位相反転回路１（５０３）に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ３（５０９）と、
ドレイン電極を差動入力段１（５０１）に接続し、ゲート電極をＮチャネルＦＥＴＭ２のゲート電極と駆動段回路（５０５）と位相反転回路２（５０４）に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ４（５１０）と、
ドレイン電極を差動入力段２（５０２）に接続し、ゲート電極を位相反転回路２（５０４）に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ５（５１１）と、
ドレイン電極を差動入力段２（５０２）に接続し、ゲート電極をＰチャネルＦＥＴＭ１（５０７）のゲート電極と駆動段回路（５０５）と位相反転回路１（５０３）に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ６（５１２）と、
ＰチャネルＦＥＴＭ１（５０７）のドレイン電極とＮチャネルＦＥＴＭ２（５０８）のドレイン電極と接続し、さらに差動入力段１（５０１）と差動入力段２（５０２）に接続する出力端子（５０６）とから構成される。
【００４３】
また、差動入力段１（５０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（５０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成であり、その回路構成は、本発明の第１の実施の形態に係る演算増幅器の構成と同一である。
【００４４】
次に、本発明の第５の実施の形態に係る演算増幅器の動作を説明すると、差動入力段１（５０１）、差動入力段２（５０２）に入力信号が入力されると、演算増幅器の出力端子（５０６）は入力信号に追従しようとする。
【００４５】
例えば、上昇の信号が入力された場合、ＰチャネルＦＥＴＭ１（５０７）、ＮチャネルＦＥＴＭ２（５０８）のゲート電極は下降する。ＮチャネルＦＥＴＭ３（５０９）のゲート電極には、ＰチャネルＦＥＴＭ１（５０７）のゲート電極を位相反転回路１（５０３）によって位相反転された信号、つまり、上昇の信号が入力される。ＮチャネルＦＥＴＭ４（５１０）のゲート電極には、ＮチャネルＦＥＴＭ２（５０８）のゲート電極が入力されるため下降の信号が入力される。ＰチャネルＦＥＴＭ５（５１１）のゲート電極には、ＮチャネルＦＥＴＭ２（５０８）のゲート電極を位相反転回路２（５０４）によって位相反転された信号、つまり、上昇の信号が入力される。ＰチャネルＦＥＴＭ６（５１２）のゲート電極にはＰチャネルＦＥＴＭ１（５０７）のゲート電極が入力されるため下降の信号が入力される。入力信号に下降の信号が入力された場合は、上昇時の逆位相の信号がそれぞれのゲート電極に入力される。
【００４６】
上記手段を用いれば、ＮチャネルＦＥＴＭ３（５０９）、ＮチャネルＦＥＴＭ４（５１０）はＮチャネルＦＥＴであり、それぞれに逆相の信号が入るために、入力信号の変化点で差動入力段１（５０１）に大電流を流すことが出来る。
【００４７】
また、ＰチャネルＦＥＴＭ５（５１１）、ＰチャネルＦＥＴＭ６（５１２）はＰチャネルＦＥＴであり、それぞれに逆相の信号が入るために、入力信号の変化点で差動入力段２（５０２）に大電流を流すことが出来る。
【００４８】
つまり、入力信号の変化点で差動入力段１（５０１）と差動入力段２（５０２）の両方に大電流を流すことが出来るために、入力信号の電圧により差動入力段１（５０１）、差動入力段２（５０２）のどちらかがオフ状態になっても差動入力段全体に大電流を流すことができ、フルレンジで高スルーレートを得ることが出来る。また、入力信号の変化のみで電流値を増加させるために電流値の増加量はほとんど無い。
【００４９】
図６は本発明の第６の実施の形態に係る演算増幅器の構成を示した図である。
【００５０】
本発明の第６の実施の形態に係る演算増幅器の回路構成は、図５に示す本発明の第５の実施の形態に係る演算増幅器の回路の極性を逆にした点であり、図５の本発明の第５の実施の形態に係る演算増幅器の回路構成からの変更点は、ＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換えた点である。
【００５１】
本発明の第６の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に第５の実施の形態と同様となる。このため、動作の説明は省略する。
【００５２】
図７は本発明の第７の実施の形態に係る演算増幅器の構成を示した図である。
【００５３】
本発明の第７の実施の形態に係る演算増幅器の回路構成として、入力信号が入力される差動入力段１（７０１）、差動入力段２（７０２）と、
ＮチャネルＦＥＴＭ３（７０９）のゲート電極とＰチャネルＦＥＴＭ１（７０７）のゲート電極と駆動段回路（７０５）とＰチャネルＦＥＴＭ７（７１３）に接続する位相反転回路１（７０３）と、
ＰチャネルＦＥＴＭ６（７１２）のゲート電極とＮチャネルＦＥＴＭ２（７０８）のゲート電極と駆動段回路（７０５）とＮチャネルＦＥＴＭ５（７１１）に接続する位相反転回路２（７０４）と、
ＰチャネルＦＥＴＭ１（７０７）のゲート電極と位相反転回路１（７０３）とＰチャネルＦＥＴＭ７（７１３）とＮチャネルＦＥＴＭ２（７０８）のゲート電極と位相反転回路２（７０４）とＮチャネルＦＥＴＭ５（７１１）のゲート電極と差動入力段１（７０１）と差動入力段２（７０２）に接続する駆動段回路（７０５）と、
ドレイン電極を出力端子（７０６）とＮチャネルＦＥＴＭ２（７０８）のドレイン電極とＮチャネルＦＥＴＭ４（７１０）のゲート電極とＰチャネルＦＥＴＭ８（７１４）のゲート電極に接続し、ゲート電極を駆動段回路（７０５）と位相反転回路１（７０３）とＰチャネルＦＥＴＭ７（７１３）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１（７０７）と、
ドレイン電極を出力端子（７０６）とＰチャネルＦＥＴＭ１（７０７）のドレイン電極とＮチャネルＦＥＴＭ４（７１０）のゲート電極とＰチャネルＦＥＴＭ８（７１４）のゲート電極に接続し、ゲート電極を駆動段回路（７０５）と位相反転回路２（７０４）とＮチャネルＦＥＴＭ５（７１１）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ２（７０８）と、
ドレイン電極を差動入力段１（７０１）に接続し、ゲート電極を位相反転回路１（７０３）に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ３（７０９）と、
ドレイン電極を差動入力段１（７０１）に接続し、ゲート電極を出力端子（７０６）とＰチャネルＦＥＴＭ８（７１４）のゲート電極とＰチャネルＦＥＴＭ１（７０７）のドレイン電極とＮチャネルＦＥＴＭ２（７０８）に接続し、ソース電極をＮチャネルＦＥＴＭ５（７１１）のドレイン電極に接続するＮチャネルＦＥＴＭ４（７１０）と、
ドレイン電極にＮチャネルＦＥＴＭ４（７１０）のソース電極を接続し、ゲート電極をＮチャネルＦＥＴＭ２（７０８）のゲート電極と駆動段回路（７０５）と位相反転回路２（７０４）に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ５（７１１）と、
ドレイン電極を差動入力段２（７０２）に接続し、ゲート電極を位相反転回路２（７０４）に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ６（７１２）と、
ドレイン電極をＰチャネルＦＥＴＭ８（７１４）のソース電極に接続し、ゲート電極をＰチャネルＦＥＴＭ１（７０７）のゲート電極と駆動段回路（７０５）と位相反転回路１（７０３）に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ７（７１３）と、
ドレイン電極を差動入力段２（７０２）と接続し、ゲート電極を出力端子（７０６）とＮチャネルＦＥＴＭ４（７１０）のゲート電極とＰチャネルＦＥＴＭ１（７０７）のドレイン電極とＮチャネルＦＥＴＭ２（７０８）のドレイン電極に接続し、ソース電極をＰチャネルＦＥＴＭ７（７１３）のドレイン電極と接続するＰチャネルＦＥＴＭ８（７１４）と、
差動入力段１（７０１）とグランド間に接続する定電流源１（７１５）と、
電源と差動入力段２（７０２）間に接続する定電流源２（７１６）と、
ＰチャネルＦＥＴＭ１（７０７）のドレイン電極とＮチャネルＦＥＴＭ２（７０８）のドレイン電極とＮチャネルＦＥＴＭ４（７１０）のゲート電極とＰチャネルＦＥＴＭ８（７１４）のゲート電極と接続し、さらに差動入力段１（７０１）と差動入力段２（７０２）に接続する出力端子（７０６）とから構成される。
【００５４】
また、差動入力段１（７０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（７０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成であり、その回路構成は、本発明の第１の実施の形態に係る演算増幅器の構成と同一である。
【００５５】
本発明の第７の実施の形態に係る演算増幅器の基本的な動作は、第５の実施の形態と同様であるが、新規に追加されるＮチャネルＦＥＴＭ４（７１０）、ＰチャネルＦＥＴＭ８（７１４）と定電流源１（７１５）、定電流源２（７１６）について説明する。
【００５６】
本発明の第７の実施の形態に係る演算増幅器のＮチャネルＦＥＴＭ４（７１０）およびＮチャネルＦＥＴＭ５（７１１）のゲート電極には、逆位相が入力される。そのため、差動入力段１（７０１）に貫通電流が流れるのを防ぐように、ＮチャネルＦＥＴＭ４（７１０）は接続される。
【００５７】
また、ＰチャネルＦＥＴＭ７（７１３）、ＰチャネルＦＥＴＭ８（７１４）についてもそれぞれのゲート電極に逆位相の信号が入力されるため、差動入力段２（７０２）に貫通電流が流れないように、ＰチャネルＦＥＴＭ８（７１４）は接続される。定電流源１（７１５）、定電流源２（７１６）については、差動入力段１（７０１）、差動入力段２（７０２）のスタティック電流を決める役割をはたす。
【００５８】
上記した手段を用いれば、回路全体の電流値を決めやすく、かつ差動入力段１（７０１）、差動入力段２（７０２）に貫通電流が流れずにフルレンジで高スルーレートを得ることができる。
【００５９】
図８は本発明の第８の実施の形態に係る演算増幅器の構成を示した図である。
【００６０】
本発明の第８の実施の形態に係る演算増幅器の回路構成は、図７の回路の極性を逆にした点であり、図７の回路構成からの変更点はＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換え、これに伴い定電流源１（８１５）、定電流源２（８１６）を第７の実施の形態と逆極性にした点である。
【００６１】
本発明の第８の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に、第７の実施の形態と同様となる。このため、動作の説明は省略する。
【００６２】
図９は本発明の第９の実施の形態に係る演算増幅器の構成を示した図である。
【００６３】
本発明の第９の実施の形態に係る演算増幅器の回路構成として、入力信号が入力される差動入力段１（９０１）、差動入力段２（９０２）と、
ＰチャネルＦＥＴＭ１（９０５）のゲート電極とＰチャネルＦＥＴＭ６（９１０）のゲート電極とＰチャネルＦＥＴＭ９（９１３）のゲート電極とＮチャネルＦＥＴＭ２（９０６）のゲート電極とＮチャネルＦＥＴＭ５（９０９）のゲート電極とＮチャネルＦＥＴＭ１２（９１６）のゲート電極と差動入力段１（９０１）と差動入力段２（９０２）に接続する駆動段回路（９０３）と、
ＰチャネルＦＥＴＭ１（９０５）のドレイン電極とＮチャネルＦＥＴＭ２（９０６）のドレイン電極とＮチャネルＦＥＴＭ４（９０８）のゲート電極とＰチャネルＦＥＴＭ１０（９１４）のゲート電極に接続し、さらに差動入力段１（９０１）と差動入力段２（９０２）に接続する出力端子（９０４）と、
ドレイン電極を出力端子（９０４）とＮチャネルＦＥＴＭ２（９０６）のドレイン電極とＮチャネルＦＥＴＭ４（９０８）のゲート電極とＰチャネルＦＥＴＭ１０（９１４）のゲート電極に接続し、ゲート電極を駆動段回路（９０３）とＰチャネルＦＥＴＭ６（９１０）のゲート電極とＰチャネルＦＥＴＭ９（９１３）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１（９０５）と、
ドレイン電極を出力端子（９０４）とＰチャネルＦＥＴＭ１（９０５）のドレイン電極とＮチャネルＦＥＴＭ４（９０８）のゲート電極とＰチャネルＦＥＴＭ１０（９１４）のゲート電極に接続し、ゲート電極を駆動段回路（９０３）とＮチャネルＦＥＴＭ５（９０９）のゲート電極とＮチャネルＦＥＴＭ１２（９１６）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ２（９０６）と、
ドレイン電極を差動入力段１（９０１）に接続し、ゲート電極をＮチャネルＦＥＴＭ７（９１１）のゲート電極とＮチャネルＦＥＴＭ７（９１１）のドレイン電極とＰチャネルＦＥＴＭ６（９１０）のドレイン電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ３（９０７）と、
ドレイン電極を差動入力段１（９０１）に接続し、ゲート電極を出力端子（９０４）とＰチャネルＦＥＴＭ１０（９１４）のゲート電極とＰチャネルＦＥＴＭ１（９０５）のドレイン電極とＮチャネルＦＥＴＭ２（９０６）のドレイン電極に接続し、ソース電極をＮチャネルＦＥＴＭ５（９０９）のドレイン電極に接続するＮチャネルＦＥＴＭ４（９０８）と、
ドレイン電極にＮチャネルＦＥＴＭ４（９０８）のソース電極を接続し、ゲート電極をＮチャネルＦＥＴＭ２（９０６）のゲート電極と駆動段回路（９０３）とＮチャネルＦＥＴＭ１２（９１６）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ５（９０９）と、
ドレイン電極をＮチャネルＦＥＴＭ７（９１１）のゲート電極とＮチャネルＦＥＴＭ７（９１１）のドレイン電極とＮチャネルＦＥＴＭ３（９０７）に接続し、ゲート電極をＰチャネルＦＥＴＭ１（９０５）のゲート電極と駆動段回路（９０３）とＰチャネルＦＥＴＭ９（９１３）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ６（９１０）と、
ドレイン電極とゲート電極をＰチャネルＦＥＴＭ６（９１０）のドレイン電極とＮチャネルＦＥＴＭ３（９０７）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ７（９１１）と、
ドレイン電極を差動入力段２（９０２）に接続し、ゲート電極をＰチャネルＦＥＴＭ１１（９１５）のゲート電極とＰチャネルＦＥＴＭ１１（９１５）のドレイン電極とＮチャネルＦＥＴＭ１２（９１６）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ８（９１２）と、
ドレイン電極をＰチャネルＦＥＴＭ１０（９１４）のソース電極と接続し、ゲート電極をＰチャネルＦＥＴＭ１（９０５）のゲート電極と駆動段回路（９０３）とＰチャネルＦＥＴＭ６（９１０）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ９（９１３）と、
ドレイン電極を差動入力段２（９０２）と接続し、ゲート電極を出力端子（９０４）とＮチャネルＦＥＴＭ４（９０８）のゲート電極とＰチャネルＦＥＴＭ１（９０５）のドレイン電極とＮチャネルＦＥＴＭ２（９０６）のドレイン電極に接続し、ソース電極をＰチャネルＦＥＴＭ９（９１３）のドレイン電極と接続するＰチャネルＦＥＴＭ１０（９１４）と、
差動入力段１（９０１）とグランド間に接続する定電流源１（９１７）と、
電源と差動入力段２（９０２）間に接続する定電流源２（９１８）とから構成される。
【００６４】
また、差動入力段１（９０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（９０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成であり、その回路構成は、本発明の第１の実施の形態に係る演算増幅器の構成と同一である。
【００６５】
次に、本発明の第９の実施の形態に係る演算増幅器の動作を説明する。
【００６６】
本発明の第９の実施の形態に係る演算増幅器は、差動入力段１（９０１）および差動入力段２（９０２）のそれぞれに上昇の信号が入力された場合には、差動入力段１（９０１）および差動入力段２（９０２）は、下降の信号を駆動段段回路（９０３）に伝達する。駆動段段回路（９０３）に入力された信号は、ＰチャネルＦＥＴＭ１（９０５）、ＮチャネルＦＥＴＭ２（９０６）のそれぞれのゲート電極にレベルシフトされた下降の信号で伝達される。
【００６７】
そのときには、ＰチャネルＦＥＴＭ６（９１０）、ＮチャネルＦＥＴＭ１２（９１６）のゲート電極には下降の信号が入力されるため、ＮチャネルＦＥＴＭ７（９１１）、ＰチャネルＦＥＴＭ１１（９１５）のドレイン電極とゲート電極は上昇する。
【００６８】
各ゲート電極は、ＮチャネルＦＥＴＭ３（９０７）のゲート電極は上昇し、ＮチャネルＦＥＴＭ４（９０８）のゲート電極は上昇し、ＮチャネルＦＥＴＭ５（９０９）のゲート電極は下降し、ＰチャネルＦＥＴＭ８（９１２）のゲート電極は上昇し、ＰチャネルＦＥＴＭ９（９１３）のゲート電極は下降し、ＰチャネルＦＥＴＭ１０（９１４）のゲート電極は上昇する。
【００６９】
つまり、差動入力段１（９０１）の電流値を決定するＮチャネルＦＥＴＭ３（９０７）、ＮチャネルＦＥＴＭ５（９０９）のゲート電極には、逆相の信号が入力されるため、入力が変化すれば、必ず、差動入力段１（９０１）に大電流が流れる。また、差動入力段２（９０２）の電流値を決定するＰチャネルＦＥＴＭ８（９１２）、ＰチャネルＦＥＴＭ９（９１３）のゲート電極には、逆相の信号が入力されるため、入力が変化すれば、必ず差動入力段２（９０２）に大電流が流れる。
【００７０】
反対に、差動入力段１（９０１）、差動入力段２（９０２）に下降の信号が入力された場合は、各ゲート電極の上昇下降の向きが逆になるだけであるため、その説明は省略する。
【００７１】
上記した手段を用いれば、信号が変化すれば、必ず差動入力段１（９０１）、差動入力段２（９０２）の両方に大電流が流れるため、フルレンジで高スルーレートを得ることができる。また、電流値増加は、信号が変化した一瞬だけであるので、低消費電力化にも効果的である。
【００７２】
図１０は本発明の第１０の実施の形態に係る演算増幅器の構成を示した図である。
【００７３】
回路構成は図９の回路の極性を逆にした点であり、図９の回路構成からの変更点はＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換え、これに伴い定電流源１（１０１７）、定電流源２（１０１８）を第９の実施の形態と逆極性にした点である。
【００７４】
本発明の第１０の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に、第９の実施の形態と同様となる。このため、動作の説明は省略する。
【００７５】
図１１は、本発明の第１１の実施の形態に係る演算増幅器の構成を示した図である。
【００７６】
本発明の第１１の実施の形態に係る演算増幅器の回路構成として、入力信号が入力される差動入力段１（１１０１）、差動入力段２（１１０２）と、
ＰチャネルＦＥＴＭ１（１１０５）のゲート電極とＰチャネルＦＥＴＭ６（１１１０）のゲート電極とＰチャネルＦＥＴＭ１０（１１１４）のゲート電極とＮチャネルＦＥＴＭ２（１１０６）のゲート電極とＮチャネルＦＥＴＭ１４（１１１８）のゲート電極とＮチャネルＦＥＴＭ５（１１０９）のゲート電極と差動入力段１（１１０１）と差動入力段２（１１０２）に接続する駆動段回路（１１０３）と、
ＰチャネルＦＥＴＭ１（１１０５）のドレイン電極とＮチャネルＦＥＴＭ２（１１０６）のドレイン電極とＮチャネルＦＥＴＭ４（１１０８）のゲート電極とＰチャネルＦＥＴＭ１１（１１１５）のゲート電極に接続し、さらに差動入力段１（１１０１）と差動入力段２（１１０２）に接続する出力端子（１１０４）と、
ドレイン電極を出力端子（１１０４）とＮチャネルＦＥＴＭ２（１１０６）のドレイン電極とＮチャネルＦＥＴＭ４（１１０８）のゲート電極とＰチャネルＦＥＴＭ１１（１１１５）のゲート電極に接続し、ゲート電極を駆動段回路（１１０３）とＰチャネルＦＥＴＭ６（１１１０）のゲート電極とＰチャネルＦＥＴＭ１０（１１１４）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１（１１０５）と、
ドレイン電極を出力端子（１１０４）とＰチャネルＦＥＴＭ１（１１０５）のドレイン電極とＮチャネルＦＥＴＭ４（１１０８）のゲート電極とＰチャネルＦＥＴＭ１１（１１１５）のゲート電極に接続し、ゲート電極を駆動段回路（１１０３）とＮチャネルＦＥＴＭ５（１１０９）のゲート電極とＮチャネルＦＥＴＭ１４（１１１８）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ２（１１０６）と、
ドレイン電極を差動入力段１（１１０１）に接続し、ゲート電極をＮチャネルＦＥＴＭ８（１１１２）のゲート電極とＮチャネルＦＥＴＭ８（１１１２）のドレイン電極とＰチャネルＦＥＴＭ７（１１１１）のドレイン電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ３（１１０７）と、
ドレイン電極を差動入力段１（１１０１）に接続し、ゲート電極を出力端子（１１０４）とＰチャネルＦＥＴＭ１１（１１１５）のゲート電極とＰチャネルＦＥＴＭ１（１１０５）のドレイン電極とＮチャネルＦＥＴＭ２（１１０６）のドレイン電極に接続し、ソース電極をＮチャネルＦＥＴＭ５（１１０９）のドレイン電極に接続するＮチャネルＦＥＴＭ４（１１０８）と、
ドレイン電極をＮチャネルＦＥＴＭ４（１１０８）のソース電極を接続し、ゲート電極をＮチャネルＦＥＴＭ２（１１０６）のゲート電極と駆動段回路（１１０３）とＮチャネルＦＥＴＭ１４（１１１８）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ５（１１０９）と、
ドレイン電極をＰチャネルＦＥＴＭ７（１１１１）のソース電極に接続し、ゲート電極をＰチャネルＦＥＴＭ１（１１０５）のゲート電極と駆動段回路（１１０３）とＰチャネルＦＥＴＭ１０（１１１４）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ６（１１１０）と、
ドレイン電極をＮチャネルＦＥＴＭ８（１１１２）のゲート電極とＮチャネルＦＥＴＭ８（１１１２）のドレイン電極とＮチャネルＦＥＴＭ３（１１０７）のゲート電極に接続し、ゲート電極を所定の電圧１（１１２１）に接続し、ソース電極をＰチャネルＦＥＴＭ６（１１１０）のドレイン電極に接続するＰチャネルＦＥＴＭ７（１１１１）と、
ドレイン電極とゲート電極をＰチャネルＦＥＴＭ７（１１１１）のドレイン電極とＮチャネルＦＥＴＭ３（１１０７）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ８（１１１２）と、
ドレイン電極を差動入力段２（１１０２）に接続し、ゲート電極をＰチャネルＦＥＴＭ１２（１１１６）のゲート電極とＰチャネルＦＥＴＭ１２（１１１６）のドレイン電極とＮチャネルＦＥＴＭ１３（１１１７）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ９（１１１３）と、
ドレイン電極をＮチャネルＦＥＴＭ１１（１１１５）のソース電極と接続し、ゲート電極をＰチャネルＦＥＴＭ１（１１０５）のゲート電極と駆動段回路（１１０３）とＰチャネルＦＥＴＭ６（１１１０）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１０（１１１４）と、
ドレイン電極を差動入力段２（１１０２）と接続し、ゲート電極を出力端子（１１０４）とＮチャネルＦＥＴＭ４（１１０８）のゲート電極とＰチャネルＦＥＴＭ１（１１０５）のドレイン電極とＮチャネルＦＥＴＭ２（１１０６）のドレイン電極に接続し、ソース電極をＰチャネルＦＥＴＭ１０（１１１４）のドレイン電極と接続するＰチャネルＦＥＴＭ １１（１１１５）と、
ドレイン電極とゲート電極をＰチャネルＦＥＴＭ９（１１１３）のゲート電極とＮチャネルＦＥＴＭ１３（１１１７）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１２（１１１６）と、
ドレイン電極をＰチャネルＦＥＴＭ１２（１１１６）のドレイン電極とＰチャネルＦＥＴＭ１２（１１１６）のゲート電極とＰチャネルＦＥＴＭ９（１１１３）のゲート電極に接続し、ゲート電極を所定の電圧２（１１２２）と接続し、ソース電極をＮチャネルＦＥＴＭ１４（１１１８）のドレイン電極に接続するＮチャネルＦＥＴＭ１３（１１１７）と、
ドレイン電極をＮチャネルＦＥＴＭ１３（１１１７）のソース電極と接続し、ゲート電極をＮチャネルＦＥＴＭ２（１１０６）のゲート電極と駆動段回路（１１０３）とＮチャネルＦＥＴＭ５（１１０９）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ１４（１１１８）と、
差動入力段１（１１０１）とグランド間に接続する定電流源１（１１１９）と、
電源と差動入力段２（１１０２）間に接続する定電流源２（１１２０）から構成される。
【００７７】
また、差動入力段１（１１０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（１１０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成であり、その回路構成は、本発明の第１の実施の形態に係る演算増幅器の構成と同一である。
【００７８】
次に、本発明の第１１の実施の形態に係る演算増幅器の基本的な動作は、第９の実施の形態と同じであるが、新規に追加するＰチャネルＦＥＴＭ７（１１１１）、ＮチャネルＦＥＴＭ１３（１１１７）について説明する。
【００７９】
本発明の第１１の実施の形態に係る演算増幅器のＰチャネルＦＥＴＭ７（１１１１）は、ＰチャネルＦＥＴＭ６（１１１０）のゲート電極に下降の信号が入力された場合、ＰチャネルＦＥＴＭ６（１１１０）に貫通電流が流れる。そこで、ＰチャネルＦＥＴＭ７（１１１１）のゲート電極を所定の電圧１（１１２１）に接続していれば、その貫通電流を抑えることができる。
【００８０】
反対に、ＮチャネルＦＥＴＭ１４（１１１８）のゲート電極に上昇の信号が入力された場合は、ＮチャネルＦＥＴＭ１４（１１１８）に貫通電流が流れる。そこで、ＮチャネルＦＥＴＭ１３（１１１７）のゲート電極を所定の電圧２（１１２２）に接続すれば、その貫通電流を抑えることができる。
【００８１】
上記した手段を用いれば、差動入力段１（１１０１）と差動入力段２（１１０２）に貫通電流が流れるのを防ぐことができる。
【００８２】
図１２は本発明の第１２の実施の形態に係る演算増幅器の構成を示した図である。
【００８３】
本発明の第１２の実施の形態に係る演算増幅器の回路構成は、図１１に示す本発明の第１１の実施の形態に係る演算増幅器の回路の極性を逆にした点であり、図１１の回路構成からの変更点は、ＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換え、これに伴い、定電流源１（１２１９）、定電流源２（１２２０）を第１１の実施の形態と逆極性にした点である。
【００８４】
本発明の第１２の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に、第１１の実施の形態と同様となる。このため、動作の説明は省略する。
【００８５】
図１３は、本発明の第１３の実施の形態に係る演算増幅器の構成を示した図である。
【００８６】
本発明の第１３の実施の形態に係る演算増幅器の回路構成として、入力信号が入力される差動入力段１（１３０１）、差動入力段２（１３０２）と、
ＰチャネルＦＥＴＭ１（１３０４）のドレイン電極とＮチャネルＦＥＴＭ２（１３０５）のドレイン電極とＮチャネルＦＥＴＭ４（１３０７）のゲート電極とＰチャネルＦＥＴＭ１０（１３１３）のゲート電極に接続し、さらに差動入力段１（１３０１）と差動入力段２（１３０２）に接続する出力端子（１３０３）と、
ドレイン電極を、出力端子（１３０３）とＮチャネルＦＥＴＭ２（１３０５）のドレイン電極とＮチャネルＦＥＴＭ４（１３０７）のゲート電極とＰチャネルＦＥＴＭ１０（１３１３）のゲート電極とに接続し、ゲート電極をＰチャネルＦＥＴＭ１６（１３１９）のドレイン電極とＰチャネルＦＥＴＭ６（１３０９）のゲート電極とＰチャネルＦＥＴＭ９（１３１２）のゲート電極と定電流源５（１３２５）に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１（１３０４）と、
ドレイン電極を、出力端子（１３０３）とＰチャネルＦＥＴＭ１（１３０４）のドレイン電極とＮチャネルＦＥＴＭ４（１３０７）のゲート電極とＰチャネルＦＥＴＭ１０（１３１３）のゲート電極に接続し、ゲート電極をＮチャネルＦＥＴＭ１７（１３２０）のゲート電極とＮチャネルＦＥＴＭ１７（１３２０）のドレイン電極とＰチャネルＦＥＴＭ１５（１３１８）のドレイン電極とＮチャネルＦＥＴＭ５（１３０８）のゲート電極とＮチャネルＦＥＴＭ１２（１３１５）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ２（１３０５）と、
ドレイン電極を差動入力段１（１３０１）に接続し、ゲート電極をＮチャネルＦＥＴＭ７（１３１０）のゲート電極とＮチャネルＦＥＴＭ７（１３１０）のドレイン電極とＰチャネルＦＥＴＭ６（１３０９）のドレイン電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ３（１３０６）と、
ドレイン電極を差動入力段１（１３０１）に接続し、ゲート電極を出力端子（１３０３）とＰチャネルＦＥＴＭ１０（１３１３）のゲート電極とＰチャネルＦＥＴＭ１（１３０４）のドレイン電極とＮチャネルＦＥＴＭ２（１３０５）のドレイン電極に接続し、ソース電極をＮチャネルＦＥＴＭ５（１３０８）のドレイン電極に接続するＮチャネルＦＥＴＭ４（１３０７）と、
ドレイン電極をＮチャネルＦＥＴＭ４（１３０７）のソース電極に接続し、ゲート電極をＮチャネルＦＥＴＭ２（１３０５）のゲート電極とＮチャネルＦＥＴＭ１７（１３２０）のゲート電極とＮチャネルＦＥＴＭ１７（１３２０）のドレイン電極とＰチャネルＦＥＴＭ１５（１３１８）のドレイン電極とＮチャネルＦＥＴＭ１２（１３１５）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ５（１３０８）と、
ドレイン電極をＮチャネルＦＥＴＭ７（１３１０）のドレイン電極とＮチャネルＦＥＴＭ７（１３１０）のゲート電極とＮチャネルＦＥＴＭ３（１３０６）のゲート電極に接続し、ゲート電極をＰチャネルＦＥＴＭ１（１３０４）のゲート電極と定電流源５（１３２５）とＰチャネルＦＥＴＭ１６（１３１９）のドレイン電極とＰチャネルＦＥＴＭ９（１３１２）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ６（１３０９）と、
ドレイン電極とゲート電極をＰチャネルＦＥＴＭ６（１３０９）のドレイン電極とＮチャネルＦＥＴＭ３（１３０６）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ７（１３１０）と、
ドレイン電極を差動入力段２（１３０２）と接続し、ゲート電極をＰチャネルＦＥＴＭ１１（１３１４）のドレイン電極とＰチャネルＦＥＴＭ１１（１３１４）のゲート電極とＮチャネルＦＥＴＭ１２（１３１５）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ８（１３１１）と、
ドレイン電極をＰチャネルＦＥＴＭ１０（１３１３）のソース電極に接続し、ゲート電極をＰチャネルＦＥＴＭ１（１３０４）のゲート電極と定電流源５（１３２５）とＰチャネルＦＥＴＭ１６（１３１９）のドレイン電極とＰチャネルＦＥＴＭ６（１３０９）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ９（１３１２）と、
ドレイン電極を差動入力段２（１３０２）に接続し、ゲート電極を出力端子（１３０３）とＮチャネルＦＥＴＭ４（１３０７）のゲート電極とＰチャネルＦＥＴＭ１（１３０４）のドレイン電極とＮチャネルＦＥＴＭ２（１３０５）のドレイン電極に接続し、ソース電極をＰチャネルＦＥＴＭ９（１３１２）のドレイン電極に接続するＰチャネルＦＥＴＭ１０（１３１３）と、
ドレイン電極とゲート電極をＰチャネルＦＥＴＭ８（１３１１）のゲート電極とＮチャネルＦＥＴＭ１２（１３１５）のドレイン電極に接続し、ソース電極を電源と接続するＰチャネルＦＥＴＭ１１（１３１４）と、
ドレイン電極をＰチャネルＦＥＴＭ１１（１３１４）のドレイン電極とＰチャネルＦＥＴＭ１１（１３１４）のゲート電極とＰチャネルＦＥＴＭ８（１３１１）のゲート電極に接続し、ゲート電極をＮチャネルＦＥＴＭ５（１３０８）のゲート電極とＰチャネルＦＥＴＭ１５（１３１８）のドレイン電極とＮチャネルＦＥＴＭ１７（１３２０）のドレイン電極とＮチャネルＦＥＴＭ１７（１３２０）のゲート電極とＮチャネルＦＥＴＭ２（１３０５）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ１２（１３１５）と、
ドレイン電極をＰチャネルＦＥＴＭ１４（１３１７）のドレイン電極とＰチャネルＦＥＴＭ１４（１３１７）のゲート電極とＰチャネルＦＥＴＭ１５（１３１８）のゲート電極とＰチャネルＦＥＴＭ１６（１３１９）のゲート電極に接続し、ゲート電極を差動入力段１（１３０１）と差動入力段２（１３０２）に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ１３（１３１６）と、
ドレイン電極とゲート電極をＮチャネルＦＥＴＭ１３（１３１６）のドレイン電極とＰチャネルＦＥＴＭ１５（１３１８）のゲート電極とＰチャネルＦＥＴＭ１６（１３１９）のゲート電極に接続し、ソース電極を定電流源３に接続するＰチャネルＦＥＴＭ１４（１３１７）と、
ドレイン電極をＮチャネルＦＥＴＭ１７（１３２０）のドレイン電極とＮチャネルＦＥＴＭ１７（１３２０）のゲート電極とＮチャネルＦＥＴＭ２（１３０５）のゲート電極とＮチャネルＦＥＴＭ５（１３０８）のゲート電極とＮチャネルＦＥＴＭ１２（１３１５）のゲート電極に接続し、ゲート電極をＰチャネルＦＥＴＭ１６（１３１９）のゲート電極とＰチャネルＦＥＴＭ１４（１３１７）のゲート電極とＰチャネルＦＥＴＭ１４（１３１７）のドレイン電極とＮチャネルＦＥＴＭ１３（１３１６）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１５（１３１８）と、
ドレイン電極をＰチャネルＦＥＴＭ１（１３０４）のゲート電極とＰチャネルＦＥＴＭ６（１３０９）のゲート電極とＰチャネルＦＥＴＭ９（１３１２）のゲート電極と定電流源５（１３２５）に接続し、ゲート電極をＰチャネルＦＥＴＭ１５（１３１８）のゲート電極とＰチャネルＦＥＴＭ１４（１３１７）のゲート電極とＰチャネルＦＥＴＭ１４（１３１７）のドレイン電極とＮチャネルＦＥＴＭ１３（１３１６）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１６（１３１９）と、
ドレイン電極とゲート電極をＮチャネルＦＥＴＭ２（１３０５）のゲート電極とＮチャネルＦＥＴＭ５（１３０８）のゲート電極とＮチャネルＦＥＴＭ１２（１３１５）のゲート電極とＰチャネルＦＥＴＭ１５（１３１８）のドレイン電極に接続し、ソース電極を定電流源４（１３２４）に接続するＮチャネルＦＥＴＭ１７（１３２０）と、
差動入力段１（１３０１）とグランド（１３３３）間に接続する定電流源１（１３２１）と、
高電位電源線（１３３４）と差動入力段２（１３０２）間に接続する定電流源２（１３２２）と、
高電位電源線（１３３１）とＰチャネルＦＥＴＭ１４（１３１７）のソース電極に接続する定電流源３（１３２３）と、
ＮチャネルＦＥＴＭ１７（１３２０）のソース電極とグランド（１３３２）に接続する定電流源４（１３２４）と、
ＰチャネルＦＥＴＭ１６（１３１９）のドレイン電極とグランド（１３３２）に接続する定電流源５（１３２５）とから構成される。
【００８７】
また、差動入力段１（１３０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（１３０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成であり、その回路構成は、本発明の第１の実施の形態に係る演算増幅器の構成と同一である。
【００８８】
本発明の第１３の実施の形態に係る演算増幅器の基本的な入力段の動作は、第９の実施の形態と同じであるが、駆動段の動作も含め説明する。
【００８９】
まず、差動入力段１（１３０１）と差動入力段２（１３０２）に上昇の信号が入力された場合は、差動入力段の出力であるＮチャネルＦＥＴＭ１３（１３１６）のゲート電極には下降の信号が入力される。
【００９０】
そのため、ＰチャネルＦＥＴＭ１４（１３１７）、ＰチャネルＦＥＴＭ１５（１３１８）、ＰチャネルＦＥＴＭ１６（１３１９）のゲート電極には上昇の信号が入力される。そのため、ＰチャネルＦＥＴＭ１（１３０４）、ＮチャネルＦＥＴＭ２（１３０５）のゲート電極は下降し出力端子（１３０３）は上昇する。
【００９１】
次に、差動入力段の電流値を決めるＮチャネルＦＥＴＭ３（１３０６）、ＮチャネルＦＥＴＭ５（１３０８）、ＰチャネルＦＥＴＭ９（１３１２）、ＰチャネルＦＥＴＭ８（１３１１）における電流量を考える。
【００９２】
まず、差動入力段１（１３０１）は、ＮチャネルＦＥＴＭ３（１３０９）、ＮチャネルＦＥＴＭ５（１３０８）が電流量を決める。ＰチャネルＦＥＴＭ６（１３０９）のゲート電極は下降するためＰチャネルＦＥＴＭ６（１３０９）とＮチャネルＦＥＴＭ７（１３１０）に流れる電流値は増加する。
【００９３】
つまり、ＮチャネルＦＥＴＭ７（１３１０）とミラー接続されているＮチャネルＦＥＴＭ３（１３０６）の電流値も増加する。ＮチャネルＦＥＴＭ５（１３０８）には下降の信号が入力されるため電流値は減少する。一見、ＮチャネルＦＥＴＭ３（１３０６）の電流値が増加し、ＮチャネルＦＥＴＭ５（１３０８）の電流値が減少するため電流量は変わらないように見えるが、通常ＮチャネルＦＥＴＭ３（１３０６）とＮチャネルＦＥＴＭ５（１３０８）のスタティック電流はほとんど流れないよう設計され、ＮチャネルＦＥＴＭ３（１３０６）の増加量とＮチャネルＦＥＴＭ５（１３０８）の減少量を比べるとＮチャネルＦＥＴＭ３（１３０６）の増加量の方が大きくなる。そのため、差動入力段１（１３０１）の電流量は増加する。
【００９４】
次に、差動入力段２（１３０２）は、ＰチャネルＦＥＴＭ８（１３１１）、ＰチャネルＦＥＴＭ９（１３１２）が電流量を決める。ＮチャネルＦＥＴＭ１２（１３１５）のゲートは下降するため、ＮチャネルＦＥＴＭ１２（１３１５）とＰチャネルＦＥＴＭ１１（１３１４）に流れる電流値は減少する。
【００９５】
つまり、ＰチャネルＦＥＴＭ１１（１３１４）とミラー接続されているＰチャネルＦＥＴＭ８（１３１１）の電流値は減少する。一方、ＰチャネルＦＥＴＭ９（１３１２）のゲート電極には下降の信号が入力されるため電流値は増加する。一見、ＰチャネルＦＥＴＭ９（１３１２）の電流値が増加し、ＰチャネルＦＥＴＭ８（１３１１）の電流値が減少するため電流量は変わらないように見えるが、通常ＰチャネルＦＥＴＭ９（１３１２）とＰチャネルＦＥＴＭ８（１３１１）のスタティック電流はほとんど流れないよう設計され、ＰチャネルＦＥＴＭ９（１３１２）の増加量とＰチャネルＦＥＴＭ８（１３１１）の減少量を比べるとＰチャネルＦＥＴＭ９（１３１２）の増加量の方が大きくなる。そのため差動入力段２（１３０２）の電流量は増加する。
【００９６】
上記理由から、差動入力段１（１３０１）、差動入力段２（１３０２）の両方の電流値を増加させるため、フルレンジで高スルーレートを得ることができる。電流増加は入力信号の切り替わりだけで消費するため、消費電流値の増加は、ほとんど無い。
【００９７】
図１４は本発明の第１４の実施の形態に係る演算増幅器の構成を示した図である。
【００９８】
本発明の第１４の実施の形態に係る演算増幅器の回路構成は、図１３に示す本発明の第１３の実施の形態に係る演算増幅器の回路の極性を逆にした点であり、図１３の回路構成からの変更点は、ＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換え、これに伴い定電流源１（１４２１）、定電流源２（１４２２）を第１３の実施の形態と逆極性にした点である。
【００９９】
本発明の第１４の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に、第１３の実施の形態と同様となる。このため、動作の説明は省略する。
【０１００】
図１５は本発明の第１５の実施の形態に係る演算増幅器の構成を示した図である。
【０１０１】
本発明の第１５の実施の形態に係る演算増幅器の回路構成として、図１３と相違する点はＰチャネルＦＥＴＭ６（１５０９）、ＰチャネルＦＥＴＭ１８（１５２６）、ＮチャネルＦＥＴＭ７（１５１０）、ＮチャネルＦＥＴＭ３（１５０６）、ＰチャネルＦＥＴＭ８（１５１１）、ＰチャネルＦＥＴＭ１１（１５１４）、ＮチャネルＦＥＴＭ１９（１５２７）、ＮチャネルＦＥＴＭ１２（１５１５）の接続である。
【０１０２】
その他の差動入力段１（１５０１）、差動入力段２（１５０２）、出力端子（１５０３）、ＰチャネルＦＥＴＭ１（１５０４）、ＮチャネルＦＥＴＭ２（１５０５）、ＮチャネルＦＥＴＭ４（１５０７）、ＮチャネルＦＥＴＭ５（１５０８）、ＰチャネルＦＥＴＭ９（１５１２）、ＰチャネルＦＥＴＭ１０（１５１３）、ＮチャネルＦＥＴＭ１３（１５１６）、ＰチャネルＦＥＴＭ１４（１５１７）、ＰチャネルＦＥＴＭ１５（１５１８）、ＰチャネルＦＥＴＭ１６（１５１９）、ＮチャネルＦＥＴＭ１７（１５２０）、定電流源１（１５２１）、定電流源２（１５２２）、定電流源３（１５２３）、定電流源４（１５２４）、定電流源５（１５２５）は、ぞれぞれ、図１３の本発明の第１３の実施の形態に係る演算増幅器の差動入力段１（１３０１）、差動入力段２（１３０２）、出力端子（１３０３）、ＰチャネルＦＥＴＭ１（１３０４）、ＮチャネルＦＥＴＭ２（１３０５）、ＮチャネルＦＥＴＭ４（１３０７）、ＮチャネルＦＥＴＭ５（１３０８）、ＰチャネルＦＥＴＭ９（１３１２）、ＰチャネルＦＥＴＭ１０（１３１３）、ＮチャネルＦＥＴＭ１３（１３１６）、ＰチャネルＦＥＴＭ１４（１３１７）、ＰチャネルＦＥＴＭ１５（１３１８）、ＰチャネルＦＥＴＭ１６（１３１９）、ＮチャネルＦＥＴＭ１７（１３２０）、定電流源１（１３２１）、定電流源２（１３２２）、定電流源３（１３２３）、定電流源４（１３２４）、定電流源５（１３２５）と接続が同一である。
【０１０３】
図１３と接続が相違するＰチャネルＦＥＴＭ６（１５０９）、ＰチャネルＦＥＴＭ１８（１５２６）、ＮチャネルＦＥＴＭ７（１５１０）、ＮチャネルＦＥＴＭ３（１５０６）、ＰチャネルＦＥＴＭ８（１５１１）、ＰチャネルＦＥＴＭ１１（１５１４）、ＮチャネルＦＥＴＭ１９（１５２７）、ＮチャネルＦＥＴＭ１２（１５１５）について説明する。
【０１０４】
ドレイン電極をＰチャネルＦＥＴＭ１８（１５２６）のソース電極と接続し、ゲート電極をＰチャネルＦＥＴＭ９（１５１２）のゲート電極とＰチャネルＦＥＴＭ１６（１５１９）のドレイン電極とＰチャネルＦＥＴＭ１（１５０４）のゲート電極と定電流源５（１５２５）に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ６（１５０９）と、
ドレイン電極をＮチャネルＦＥＴＭ７（１５１０）のドレイン電極とＮチャネルＦＥＴＭ７（１５１０）のゲート電極とＮチャネルＦＥＴＭ３（１５０６）のゲート電極に接続し、ゲート電極を所定の電圧１（１５２８）に接続し、ソース電極をＰチャネルＦＥＴＭ６（１５０９）のドレイン電極に接続するＰチャネルＦＥＴＭ１８（１５２６）と、
ドレイン電極とゲート電極をＰチャネルＦＥＴＭ１８（１５２６）のドレイン電極とＮチャネルＦＥＴＭ３（１５０６）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ７（１５１０）と、
ドレイン電極を差動入力段１（１５０１）に接続し、ゲート電極をＮチャネルＦＥＴＭ７（１５１０）のゲート電極とＮチャネルＦＥＴＭ７（１５１０）のドレイン電極とＰチャネルＦＥＴＭ１８（１５２６）のドレイン電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ３（１５０６）と、
ドレイン電極を差動入力段２（１５０２）と接続し、ゲート電極をＰチャネルＦＥＴＭ１１（１５１４）のゲート電極とＰチャネルＦＥＴＭ１１（１５１４）のドレイン電極とＮチャネルＦＥＴＭ１９（１５２７）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ８（１５１１）と、
ドレイン電極とゲート電極をＰチャネルＦＥＴＭ８（１５１１）のゲート電極とＮチャネルＦＥＴＭ１９（１５２７）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１１（１５１４）と、
ドレイン電極をＰチャネルＦＥＴＭ１１（１５１４）のドレイン電極とＰチャネルＦＥＴＭ１１（１５１４）のゲート電極とＰチャネルＦＥＴＭ８（１５１１）のゲート電極に接続し、ゲート電極を所定の電圧２（１５２９）に接続し、ソース電極をＮチャネルＦＥＴＭ１２（１５１５）のドレイン電極に接続するＮチャネルＦＥＴＭ１９（１５２７）と、
ドレイン電極をＮチャネルＦＥＴＭ１９（１５２７）のソース電極に接続し、ゲート電極をＮチャネルＦＥＴＭ５（１５０８）のゲート電極とＰチャネルＦＥＴＭ１５（１５１８）のドレイン電極とＮチャネルＦＥＴＭ１７（１５２０）のドレイン電極とＮチャネルＦＥＴＭ１７（１５２０）のゲート電極とＮチャネルＦＥＴＭ２（１５０５）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ１２（１５１５）と、
上記で説明した差動入力段１（１５０１）、差動入力段２（１５０２）、出力端子（１５０３）、ＰチャネルＦＥＴＭ１（１５０４）、ＮチャネルＦＥＴＭ２（１５０５）、ＮチャネルＦＥＴＭ４（１５０７）、ＮチャネルＦＥＴＭ５（１５０８）、ＰチャネルＦＥＴＭ９（１５１２）、ＰチャネルＦＥＴＭ１０（１５１３）、ＮチャネルＦＥＴＭ１３（１５１６）、ＰチャネルＦＥＴＭ１４（１５１７）、ＰチャネルＦＥＴＭ１５（１５１８）、ＰチャネルＦＥＴＭ１６（１５１９）、ＮチャネルＦＥＴＭ１７（１５２０）、定電流源１（１５２１）、定電流源２（１５２２）、定電流源３（１５２３）、定電流源４（１５２４）、定電流源５（１５２５）とから構成される。
【０１０５】
また、差動入力段１（１５０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（１５０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成であり、その回路構成は、本発明の第１の実施の形態に係る演算増幅器の構成と同一である。
【０１０６】
本発明の第１５の実施の形態に係る演算増幅器の基本的な入力段の動作は、第１３の実施の形態と同じであるが、新規に追加したＰチャネルＦＥＴＭ１８（１５２６）とＮチャネルＦＥＴＭ１９（１５２７）について説明する。
【０１０７】
本発明の第１５の実施の形態に係る演算増幅器の差動入力段１（１５０１）と差動入力段２（１５０２）に、上昇または下降の信号が入力されると、第１３の実施の形態の説明と同様にＰチャネルＦＥＴＭ６（１５０９）かＮチャネルＦＥＴＭ１２（１５１５）に大電流を流れる。そこで、その電流値を抑えるためにＰチャネルＦＥＴＭ１８（１５２６）のゲート電極には所定の電圧１（１５２８）をＮチャネルＦＥＴＭ１９（１５２７）のゲート電極には所定の電圧２（１５２９）を入力し、ＰチャネルＦＥＴＭ１８（１５２６）とＮチャネルＦＥＴＭ１９（１５２７）が定電流源の役割をはたすようにし、ある一定以上の電流が流れなくなり電流値を調整することが可能となる。
【０１０８】
図１６は本発明の第１６の実施の形態に係る演算増幅器の構成を示した図である。
【０１０９】
本発明の第１６の実施の形態に係る演算増幅器の回路構成は、図１５に示す本発明の第１５の実施の形態に係る演算増幅器の回路の極性を逆にした点であり、図１５の回路構成からの変更点はＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換え、これに伴い定電流源１（１６２１）、定電流源２（１６２２）を第１５の実施の形態と逆極性にした点である。
【０１１０】
本発明の第１５の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に、第１５の実施の形態と同様となる。このため、動作の説明は省略する。
【０１１１】
図１７は本発明の第１７の実施の形態に係る演算増幅器の構成を示した図である。
【０１１２】
本発明の第１７の実施の形態に係る演算増幅器の基本の回路構成は、図１５に示す本発明の第１５の実施の形態に係る演算増幅器とほぼ同一である。
【０１１３】
図１５との相違はＰチャネルＦＥＴＭ１８（１７２６）のゲート電極とＮチャネルＦＥＴＭ１９（１７２７）のゲート電極の接続である。第１５の実施の形態では、ゲート電極を所定の電圧に接続していたが、図１７ではＰチャネルＦＥＴＭ１８（１７２６）のゲート電極はＮチャネルＦＥＴＭ５（１７０８）のゲート電極とＮチャネルＦＥＴＭ１２（１７１５）のゲート電極とＮチャネルＦＥＴＭ１７（１７２０）のゲート電極とＮチャネルＦＥＴＭ１７（１７２０）のドレイン電極とＮチャネルＦＥＴＭ２（１７０５）のゲート電極とＰチャネルＦＥＴＭ１５（１７１８）のドレイン電極に接続される。ＮチャネルＦＥＴＭ１９（１７２７）のゲート電極はＰチャネルＦＥＴＭ６（１７０９）のゲート電極とＰチャネルＦＥＴＭ９（１７１２）のゲート電極とＰチャネルＦＥＴＭ１６（１７１９）のドレイン電極とＰチャネルＦＥＴＭ１（１７０４）のゲート電極と定電流源５（１７２５）に接続される。
【０１１４】
その他の素子の接続は、図１５の本発明の第１５の実施の形態に係る演算増幅器と同一である。
【０１１５】
本発明の第１７の実施の形態に係る演算増幅器の動作についても、第１５の実施の形態のＭ１８（１５２６）、Ｍ１９（１５２７）と第１７の実施の形態のＭ１８（１７２６）、Ｍ１９（１５２７）は役割が同じであり、Ｍ６（１７０４）、Ｍ１２（１７１５）に流れる貫通電流を防ぐ働きをする。よって詳細な動作説明は省略する。
【０１１６】
図１８は本発明の第１８の実施の形態に係る演算増幅器の構成を示した図である。
【０１１７】
本発明の第１８の実施の形態に係る演算増幅器の回路構成は、図１７に示す本発明の第１７の実施の形態に係る演算増幅器の回路の極性を逆にした点であり、図１７の回路構成からの変更点は、ＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換え、これに伴い定電流源１（１８２１）、定電流源２（１８２２）を第１７の実施の形態と逆極性にした点である。
【０１１８】
本発明の第１８の実施の形態に係る演算増幅器動作は、回路の極性が逆とされただけであり、実質的に、第１７の実施の形態と同様となる。このため、動作の説明は省略する。
【０１１９】
【発明の効果】
以上の説明のように、ＰチャネルＦＥＴ受け差動入力段とＮチャネルＦＥＴ受け差動入力段の両方の電流値を外部信号を使わず増加させるため、外部に制御回路を持つ必要も無く、フルレンジにおいて高スルーレートを得ることができる。また、演算増幅器の入力が変化したときだけ電流値を増加させるため、消費電流値の増加はほとんどない。
【０１２０】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の演算増幅器の構成を示す回路図である。
【図２】本発明の第２の実施の形態の演算増幅器の構成を示す回路図である。
【図３】本発明の第３の実施の形態の演算増幅器の構成を示す回路図である。
【図４】本発明の第４の実施の形態の演算増幅器の構成を示す回路図である。
【図５】本発明の第５の実施の形態の演算増幅器の構成を示す回路図である。
【図６】本発明の第６の実施の形態の演算増幅器の構成を示す回路図である。
【図７】本発明の第７の実施の形態の演算増幅器の構成を示す回路図である。
【図８】本発明の第８の実施の形態の演算増幅器の構成を示す回路図である。
【図９】本発明の第９の実施の形態の演算増幅器の構成を示す回路図である。
【図１０】本発明の第１０の実施の形態の演算増幅器の構成を示す回路図である。
【図１１】本発明の第１１の実施の形態の演算増幅器の構成を示す回路図である。
【図１２】本発明の第１２の実施の形態の演算増幅器の構成を示す回路図である。
【図１３】本発明の第１３の実施の形態の演算増幅器の構成を示す回路図である。
【図１４】本発明の第１４の実施の形態の演算増幅器の構成を示す回路図である。
【図１５】本発明の第１５の実施の形態の演算増幅器の構成を示す回路図である。
【図１６】本発明の第１６の実施の形態の演算増幅器の構成を示す回路図である。
【図１７】本発明の第１７の実施の形態の演算増幅器の構成を示す回路図である。
【図１８】本発明の第１８の実施の形態の演算増幅器の構成を示す回路図である。
【図１９】従来の演算増幅器の構成を示す回路図である。
【図２０】本発明の演算増幅器と従来の演算増幅器の特性比較表である。
【図２１】本発明の演算増幅器と従来の演算増幅器の動作を示す波形図である。
【符号の説明】
１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１、９０１、１００１、１１０１、１２０１、１３０１、１４０１、１５０１、１６０１、１７０１、１８０１、１９０１ 差動入力段１
１０２、２０２、３０２、４０２、５０２、６０２、７０２、８０２、９０２、１００２、１１０２、１２０２、１３０２、１４０２、１５０２、１６０２、１７０２、１８０２、１９０２ 差動入力段２
１０３、２０３、３０３、４０３ 電流源回路１
１０４、２０４、３０４、４０４ 電流源回路２
１０５、２０５、３０５、４０５、５０３、６０３、７０３、８０３ 位相反転回路１
１０６、２０６、３０６、４０６、５０４、６０４、７０４、８０４ 位相反転回路２
１０７、２０７、３０７、４０７、５０５、６０５、７０５、８０５、９０３、１００３、１１０３、１２０３、１３３５、１４３５、１５３５、１６３５、１７３５、１８３５、１９３５ 駆動段回路
１１０、２１０、３１０、４１０、５０６、６０６、７０６、８０６、９０４、１００４、１１０４、１２０４、１３０３、１４０３、１５０３、１６０３、１７０３、１８０３、１９０３ 出力端子
３１１、４１１、７１５、８１５、９１７、１０１７、１１１９、１２１９、１３２１、１４２１、１５２１、１６２１、１７２１、１８２１、１９１１ 定電流源１
３１２、４１２、７１６、８１６、９１８、１０１８、１１２０、１２２０、１３２２、１４２２、１５２２、１６２２、１７２２、１８２２、１９２２ 定電流源２
１３２３、１４２３、１５２３、１６２３、１７２３、１８２３ 定電流源３
１３２４、１４２４、１５２４、１６２４、１７２４、１８２４ 定電流源４
１３２５、１４２５、１５２５、１６２５、１７２５、１８２５ 定電流源５
１０８、２０８、３０８、４０８、５０７、５１１、５１２、６０７、６１１、６１２、７０７、７１２、７１３、７１４、８０７、８１２、８１３、８１４、９０５、９１２、９１３、９１４、９１０、９１５、１００５、１０１０、１０１２、１０１３、１０１４、１０１５、１１０５、１１１０、１１１１、１１１３、１１１４、１１１５、１１１６、１２０５、１２１０、１２１１、１２１３、１２１４、１２１５、１２１６、１３０４、１３０９、１３１１、１３１２、１３１３、１３１４、１３１７、１３１８、１３１９、１４０４、１４０９、１４１１、１４１２、１４１３、１４１４、１４１６、１４２０、１５０４、１５０９、１５２６、１５１１、１５１２、１５１３、１５１４、１５１７、１５１８、１５１９、１６０４、１６０９、１６２６、１６１１、１６１２、１６１３、１６１４、１６１６、１６２０、１７０４、１７０９、１７２６、１７１１、１７１２、１７１３、１７１４、１７１７、１７１８、１７１９、１８０４、１８０９、１８２６、１８１１、１８１２、１８１３、１８１４、１８１６、１８２０、１９０４、１９０９、１９１０ ＰチャネルＦＥＴ
１０９、２０９、３０９、４０９、５０８、５０９、５１０、６０８、６０９、６１０、７０８、７０９、７１０、７１１、８０８、８０９、８１０、８１１、９０６、９０７、９０８、９０９、９１１、９１６、１００６、１００７、１００８、１００５、１０１１、１０１６、１１０６、１１０７、１１０８、１１０９、１１１２、１１１７、１１１８、１２０６、１２０７、１２０８、１２０９、１２１２、１２１７、１２１８、１３０５、１３０８、１３０７、１３０８、１３１０、１３１５、１３１６、１３２０、１４０５、１４０６、１４０７、１４０８、１４１０、１４１５、１４１７、１４１８、１４１９、１５０５、１５０６、１５０７、１５０８、１５１０、１５２７、１５１５、１５１６、１５２０、１６０５、１６０６、１６０７、１６０８、１６１０、１６２９、１６１５、１６１７、１６１８、１６１９、１７０５、１７０６、１７０７、１７０８、１７１０、１７２７、１７１５、１７１６、１７２０、１８０５、１８０６、１８０７、１８０８、１８１０、１８２７、１８１５、１８１７、１８１８、１８１９、１９０５、１９０９、１９１０ ＮチャネルＦＥＴ
【発明の属する技術分野】
本発明は演算増幅器に関し、特に、広入出力レンジが可能で、かつ大きな負荷を駆動する演算増幅器に関する。
【０００２】
【従来の技術】
従来の演算増幅器について、図面を参照して説明する。図１９を参照すると、従来の演算増幅器は、差動入力信号を差動入力端子（ＩＮ１９１）および差動入力端子（ＩＮ１９２）に受ける差動入力段１（１９０１）と、差動入力信号を差動入力端子（ＩＮ１９３）および差動入力端子（ＩＮ１９４）に受ける差動入力段２（１９０２）と、差動入力段１（１９０１）とグランド間に接続する定電流源１（１９１１）と、差動入力段２（１９０２）と電源間に接続する定電流源２（１９２２）と、演算増幅器の出力信号を出力する出力端子（１９０３）と、ソース電極を電源ＶＣＣ（１９３１）に接続し、ドレイン電極を出力端子（１９０３）に接続し、出力端子（１９０３）を介して接続された負荷（図示せず）に出力電流を流し込むＰチャネルＦＥＴＭ１（１９０４）と、ソース電極をグランド電源ＶＳＳ（１９３２）に接続し、ドレイン電極を出力端子（１９０３）に接続し、出力端子（１９０３）を介して接続された負荷（図示せず）から出力電流を引き込むＮチャネルＦＥＴＭ２（１９０５）とを備える。
【０００３】
さらに、従来の演算増幅器は、ドレイン電極を差動入力段１（１９０１）に接続し、ゲート電極を出力端子（１９０３）に接続し、出力端子（１９０３）の出力レベルに対応して、差動入力段１（１９０１）を制御するＮチャネルＦＥＴＭ３（１９０７）と、ドレイン電極をＮチャネルＦＥＴＭ３（１９０７）のソース電極に接続し、ゲート電極に駆動段回路（１９３５）の第１の制御信号を受け、ソース電極をグランド電源ＶＳＳ（１９３３）に接続するＮチャネルＦＥＴＭ４（１９０８）と、ソース電極を電源ＶＣＣ（１９３４）に接続し、ゲート電極に駆動段回路（１９３５）の第２の制御信号を受け、出力端子（１９０３）の出力レベルに対応して、差動入力段２（１９０２）を制御するＰチャネルＦＥＴＭ５（１９０９）と、ドレイン電極を差動入力段２（１９０２）に接続し、ソース電極をＰチャネルＦＥＴＭ５（１９０９）のドレイン電極に接続し、ゲート電極を出力端子（１９０３）に接続するＰチャネルＦＥＴＭ６（１９１０）とを備える。
【０００４】
また、差動入力段１（１９０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（１９０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成である。
【０００５】
すなわち、差動入力段１（１９０１）は、差動入力端子（ＩＮ１９１）にゲート電極を接続し、差動入力端子（ＩＮ１９２）にゲート電極を接続した第１の差動トランジスタ対（ＭＭ５、ＭＭ６）と、第１の差動トランジスタ対（ＭＭ５、ＭＭ６）の負側の出力端子と高電位電源線ＶＣＣ（１９３１）との間に接続された第１の電流ミラー回路（ＭＭ１、ＭＭ２）と、第１の差動トランジスタ対（ＭＭ５、ＭＭ６）の負側の出力端子と高電位電源線ＶＣＣ（１９３１）との間に接続された第２の電流ミラー回路（ＭＭ３、ＭＭ４）とから構成される。
【０００６】
また、差動入力段２（１９０１）は、差動入力端子（ＩＮ１９３）にゲート電極を接続し、差動入力端子（ＩＮ１９４）にゲート電極を接続した第２の差動トランジスタ対（ＭＭ７、ＭＭ８）と、第２の差動トランジスタ対（ＭＭ７、ＭＭ８）と低電位電源線ＶＳＳ（１９３２）との間に接続された負荷回路（ＭＭ９、ＭＭ１０）とから構成される。
【０００７】
次に、再び、図１９を参照して、従来の演算増幅器の動作を簡単に説明する。従来の演算増幅器は、差動入力段１（１９０１）、差動入力段２（１９０２）に出力端子（１９０３）の電位を上昇させる信号が入った場合は、ＰチャネルＦＥＴＭ１（１９０４）のゲート電極とＮチャネルＦＥＴＭ２（１９０５）のゲート電極は下降し、その信号がそれぞれＰチャネルＦＥＴＭ５（１９０９）とＮチャネルＦＥＴＭ４（１９０８）のゲート電極に入力される。
【０００８】
このときＰチャネルＦＥＴＭ５（１９０９）のゲート電極には、下降したＰチャネルＦＥＴＭ１（１９０４）の信号が入力され、差動入力段２（１９０２）の電流値を増加させ高スルーレートを得ることができる。
【０００９】
一方、従来の演算増幅器は、差動入力段１（１９０１）、差動入力段２（１９０２）に出力端子（１９０３）の電位を下降させる信号が入った場合は、ＰチャネルＦＥＴＭ１（１９０４）のゲート電極とＮチャネルＦＥＴＭ２（１９０５）のゲート電極は上昇し、その信号がそれぞれＰチャネルＦＥＴＭ５（１９０９）とＮチャネルＦＥＴＭ４（１９０８）のゲート電極に入力される。このときＮチャネルＦＥＴＭ４（１９０８）のゲート電極には上昇したＮチャネルＦＥＴＭ２（１９０５）の信号が入力され差動入力段１（１９０１）の電流値を増加させ高スルーレートをえることができる。
【００１０】
このような演算増幅器は、例えば、特許文献１に開示されている。
【００１１】
【特許文献１】
特開平１１−０８８０７６号公報（段落番号００２６〜段落番号００３５、図１、図２）
【００１２】
【発明が解決しようとする課題】
しかしながら、負荷駆動用の演算増幅器は消費電力が小さく、高スルーレートが要求される。このスルーレートを向上させる発明は数多く提案されている。例えば外部信号によりスルーレートを調整する等があるが、これはデータの変化が無い場合でも電流値を増加させたり、制御回路を必要とするためにパフォーマンスが悪いという問題がある。
【００１３】
また、外部信号を使わず演算増幅器内に自己制御回路を持ちスルーレートを向上させる発明では、ＰチャネルＦＥＴ受け差動入力段とＮチャネルＦＥＴ受け差動入力段のどちらか一方のみの電流値を増加させるため、スルーレートがトランジスタの閾値Ｖｔによって制限され広入出力レンジでスルーレートが向上しないという問題がある。
【００１４】
本発明は、演算増幅器内部に自己制御回路を持ち、トランジスタの閾値Ｖｔの制限を受けずに広入出力レンジで高スルーレートを得ることが出来る演算増幅器を提案することである。
【００１５】
【課題を解決するための手段】
本発明の演算増幅器は、フルレンジで入力可能な差動入力段と、その差動入力段の電流値を決定する電流源回路と、その電流源回路をコントロールする位相反転回路と、駆動段と出力段とを有し、出力段のトランジスタと電流源回路との間に接続された位相反転回路を設けたことを特徴とする。
【００１６】
すなわち、本発明の演算増幅器は、第１の電源線と第２の電源線間に設置され、差動入力信号を第１の差動入力端子および第２の差動入力端子に受ける第１の差動トランジスタ対と、前記第１の電源線と前記第２の電源線間に設置され、前記差動入力信号を第３の差動入力端子および第４の差動入力端子に受ける第２の差動トランジスタ対と、前記第１の差動トランジスタ対と前記第２の電源線間に接続する第１の電流源回路と、前記第２の差動トランジスタ対と前記第１の電源線間に接続する第２の電流源回路と、出力信号を出力する出力端子と、前記出力端子を介して駆動出力電流を流し込む第１のトランジスタと、前記出力端子を介して駆動出力電流を引き込む第２のトランジスタと、前記出力信号の信号出力レベルに対応して前記駆動出力電流を制御する出力駆動回路と、前記出力駆動回路の駆動出力レベルに応答し、前記信号出力レベルの上昇または下降に応じて前記第１の差動トランジスタ対の回路電流を制御する第１の位相反転回路と、前記出力駆動回路の駆動出力レベルに応答し、前記信号出力レベルの下降または上昇に応じて前記第２の差動トランジスタ対の回路電流を制御する第２の位相反転回路とを備える構成である。
【００１７】
また、本発明の演算増幅器は、第１、第２の入力端子と、前記第１、第２の入力端子に第２電極がそれぞれ接続され、互いに逆伝導型の第１、第２の差動トランジスタ対と、前記第１の差動トランジスタ対の負側の出力端子と前記第２の差動トランジスタ対の正側の出力端子と第１の電源端子との間に接続された第１の電流ミラー回路と、前記第２の差動トランジスタ対の正側の出力端子と前記第１の差動トランジスタ対の負側の出力端子と第１の電源端子との間に接続された第２の電流ミラー回路と、前記第２の差動トランジスタ対と第２の電源端子との間に接続された負荷回路と、前記第１の電流ミラー回路と前記負荷回路の接続端子に接続され、出力トランジスタを制御する出力端子を２本有した出力駆動回路と、前記出力駆動回路の一方の出力端子に第２電極が接続され、第１電極と第３電極をそれぞれ第１の電源端子と出力端子に接続した第１のトランジスタと、前記出力駆動回路のもう一方の出力端子に第２電極が接続され、第１電極と第３電極をそれぞれ第２の電源端子と出力端子に接続した第２のトランジスタと、前記第１、第２の差動トランジスタ対に接続され、前記出力駆動段回路の出力信号によって制御される第１、第２の電流源回路と、前記出力駆動回路の駆動出力レベルに応答し、前記信号出力レベルの上昇または下降に応じて前記第１の差動トランジスタ対の回路電流を制御する第１の位相反転回路と、前記出力駆動回路の駆動出力レベルに応答し、前記信号出力レベルの下降または上昇に応じて前記第２の差動トランジスタ対の回路電流を制御する第２の位相反転回路とを備える構成である。
【００１８】
またさらに、本発明の演算増幅器は、前記第１の電流源回路は、第２電極を前記第１の位相反転回路に接続し、さらに、第１電極、第３電極をそれぞれ前記第２の電源端子と前記第１の差動トランジスタ対に接続する第３のトランジスタと、前記第１の差動トランジスタ対と第２の電源端子と出力端子と前記第２のトランジスタの第２電極に接続する第３の電流源回路と、前記第２の電流源回路は、第２電極を前記第２の位相反転回路に接続し、第１、第３電極をそれぞれ前記第１の電源端子と前記第２の差動トランジスタ対に接続する第４のトランジスタと、前記差動トランジスタ対と第１の電源端子と前記出力端子と前記第１のトランジスタの第２電極のそれぞれに接続する第４の電流源回路とを備える構成である。
【００１９】
この手段を使用すれば、通常フルレンジで入力可能な差動入力段はＰチャネルＦＥＴ受け、ＮチャネルＦＥＴ受け差動入力段から構成されておりその両方に入力信号の変化を伝達することが出来るためにフルレンジで高スルーレートを得ることができる。
【００２０】
また、信号の変化点でのみ入力段の電流値を増加させるために低消費電力化には有効である。ここで、従来の技術でのスルーレートと電流値と本発明を使用した時のスルーレートと電流値の比較を図２０に示す。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の演算増幅器の実施の形態について説明する。
【００２２】
図１は、本発明の第１の実施の形態に係る演算増幅器の構成を示した図である。
【００２３】
図１を参照すると、本発明の第１の実施の形態に係る演算増幅器は、差動入力信号を差動入力端子（ＩＮ１１）および差動入力端子（ＩＮ１２）に受け、高電位電源線ＶＣＣ（１３１）と低電位電源線ＶＳＳ（１３３）との間に設置される差動入力段１（１０１）と、
差動入力信号を差動入力端子（ＩＮ１３）および差動入力端子（ＩＮ１４）に受け、高電位電源線ＶＣＣ（１３４）と低電位電源線ＶＳＳ（１３２）との間に設置される差動入力段２（１０２）と、
差動入力段１（１０１）と低電位電源線ＶＳＳ（１３３）との間に設置され、位相反転回路１（１０５）とＮチャネルＦＥＴＭ２（１０９）のゲート電極と位相反転回路２（１０６）のそれぞれに接続する電流源回路１（１０３）と、
高電位電源線ＶＣＣ（１３４）と差動入力段２（１０２）との間に設置され、位相反転回路２（１０６）とＰチャネルＦＥＴＭ１（１０８）のゲート電極と位相反転回路１（１０５）のそれぞれに接続する電流源回路２（１０４）と、
高電位電源線ＶＣＣ（１３１）と低電位電源線ＶＳＳ（１３３）との間に設置され、ＰチャネルＦＥＴＭ１（１０８）のゲート電極と駆動段回路（１０７）と電流源回路２（１０４）と電流源回路１（１０３）のそれぞれに接続する位相反転回路１（１０５）と、
高電位電源線ＶＣＣ（１３４）と低電位電源線ＶＳＳ（１３２）との間に設置され、ＮチャネルＦＥＴＭ２（１０９）のゲート電極と駆動段回路（１０７）と電流源回路１（１０３）と電流源回路２（１０４）のそれぞれに接続する位相反転回路２（１０６）と、
高電位電源線ＶＣＣ（１３１）と低電位電源線ＶＳＳ（１３２）との間に設置され、差動入力段１（１０１）と差動入力段２（１０２）とＰチャネルＦＥＴＭ１（１０８）のゲート電極と位相反転回路１（１０５）と電流源回路２（１０４）とＮチャネルＦＥＴＭ２（１０９）のゲート電極と位相反転回路２（１０６）と電流源回路１（１０３）のそれぞれに接続する駆動段回路（１０７）とを備える。
【００２４】
さらに、本発明の第１の実施の形態に係る演算増幅器は、ドレイン電極を出力端子（１１０）とＮチャネルＦＥＴＭ２（１０９）のドレイン電極に接続し、ゲート電極を駆動段回路（１０７）と位相反転回路１（１０５）と電流源回路２（１０４）に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１（１０８）と、
ドレイン電極を、出力端子（１１０）とＰチャネルＦＥＴＭ１（１０８）のドレイン電極に接続し、ゲート電極を駆動段回路（１０７）と位相反転回路２（１０６）と電流源回路１（１０３）に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ２（１０９）と、
ＰチャネルＦＥＴＭ１（１０８）のドレイン電極とＮチャネルＦＥＴＭ２（１０９）のドレイン電極と接続し、さらに差動入力段１（１０１）と差動入力段２（１０２）に接続する出力端子（１１０）とを備える。
【００２５】
また、差動入力段１（１０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（１０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成である。
【００２６】
すなわち、差動入力段１（１０１）は、差動入力端子（ＩＮ１１）にゲート電極を接続し、差動入力端子（ＩＮ１２）にゲート電極を接続した第１の差動トランジスタ対（ＭＭ５、ＭＭ６）と、第１の差動トランジスタ対（ＭＭ５、ＭＭ６）の負側の出力端子と高電位電源線ＶＣＣ（１３１）との間に接続された第１の電流ミラー回路（ＭＭ１、ＭＭ２）と、第１の差動トランジスタ対（ＭＭ５、ＭＭ６）の負側の出力端子と高電位電源線ＶＣＣ（１３１）との間に接続された第２の電流ミラー回路（ＭＭ３、ＭＭ４）とから構成される。
【００２７】
また、差動入力段２（１０１）は、差動入力端子（ＩＮ１３）にゲート電極を接続し、差動入力端子（ＩＮ１４）にゲート電極を接続した第２の差動トランジスタ対（ＭＭ７、ＭＭ８）と、第２の差動トランジスタ対（ＭＭ７、ＭＭ８）と低電位電源線ＶＳＳ（１３２）との間に接続された負荷回路（ＭＭ９、ＭＭ１０）とから構成される。
【００２８】
次に、本発明の第１の実施の形態に係る演算増幅器の動作を説明する。
【００２９】
差動入力段１（１０１）、差動入力段２（１０２）に入力信号が入力されると、演算増幅器の出力端子（１１０）は入力信号に追従しようとする。その際にＰチャネルＦＥＴＭ１（１０８）、ＮチャネルＦＥＴＭ２（１０９）のゲート電極は上昇または下降し、電流源回路１（１０３）にはＮチャネルＦＥＴＭ２（１０９）のゲート電極とＰチャネルＦＥＴＭ１のゲート電極を位相反転回路１（１０５）によって位相反転された信号が入力される。
【００３０】
また、電流源回路２（１０４）には、ＰチャネルＦＥＴＭ１（１０８）のゲート電極とＮチャネルＦＥＴＭ２のゲート電極を位相反転回路２（１０６）によって位相反転された信号が入力される。つまり、電流源回路１（１０１）、電流源回路２（１０２）の入力には、位相の違う信号が入力されている。この位相の違う信号は、入力信号が変化したときのみ変化し、差動入力段１（１０１）および差動入力段２（１０２）の電流値を増加させる。
【００３１】
上記手段を用いれば、入力電圧によって差動入力段１（１０１）、差動入力段２（１０２）のどちらかがオフしたとしても、それぞれの差動入力段の電流源回路には、逆相の信号が入力されているために、スルーレートがフルレンジで向上する。また、入力信号の変化のみで電流値を増加させるために電流値の増加量はほとんど無い。
【００３２】
図２は、本発明の第２の実施の形態に係る演算増幅器の構成を示した図である。
【００３３】
回路構成は、本発明の第１の実施の形態に係る演算増幅器（図１参照）の回路の極性を逆にし点であり、本発明の第１の実施の形態に係る演算増幅器の回路構成からの変更点は、ＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換えた点である。
【００３４】
本発明の第２の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に第１の実施の形態と同様となる。このため、動作の説明は省略する。
【００３５】
図３は、本発明の第３の実施の形態に係る演算増幅器の構成を示した図である。
【００３６】
本発明の第３の実施の形態に係る演算増幅器の回路構成は、電流源回路１（３０３）、電流源回路２（３０４）とグランド・電源間にそれぞれ並列に定電流源１（３１１）、定電流源２（３１２）を接続した以外は、本発明の第１の実施の形態に係る演算増幅器の回路構成と同じである。
【００３７】
本発明の第３の実施の形態に係る演算増幅器の動作は、入力信号により電流値を変化させる電流源回路１（３０３）、電流源回路２（３０４）に安定した電流値を供給する定電流源１（３１１）、定電流源２（３１２）を追加し、入力段の安定性を増加させただけであり、実質的に、第１の実施の形態と同様となる。このため、動作の説明は省略する。
【００３８】
図４は、本発明の第４の実施の形態に係る演算増幅器の構成を示した図である。
【００３９】
本発明の第４の実施の形態に係る演算増幅器は、本発明の第３の実施の形態に係る演算増幅器の回路の極性を逆にし点であり、図３の回路構成からの変更点はＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換え、これに伴い定電流源１（４１１）、定電流源２（４１２）を第３の実施の形態と逆極性にした点である。
【００４０】
本発明の第４の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に、第３の実施の形態と同様となる。このため、動作の説明は省略する。
【００４１】
図５は本発明の第５の実施の形態に係る演算増幅器の構成を示した図である。
【００４２】
本発明の第５の実施の形態に係る演算増幅器の回路構成は、差動入力信号を差動入力端子（ＩＮ５１）および差動入力端子（ＩＮ５２）に受け、高電位電源線ＶＣＣ（５３１）と低電位電源線ＶＳＳ（５３３）との間に設置される差動入力段１（５０１）と、
差動入力信号を差動入力端子（ＩＮ５３）および差動入力端子（ＩＮ５４）に受け、高電位電源線ＶＣＣ（５３４）と低電位電源線ＶＳＳ（５３２）との間に設置される差動入力段２（５０２）と、
高電位電源線ＶＣＣ（５３１）と低電位電源線ＶＳＳ（５３３）との間に設置され、ＰチャネルＦＥＴＭ１（５０７）のゲート電極と駆動段回路（５０５）とＰチャネルＦＥＴＭ６（５１２）とＮチャネルＦＥＴＭ３（５０９）のゲート電極にそれぞれに接続する位相反転回路１（５０３）と、
高電位電源線ＶＣＣ（５３４）と低電位電源線ＶＳＳ（５３２）との間に設置され、ＮチャネルＦＥＴＭ２（５０８）のゲート電極と駆動段回路（５０５）とＮチャネルＦＥＴＭ４（５１０）とＰチャネルＦＥＴＭ５（５１１）のゲート電極にそれぞれに接続する位相反転回路２（５０４）と、
ＰチャネルＦＥＴＭ１（５０７）のゲート電極と位相反転回路１（５０３）とＰチャネルＦＥＴＭ６（５１２）のゲート電極とＮチャネルＦＥＴＭ２（５０８）のゲート電極と位相反転回路２（５０４）とＮチャネルＦＥＴＭ４（５１０）のゲート電極と差動入力段１（５０１）と差動入力段２（５０２）に接続する駆動段回路（５０５）と、
ドレイン電極を出力端子（５０６）とＮチャネルＦＥＴＭ２（５０８）のドレイン電極に接続し、ゲート電極を駆動段回路（５０５）と位相反転回路１（５０３）とＰチャネルＦＥＴＭ６（５１２）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１（５０７）と、
ドレイン電極を出力端子（５０６）とＰチャネルＦＥＴＭ１（５０７）のドレイン電極に接続し、ゲート電極を駆動段回路（５０５）とＮチャネルＦＥＴＭ４（５１０）のゲート電極と位相反転回路２（５０４）に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ２（５０８）と、
ドレイン電極を差動入力端子１（５０１）に接続し、ゲート電極を位相反転回路１（５０３）に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ３（５０９）と、
ドレイン電極を差動入力段１（５０１）に接続し、ゲート電極をＮチャネルＦＥＴＭ２のゲート電極と駆動段回路（５０５）と位相反転回路２（５０４）に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ４（５１０）と、
ドレイン電極を差動入力段２（５０２）に接続し、ゲート電極を位相反転回路２（５０４）に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ５（５１１）と、
ドレイン電極を差動入力段２（５０２）に接続し、ゲート電極をＰチャネルＦＥＴＭ１（５０７）のゲート電極と駆動段回路（５０５）と位相反転回路１（５０３）に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ６（５１２）と、
ＰチャネルＦＥＴＭ１（５０７）のドレイン電極とＮチャネルＦＥＴＭ２（５０８）のドレイン電極と接続し、さらに差動入力段１（５０１）と差動入力段２（５０２）に接続する出力端子（５０６）とから構成される。
【００４３】
また、差動入力段１（５０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（５０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成であり、その回路構成は、本発明の第１の実施の形態に係る演算増幅器の構成と同一である。
【００４４】
次に、本発明の第５の実施の形態に係る演算増幅器の動作を説明すると、差動入力段１（５０１）、差動入力段２（５０２）に入力信号が入力されると、演算増幅器の出力端子（５０６）は入力信号に追従しようとする。
【００４５】
例えば、上昇の信号が入力された場合、ＰチャネルＦＥＴＭ１（５０７）、ＮチャネルＦＥＴＭ２（５０８）のゲート電極は下降する。ＮチャネルＦＥＴＭ３（５０９）のゲート電極には、ＰチャネルＦＥＴＭ１（５０７）のゲート電極を位相反転回路１（５０３）によって位相反転された信号、つまり、上昇の信号が入力される。ＮチャネルＦＥＴＭ４（５１０）のゲート電極には、ＮチャネルＦＥＴＭ２（５０８）のゲート電極が入力されるため下降の信号が入力される。ＰチャネルＦＥＴＭ５（５１１）のゲート電極には、ＮチャネルＦＥＴＭ２（５０８）のゲート電極を位相反転回路２（５０４）によって位相反転された信号、つまり、上昇の信号が入力される。ＰチャネルＦＥＴＭ６（５１２）のゲート電極にはＰチャネルＦＥＴＭ１（５０７）のゲート電極が入力されるため下降の信号が入力される。入力信号に下降の信号が入力された場合は、上昇時の逆位相の信号がそれぞれのゲート電極に入力される。
【００４６】
上記手段を用いれば、ＮチャネルＦＥＴＭ３（５０９）、ＮチャネルＦＥＴＭ４（５１０）はＮチャネルＦＥＴであり、それぞれに逆相の信号が入るために、入力信号の変化点で差動入力段１（５０１）に大電流を流すことが出来る。
【００４７】
また、ＰチャネルＦＥＴＭ５（５１１）、ＰチャネルＦＥＴＭ６（５１２）はＰチャネルＦＥＴであり、それぞれに逆相の信号が入るために、入力信号の変化点で差動入力段２（５０２）に大電流を流すことが出来る。
【００４８】
つまり、入力信号の変化点で差動入力段１（５０１）と差動入力段２（５０２）の両方に大電流を流すことが出来るために、入力信号の電圧により差動入力段１（５０１）、差動入力段２（５０２）のどちらかがオフ状態になっても差動入力段全体に大電流を流すことができ、フルレンジで高スルーレートを得ることが出来る。また、入力信号の変化のみで電流値を増加させるために電流値の増加量はほとんど無い。
【００４９】
図６は本発明の第６の実施の形態に係る演算増幅器の構成を示した図である。
【００５０】
本発明の第６の実施の形態に係る演算増幅器の回路構成は、図５に示す本発明の第５の実施の形態に係る演算増幅器の回路の極性を逆にした点であり、図５の本発明の第５の実施の形態に係る演算増幅器の回路構成からの変更点は、ＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換えた点である。
【００５１】
本発明の第６の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に第５の実施の形態と同様となる。このため、動作の説明は省略する。
【００５２】
図７は本発明の第７の実施の形態に係る演算増幅器の構成を示した図である。
【００５３】
本発明の第７の実施の形態に係る演算増幅器の回路構成として、入力信号が入力される差動入力段１（７０１）、差動入力段２（７０２）と、
ＮチャネルＦＥＴＭ３（７０９）のゲート電極とＰチャネルＦＥＴＭ１（７０７）のゲート電極と駆動段回路（７０５）とＰチャネルＦＥＴＭ７（７１３）に接続する位相反転回路１（７０３）と、
ＰチャネルＦＥＴＭ６（７１２）のゲート電極とＮチャネルＦＥＴＭ２（７０８）のゲート電極と駆動段回路（７０５）とＮチャネルＦＥＴＭ５（７１１）に接続する位相反転回路２（７０４）と、
ＰチャネルＦＥＴＭ１（７０７）のゲート電極と位相反転回路１（７０３）とＰチャネルＦＥＴＭ７（７１３）とＮチャネルＦＥＴＭ２（７０８）のゲート電極と位相反転回路２（７０４）とＮチャネルＦＥＴＭ５（７１１）のゲート電極と差動入力段１（７０１）と差動入力段２（７０２）に接続する駆動段回路（７０５）と、
ドレイン電極を出力端子（７０６）とＮチャネルＦＥＴＭ２（７０８）のドレイン電極とＮチャネルＦＥＴＭ４（７１０）のゲート電極とＰチャネルＦＥＴＭ８（７１４）のゲート電極に接続し、ゲート電極を駆動段回路（７０５）と位相反転回路１（７０３）とＰチャネルＦＥＴＭ７（７１３）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１（７０７）と、
ドレイン電極を出力端子（７０６）とＰチャネルＦＥＴＭ１（７０７）のドレイン電極とＮチャネルＦＥＴＭ４（７１０）のゲート電極とＰチャネルＦＥＴＭ８（７１４）のゲート電極に接続し、ゲート電極を駆動段回路（７０５）と位相反転回路２（７０４）とＮチャネルＦＥＴＭ５（７１１）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ２（７０８）と、
ドレイン電極を差動入力段１（７０１）に接続し、ゲート電極を位相反転回路１（７０３）に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ３（７０９）と、
ドレイン電極を差動入力段１（７０１）に接続し、ゲート電極を出力端子（７０６）とＰチャネルＦＥＴＭ８（７１４）のゲート電極とＰチャネルＦＥＴＭ１（７０７）のドレイン電極とＮチャネルＦＥＴＭ２（７０８）に接続し、ソース電極をＮチャネルＦＥＴＭ５（７１１）のドレイン電極に接続するＮチャネルＦＥＴＭ４（７１０）と、
ドレイン電極にＮチャネルＦＥＴＭ４（７１０）のソース電極を接続し、ゲート電極をＮチャネルＦＥＴＭ２（７０８）のゲート電極と駆動段回路（７０５）と位相反転回路２（７０４）に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ５（７１１）と、
ドレイン電極を差動入力段２（７０２）に接続し、ゲート電極を位相反転回路２（７０４）に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ６（７１２）と、
ドレイン電極をＰチャネルＦＥＴＭ８（７１４）のソース電極に接続し、ゲート電極をＰチャネルＦＥＴＭ１（７０７）のゲート電極と駆動段回路（７０５）と位相反転回路１（７０３）に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ７（７１３）と、
ドレイン電極を差動入力段２（７０２）と接続し、ゲート電極を出力端子（７０６）とＮチャネルＦＥＴＭ４（７１０）のゲート電極とＰチャネルＦＥＴＭ１（７０７）のドレイン電極とＮチャネルＦＥＴＭ２（７０８）のドレイン電極に接続し、ソース電極をＰチャネルＦＥＴＭ７（７１３）のドレイン電極と接続するＰチャネルＦＥＴＭ８（７１４）と、
差動入力段１（７０１）とグランド間に接続する定電流源１（７１５）と、
電源と差動入力段２（７０２）間に接続する定電流源２（７１６）と、
ＰチャネルＦＥＴＭ１（７０７）のドレイン電極とＮチャネルＦＥＴＭ２（７０８）のドレイン電極とＮチャネルＦＥＴＭ４（７１０）のゲート電極とＰチャネルＦＥＴＭ８（７１４）のゲート電極と接続し、さらに差動入力段１（７０１）と差動入力段２（７０２）に接続する出力端子（７０６）とから構成される。
【００５４】
また、差動入力段１（７０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（７０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成であり、その回路構成は、本発明の第１の実施の形態に係る演算増幅器の構成と同一である。
【００５５】
本発明の第７の実施の形態に係る演算増幅器の基本的な動作は、第５の実施の形態と同様であるが、新規に追加されるＮチャネルＦＥＴＭ４（７１０）、ＰチャネルＦＥＴＭ８（７１４）と定電流源１（７１５）、定電流源２（７１６）について説明する。
【００５６】
本発明の第７の実施の形態に係る演算増幅器のＮチャネルＦＥＴＭ４（７１０）およびＮチャネルＦＥＴＭ５（７１１）のゲート電極には、逆位相が入力される。そのため、差動入力段１（７０１）に貫通電流が流れるのを防ぐように、ＮチャネルＦＥＴＭ４（７１０）は接続される。
【００５７】
また、ＰチャネルＦＥＴＭ７（７１３）、ＰチャネルＦＥＴＭ８（７１４）についてもそれぞれのゲート電極に逆位相の信号が入力されるため、差動入力段２（７０２）に貫通電流が流れないように、ＰチャネルＦＥＴＭ８（７１４）は接続される。定電流源１（７１５）、定電流源２（７１６）については、差動入力段１（７０１）、差動入力段２（７０２）のスタティック電流を決める役割をはたす。
【００５８】
上記した手段を用いれば、回路全体の電流値を決めやすく、かつ差動入力段１（７０１）、差動入力段２（７０２）に貫通電流が流れずにフルレンジで高スルーレートを得ることができる。
【００５９】
図８は本発明の第８の実施の形態に係る演算増幅器の構成を示した図である。
【００６０】
本発明の第８の実施の形態に係る演算増幅器の回路構成は、図７の回路の極性を逆にした点であり、図７の回路構成からの変更点はＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換え、これに伴い定電流源１（８１５）、定電流源２（８１６）を第７の実施の形態と逆極性にした点である。
【００６１】
本発明の第８の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に、第７の実施の形態と同様となる。このため、動作の説明は省略する。
【００６２】
図９は本発明の第９の実施の形態に係る演算増幅器の構成を示した図である。
【００６３】
本発明の第９の実施の形態に係る演算増幅器の回路構成として、入力信号が入力される差動入力段１（９０１）、差動入力段２（９０２）と、
ＰチャネルＦＥＴＭ１（９０５）のゲート電極とＰチャネルＦＥＴＭ６（９１０）のゲート電極とＰチャネルＦＥＴＭ９（９１３）のゲート電極とＮチャネルＦＥＴＭ２（９０６）のゲート電極とＮチャネルＦＥＴＭ５（９０９）のゲート電極とＮチャネルＦＥＴＭ１２（９１６）のゲート電極と差動入力段１（９０１）と差動入力段２（９０２）に接続する駆動段回路（９０３）と、
ＰチャネルＦＥＴＭ１（９０５）のドレイン電極とＮチャネルＦＥＴＭ２（９０６）のドレイン電極とＮチャネルＦＥＴＭ４（９０８）のゲート電極とＰチャネルＦＥＴＭ１０（９１４）のゲート電極に接続し、さらに差動入力段１（９０１）と差動入力段２（９０２）に接続する出力端子（９０４）と、
ドレイン電極を出力端子（９０４）とＮチャネルＦＥＴＭ２（９０６）のドレイン電極とＮチャネルＦＥＴＭ４（９０８）のゲート電極とＰチャネルＦＥＴＭ１０（９１４）のゲート電極に接続し、ゲート電極を駆動段回路（９０３）とＰチャネルＦＥＴＭ６（９１０）のゲート電極とＰチャネルＦＥＴＭ９（９１３）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１（９０５）と、
ドレイン電極を出力端子（９０４）とＰチャネルＦＥＴＭ１（９０５）のドレイン電極とＮチャネルＦＥＴＭ４（９０８）のゲート電極とＰチャネルＦＥＴＭ１０（９１４）のゲート電極に接続し、ゲート電極を駆動段回路（９０３）とＮチャネルＦＥＴＭ５（９０９）のゲート電極とＮチャネルＦＥＴＭ１２（９１６）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ２（９０６）と、
ドレイン電極を差動入力段１（９０１）に接続し、ゲート電極をＮチャネルＦＥＴＭ７（９１１）のゲート電極とＮチャネルＦＥＴＭ７（９１１）のドレイン電極とＰチャネルＦＥＴＭ６（９１０）のドレイン電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ３（９０７）と、
ドレイン電極を差動入力段１（９０１）に接続し、ゲート電極を出力端子（９０４）とＰチャネルＦＥＴＭ１０（９１４）のゲート電極とＰチャネルＦＥＴＭ１（９０５）のドレイン電極とＮチャネルＦＥＴＭ２（９０６）のドレイン電極に接続し、ソース電極をＮチャネルＦＥＴＭ５（９０９）のドレイン電極に接続するＮチャネルＦＥＴＭ４（９０８）と、
ドレイン電極にＮチャネルＦＥＴＭ４（９０８）のソース電極を接続し、ゲート電極をＮチャネルＦＥＴＭ２（９０６）のゲート電極と駆動段回路（９０３）とＮチャネルＦＥＴＭ１２（９１６）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ５（９０９）と、
ドレイン電極をＮチャネルＦＥＴＭ７（９１１）のゲート電極とＮチャネルＦＥＴＭ７（９１１）のドレイン電極とＮチャネルＦＥＴＭ３（９０７）に接続し、ゲート電極をＰチャネルＦＥＴＭ１（９０５）のゲート電極と駆動段回路（９０３）とＰチャネルＦＥＴＭ９（９１３）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ６（９１０）と、
ドレイン電極とゲート電極をＰチャネルＦＥＴＭ６（９１０）のドレイン電極とＮチャネルＦＥＴＭ３（９０７）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ７（９１１）と、
ドレイン電極を差動入力段２（９０２）に接続し、ゲート電極をＰチャネルＦＥＴＭ１１（９１５）のゲート電極とＰチャネルＦＥＴＭ１１（９１５）のドレイン電極とＮチャネルＦＥＴＭ１２（９１６）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ８（９１２）と、
ドレイン電極をＰチャネルＦＥＴＭ１０（９１４）のソース電極と接続し、ゲート電極をＰチャネルＦＥＴＭ１（９０５）のゲート電極と駆動段回路（９０３）とＰチャネルＦＥＴＭ６（９１０）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ９（９１３）と、
ドレイン電極を差動入力段２（９０２）と接続し、ゲート電極を出力端子（９０４）とＮチャネルＦＥＴＭ４（９０８）のゲート電極とＰチャネルＦＥＴＭ１（９０５）のドレイン電極とＮチャネルＦＥＴＭ２（９０６）のドレイン電極に接続し、ソース電極をＰチャネルＦＥＴＭ９（９１３）のドレイン電極と接続するＰチャネルＦＥＴＭ１０（９１４）と、
差動入力段１（９０１）とグランド間に接続する定電流源１（９１７）と、
電源と差動入力段２（９０２）間に接続する定電流源２（９１８）とから構成される。
【００６４】
また、差動入力段１（９０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（９０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成であり、その回路構成は、本発明の第１の実施の形態に係る演算増幅器の構成と同一である。
【００６５】
次に、本発明の第９の実施の形態に係る演算増幅器の動作を説明する。
【００６６】
本発明の第９の実施の形態に係る演算増幅器は、差動入力段１（９０１）および差動入力段２（９０２）のそれぞれに上昇の信号が入力された場合には、差動入力段１（９０１）および差動入力段２（９０２）は、下降の信号を駆動段段回路（９０３）に伝達する。駆動段段回路（９０３）に入力された信号は、ＰチャネルＦＥＴＭ１（９０５）、ＮチャネルＦＥＴＭ２（９０６）のそれぞれのゲート電極にレベルシフトされた下降の信号で伝達される。
【００６７】
そのときには、ＰチャネルＦＥＴＭ６（９１０）、ＮチャネルＦＥＴＭ１２（９１６）のゲート電極には下降の信号が入力されるため、ＮチャネルＦＥＴＭ７（９１１）、ＰチャネルＦＥＴＭ１１（９１５）のドレイン電極とゲート電極は上昇する。
【００６８】
各ゲート電極は、ＮチャネルＦＥＴＭ３（９０７）のゲート電極は上昇し、ＮチャネルＦＥＴＭ４（９０８）のゲート電極は上昇し、ＮチャネルＦＥＴＭ５（９０９）のゲート電極は下降し、ＰチャネルＦＥＴＭ８（９１２）のゲート電極は上昇し、ＰチャネルＦＥＴＭ９（９１３）のゲート電極は下降し、ＰチャネルＦＥＴＭ１０（９１４）のゲート電極は上昇する。
【００６９】
つまり、差動入力段１（９０１）の電流値を決定するＮチャネルＦＥＴＭ３（９０７）、ＮチャネルＦＥＴＭ５（９０９）のゲート電極には、逆相の信号が入力されるため、入力が変化すれば、必ず、差動入力段１（９０１）に大電流が流れる。また、差動入力段２（９０２）の電流値を決定するＰチャネルＦＥＴＭ８（９１２）、ＰチャネルＦＥＴＭ９（９１３）のゲート電極には、逆相の信号が入力されるため、入力が変化すれば、必ず差動入力段２（９０２）に大電流が流れる。
【００７０】
反対に、差動入力段１（９０１）、差動入力段２（９０２）に下降の信号が入力された場合は、各ゲート電極の上昇下降の向きが逆になるだけであるため、その説明は省略する。
【００７１】
上記した手段を用いれば、信号が変化すれば、必ず差動入力段１（９０１）、差動入力段２（９０２）の両方に大電流が流れるため、フルレンジで高スルーレートを得ることができる。また、電流値増加は、信号が変化した一瞬だけであるので、低消費電力化にも効果的である。
【００７２】
図１０は本発明の第１０の実施の形態に係る演算増幅器の構成を示した図である。
【００７３】
回路構成は図９の回路の極性を逆にした点であり、図９の回路構成からの変更点はＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換え、これに伴い定電流源１（１０１７）、定電流源２（１０１８）を第９の実施の形態と逆極性にした点である。
【００７４】
本発明の第１０の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に、第９の実施の形態と同様となる。このため、動作の説明は省略する。
【００７５】
図１１は、本発明の第１１の実施の形態に係る演算増幅器の構成を示した図である。
【００７６】
本発明の第１１の実施の形態に係る演算増幅器の回路構成として、入力信号が入力される差動入力段１（１１０１）、差動入力段２（１１０２）と、
ＰチャネルＦＥＴＭ１（１１０５）のゲート電極とＰチャネルＦＥＴＭ６（１１１０）のゲート電極とＰチャネルＦＥＴＭ１０（１１１４）のゲート電極とＮチャネルＦＥＴＭ２（１１０６）のゲート電極とＮチャネルＦＥＴＭ１４（１１１８）のゲート電極とＮチャネルＦＥＴＭ５（１１０９）のゲート電極と差動入力段１（１１０１）と差動入力段２（１１０２）に接続する駆動段回路（１１０３）と、
ＰチャネルＦＥＴＭ１（１１０５）のドレイン電極とＮチャネルＦＥＴＭ２（１１０６）のドレイン電極とＮチャネルＦＥＴＭ４（１１０８）のゲート電極とＰチャネルＦＥＴＭ１１（１１１５）のゲート電極に接続し、さらに差動入力段１（１１０１）と差動入力段２（１１０２）に接続する出力端子（１１０４）と、
ドレイン電極を出力端子（１１０４）とＮチャネルＦＥＴＭ２（１１０６）のドレイン電極とＮチャネルＦＥＴＭ４（１１０８）のゲート電極とＰチャネルＦＥＴＭ１１（１１１５）のゲート電極に接続し、ゲート電極を駆動段回路（１１０３）とＰチャネルＦＥＴＭ６（１１１０）のゲート電極とＰチャネルＦＥＴＭ１０（１１１４）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１（１１０５）と、
ドレイン電極を出力端子（１１０４）とＰチャネルＦＥＴＭ１（１１０５）のドレイン電極とＮチャネルＦＥＴＭ４（１１０８）のゲート電極とＰチャネルＦＥＴＭ１１（１１１５）のゲート電極に接続し、ゲート電極を駆動段回路（１１０３）とＮチャネルＦＥＴＭ５（１１０９）のゲート電極とＮチャネルＦＥＴＭ１４（１１１８）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ２（１１０６）と、
ドレイン電極を差動入力段１（１１０１）に接続し、ゲート電極をＮチャネルＦＥＴＭ８（１１１２）のゲート電極とＮチャネルＦＥＴＭ８（１１１２）のドレイン電極とＰチャネルＦＥＴＭ７（１１１１）のドレイン電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ３（１１０７）と、
ドレイン電極を差動入力段１（１１０１）に接続し、ゲート電極を出力端子（１１０４）とＰチャネルＦＥＴＭ１１（１１１５）のゲート電極とＰチャネルＦＥＴＭ１（１１０５）のドレイン電極とＮチャネルＦＥＴＭ２（１１０６）のドレイン電極に接続し、ソース電極をＮチャネルＦＥＴＭ５（１１０９）のドレイン電極に接続するＮチャネルＦＥＴＭ４（１１０８）と、
ドレイン電極をＮチャネルＦＥＴＭ４（１１０８）のソース電極を接続し、ゲート電極をＮチャネルＦＥＴＭ２（１１０６）のゲート電極と駆動段回路（１１０３）とＮチャネルＦＥＴＭ１４（１１１８）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ５（１１０９）と、
ドレイン電極をＰチャネルＦＥＴＭ７（１１１１）のソース電極に接続し、ゲート電極をＰチャネルＦＥＴＭ１（１１０５）のゲート電極と駆動段回路（１１０３）とＰチャネルＦＥＴＭ１０（１１１４）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ６（１１１０）と、
ドレイン電極をＮチャネルＦＥＴＭ８（１１１２）のゲート電極とＮチャネルＦＥＴＭ８（１１１２）のドレイン電極とＮチャネルＦＥＴＭ３（１１０７）のゲート電極に接続し、ゲート電極を所定の電圧１（１１２１）に接続し、ソース電極をＰチャネルＦＥＴＭ６（１１１０）のドレイン電極に接続するＰチャネルＦＥＴＭ７（１１１１）と、
ドレイン電極とゲート電極をＰチャネルＦＥＴＭ７（１１１１）のドレイン電極とＮチャネルＦＥＴＭ３（１１０７）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ８（１１１２）と、
ドレイン電極を差動入力段２（１１０２）に接続し、ゲート電極をＰチャネルＦＥＴＭ１２（１１１６）のゲート電極とＰチャネルＦＥＴＭ１２（１１１６）のドレイン電極とＮチャネルＦＥＴＭ１３（１１１７）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ９（１１１３）と、
ドレイン電極をＮチャネルＦＥＴＭ１１（１１１５）のソース電極と接続し、ゲート電極をＰチャネルＦＥＴＭ１（１１０５）のゲート電極と駆動段回路（１１０３）とＰチャネルＦＥＴＭ６（１１１０）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１０（１１１４）と、
ドレイン電極を差動入力段２（１１０２）と接続し、ゲート電極を出力端子（１１０４）とＮチャネルＦＥＴＭ４（１１０８）のゲート電極とＰチャネルＦＥＴＭ１（１１０５）のドレイン電極とＮチャネルＦＥＴＭ２（１１０６）のドレイン電極に接続し、ソース電極をＰチャネルＦＥＴＭ１０（１１１４）のドレイン電極と接続するＰチャネルＦＥＴＭ １１（１１１５）と、
ドレイン電極とゲート電極をＰチャネルＦＥＴＭ９（１１１３）のゲート電極とＮチャネルＦＥＴＭ１３（１１１７）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１２（１１１６）と、
ドレイン電極をＰチャネルＦＥＴＭ１２（１１１６）のドレイン電極とＰチャネルＦＥＴＭ１２（１１１６）のゲート電極とＰチャネルＦＥＴＭ９（１１１３）のゲート電極に接続し、ゲート電極を所定の電圧２（１１２２）と接続し、ソース電極をＮチャネルＦＥＴＭ１４（１１１８）のドレイン電極に接続するＮチャネルＦＥＴＭ１３（１１１７）と、
ドレイン電極をＮチャネルＦＥＴＭ１３（１１１７）のソース電極と接続し、ゲート電極をＮチャネルＦＥＴＭ２（１１０６）のゲート電極と駆動段回路（１１０３）とＮチャネルＦＥＴＭ５（１１０９）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ１４（１１１８）と、
差動入力段１（１１０１）とグランド間に接続する定電流源１（１１１９）と、
電源と差動入力段２（１１０２）間に接続する定電流源２（１１２０）から構成される。
【００７７】
また、差動入力段１（１１０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（１１０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成であり、その回路構成は、本発明の第１の実施の形態に係る演算増幅器の構成と同一である。
【００７８】
次に、本発明の第１１の実施の形態に係る演算増幅器の基本的な動作は、第９の実施の形態と同じであるが、新規に追加するＰチャネルＦＥＴＭ７（１１１１）、ＮチャネルＦＥＴＭ１３（１１１７）について説明する。
【００７９】
本発明の第１１の実施の形態に係る演算増幅器のＰチャネルＦＥＴＭ７（１１１１）は、ＰチャネルＦＥＴＭ６（１１１０）のゲート電極に下降の信号が入力された場合、ＰチャネルＦＥＴＭ６（１１１０）に貫通電流が流れる。そこで、ＰチャネルＦＥＴＭ７（１１１１）のゲート電極を所定の電圧１（１１２１）に接続していれば、その貫通電流を抑えることができる。
【００８０】
反対に、ＮチャネルＦＥＴＭ１４（１１１８）のゲート電極に上昇の信号が入力された場合は、ＮチャネルＦＥＴＭ１４（１１１８）に貫通電流が流れる。そこで、ＮチャネルＦＥＴＭ１３（１１１７）のゲート電極を所定の電圧２（１１２２）に接続すれば、その貫通電流を抑えることができる。
【００８１】
上記した手段を用いれば、差動入力段１（１１０１）と差動入力段２（１１０２）に貫通電流が流れるのを防ぐことができる。
【００８２】
図１２は本発明の第１２の実施の形態に係る演算増幅器の構成を示した図である。
【００８３】
本発明の第１２の実施の形態に係る演算増幅器の回路構成は、図１１に示す本発明の第１１の実施の形態に係る演算増幅器の回路の極性を逆にした点であり、図１１の回路構成からの変更点は、ＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換え、これに伴い、定電流源１（１２１９）、定電流源２（１２２０）を第１１の実施の形態と逆極性にした点である。
【００８４】
本発明の第１２の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に、第１１の実施の形態と同様となる。このため、動作の説明は省略する。
【００８５】
図１３は、本発明の第１３の実施の形態に係る演算増幅器の構成を示した図である。
【００８６】
本発明の第１３の実施の形態に係る演算増幅器の回路構成として、入力信号が入力される差動入力段１（１３０１）、差動入力段２（１３０２）と、
ＰチャネルＦＥＴＭ１（１３０４）のドレイン電極とＮチャネルＦＥＴＭ２（１３０５）のドレイン電極とＮチャネルＦＥＴＭ４（１３０７）のゲート電極とＰチャネルＦＥＴＭ１０（１３１３）のゲート電極に接続し、さらに差動入力段１（１３０１）と差動入力段２（１３０２）に接続する出力端子（１３０３）と、
ドレイン電極を、出力端子（１３０３）とＮチャネルＦＥＴＭ２（１３０５）のドレイン電極とＮチャネルＦＥＴＭ４（１３０７）のゲート電極とＰチャネルＦＥＴＭ１０（１３１３）のゲート電極とに接続し、ゲート電極をＰチャネルＦＥＴＭ１６（１３１９）のドレイン電極とＰチャネルＦＥＴＭ６（１３０９）のゲート電極とＰチャネルＦＥＴＭ９（１３１２）のゲート電極と定電流源５（１３２５）に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１（１３０４）と、
ドレイン電極を、出力端子（１３０３）とＰチャネルＦＥＴＭ１（１３０４）のドレイン電極とＮチャネルＦＥＴＭ４（１３０７）のゲート電極とＰチャネルＦＥＴＭ１０（１３１３）のゲート電極に接続し、ゲート電極をＮチャネルＦＥＴＭ１７（１３２０）のゲート電極とＮチャネルＦＥＴＭ１７（１３２０）のドレイン電極とＰチャネルＦＥＴＭ１５（１３１８）のドレイン電極とＮチャネルＦＥＴＭ５（１３０８）のゲート電極とＮチャネルＦＥＴＭ１２（１３１５）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ２（１３０５）と、
ドレイン電極を差動入力段１（１３０１）に接続し、ゲート電極をＮチャネルＦＥＴＭ７（１３１０）のゲート電極とＮチャネルＦＥＴＭ７（１３１０）のドレイン電極とＰチャネルＦＥＴＭ６（１３０９）のドレイン電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ３（１３０６）と、
ドレイン電極を差動入力段１（１３０１）に接続し、ゲート電極を出力端子（１３０３）とＰチャネルＦＥＴＭ１０（１３１３）のゲート電極とＰチャネルＦＥＴＭ１（１３０４）のドレイン電極とＮチャネルＦＥＴＭ２（１３０５）のドレイン電極に接続し、ソース電極をＮチャネルＦＥＴＭ５（１３０８）のドレイン電極に接続するＮチャネルＦＥＴＭ４（１３０７）と、
ドレイン電極をＮチャネルＦＥＴＭ４（１３０７）のソース電極に接続し、ゲート電極をＮチャネルＦＥＴＭ２（１３０５）のゲート電極とＮチャネルＦＥＴＭ１７（１３２０）のゲート電極とＮチャネルＦＥＴＭ１７（１３２０）のドレイン電極とＰチャネルＦＥＴＭ１５（１３１８）のドレイン電極とＮチャネルＦＥＴＭ１２（１３１５）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ５（１３０８）と、
ドレイン電極をＮチャネルＦＥＴＭ７（１３１０）のドレイン電極とＮチャネルＦＥＴＭ７（１３１０）のゲート電極とＮチャネルＦＥＴＭ３（１３０６）のゲート電極に接続し、ゲート電極をＰチャネルＦＥＴＭ１（１３０４）のゲート電極と定電流源５（１３２５）とＰチャネルＦＥＴＭ１６（１３１９）のドレイン電極とＰチャネルＦＥＴＭ９（１３１２）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ６（１３０９）と、
ドレイン電極とゲート電極をＰチャネルＦＥＴＭ６（１３０９）のドレイン電極とＮチャネルＦＥＴＭ３（１３０６）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ７（１３１０）と、
ドレイン電極を差動入力段２（１３０２）と接続し、ゲート電極をＰチャネルＦＥＴＭ１１（１３１４）のドレイン電極とＰチャネルＦＥＴＭ１１（１３１４）のゲート電極とＮチャネルＦＥＴＭ１２（１３１５）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ８（１３１１）と、
ドレイン電極をＰチャネルＦＥＴＭ１０（１３１３）のソース電極に接続し、ゲート電極をＰチャネルＦＥＴＭ１（１３０４）のゲート電極と定電流源５（１３２５）とＰチャネルＦＥＴＭ１６（１３１９）のドレイン電極とＰチャネルＦＥＴＭ６（１３０９）のゲート電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ９（１３１２）と、
ドレイン電極を差動入力段２（１３０２）に接続し、ゲート電極を出力端子（１３０３）とＮチャネルＦＥＴＭ４（１３０７）のゲート電極とＰチャネルＦＥＴＭ１（１３０４）のドレイン電極とＮチャネルＦＥＴＭ２（１３０５）のドレイン電極に接続し、ソース電極をＰチャネルＦＥＴＭ９（１３１２）のドレイン電極に接続するＰチャネルＦＥＴＭ１０（１３１３）と、
ドレイン電極とゲート電極をＰチャネルＦＥＴＭ８（１３１１）のゲート電極とＮチャネルＦＥＴＭ１２（１３１５）のドレイン電極に接続し、ソース電極を電源と接続するＰチャネルＦＥＴＭ１１（１３１４）と、
ドレイン電極をＰチャネルＦＥＴＭ１１（１３１４）のドレイン電極とＰチャネルＦＥＴＭ１１（１３１４）のゲート電極とＰチャネルＦＥＴＭ８（１３１１）のゲート電極に接続し、ゲート電極をＮチャネルＦＥＴＭ５（１３０８）のゲート電極とＰチャネルＦＥＴＭ１５（１３１８）のドレイン電極とＮチャネルＦＥＴＭ１７（１３２０）のドレイン電極とＮチャネルＦＥＴＭ１７（１３２０）のゲート電極とＮチャネルＦＥＴＭ２（１３０５）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ１２（１３１５）と、
ドレイン電極をＰチャネルＦＥＴＭ１４（１３１７）のドレイン電極とＰチャネルＦＥＴＭ１４（１３１７）のゲート電極とＰチャネルＦＥＴＭ１５（１３１８）のゲート電極とＰチャネルＦＥＴＭ１６（１３１９）のゲート電極に接続し、ゲート電極を差動入力段１（１３０１）と差動入力段２（１３０２）に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ１３（１３１６）と、
ドレイン電極とゲート電極をＮチャネルＦＥＴＭ１３（１３１６）のドレイン電極とＰチャネルＦＥＴＭ１５（１３１８）のゲート電極とＰチャネルＦＥＴＭ１６（１３１９）のゲート電極に接続し、ソース電極を定電流源３に接続するＰチャネルＦＥＴＭ１４（１３１７）と、
ドレイン電極をＮチャネルＦＥＴＭ１７（１３２０）のドレイン電極とＮチャネルＦＥＴＭ１７（１３２０）のゲート電極とＮチャネルＦＥＴＭ２（１３０５）のゲート電極とＮチャネルＦＥＴＭ５（１３０８）のゲート電極とＮチャネルＦＥＴＭ１２（１３１５）のゲート電極に接続し、ゲート電極をＰチャネルＦＥＴＭ１６（１３１９）のゲート電極とＰチャネルＦＥＴＭ１４（１３１７）のゲート電極とＰチャネルＦＥＴＭ１４（１３１７）のドレイン電極とＮチャネルＦＥＴＭ１３（１３１６）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１５（１３１８）と、
ドレイン電極をＰチャネルＦＥＴＭ１（１３０４）のゲート電極とＰチャネルＦＥＴＭ６（１３０９）のゲート電極とＰチャネルＦＥＴＭ９（１３１２）のゲート電極と定電流源５（１３２５）に接続し、ゲート電極をＰチャネルＦＥＴＭ１５（１３１８）のゲート電極とＰチャネルＦＥＴＭ１４（１３１７）のゲート電極とＰチャネルＦＥＴＭ１４（１３１７）のドレイン電極とＮチャネルＦＥＴＭ１３（１３１６）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１６（１３１９）と、
ドレイン電極とゲート電極をＮチャネルＦＥＴＭ２（１３０５）のゲート電極とＮチャネルＦＥＴＭ５（１３０８）のゲート電極とＮチャネルＦＥＴＭ１２（１３１５）のゲート電極とＰチャネルＦＥＴＭ１５（１３１８）のドレイン電極に接続し、ソース電極を定電流源４（１３２４）に接続するＮチャネルＦＥＴＭ１７（１３２０）と、
差動入力段１（１３０１）とグランド（１３３３）間に接続する定電流源１（１３２１）と、
高電位電源線（１３３４）と差動入力段２（１３０２）間に接続する定電流源２（１３２２）と、
高電位電源線（１３３１）とＰチャネルＦＥＴＭ１４（１３１７）のソース電極に接続する定電流源３（１３２３）と、
ＮチャネルＦＥＴＭ１７（１３２０）のソース電極とグランド（１３３２）に接続する定電流源４（１３２４）と、
ＰチャネルＦＥＴＭ１６（１３１９）のドレイン電極とグランド（１３３２）に接続する定電流源５（１３２５）とから構成される。
【００８７】
また、差動入力段１（１３０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（１３０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成であり、その回路構成は、本発明の第１の実施の形態に係る演算増幅器の構成と同一である。
【００８８】
本発明の第１３の実施の形態に係る演算増幅器の基本的な入力段の動作は、第９の実施の形態と同じであるが、駆動段の動作も含め説明する。
【００８９】
まず、差動入力段１（１３０１）と差動入力段２（１３０２）に上昇の信号が入力された場合は、差動入力段の出力であるＮチャネルＦＥＴＭ１３（１３１６）のゲート電極には下降の信号が入力される。
【００９０】
そのため、ＰチャネルＦＥＴＭ１４（１３１７）、ＰチャネルＦＥＴＭ１５（１３１８）、ＰチャネルＦＥＴＭ１６（１３１９）のゲート電極には上昇の信号が入力される。そのため、ＰチャネルＦＥＴＭ１（１３０４）、ＮチャネルＦＥＴＭ２（１３０５）のゲート電極は下降し出力端子（１３０３）は上昇する。
【００９１】
次に、差動入力段の電流値を決めるＮチャネルＦＥＴＭ３（１３０６）、ＮチャネルＦＥＴＭ５（１３０８）、ＰチャネルＦＥＴＭ９（１３１２）、ＰチャネルＦＥＴＭ８（１３１１）における電流量を考える。
【００９２】
まず、差動入力段１（１３０１）は、ＮチャネルＦＥＴＭ３（１３０９）、ＮチャネルＦＥＴＭ５（１３０８）が電流量を決める。ＰチャネルＦＥＴＭ６（１３０９）のゲート電極は下降するためＰチャネルＦＥＴＭ６（１３０９）とＮチャネルＦＥＴＭ７（１３１０）に流れる電流値は増加する。
【００９３】
つまり、ＮチャネルＦＥＴＭ７（１３１０）とミラー接続されているＮチャネルＦＥＴＭ３（１３０６）の電流値も増加する。ＮチャネルＦＥＴＭ５（１３０８）には下降の信号が入力されるため電流値は減少する。一見、ＮチャネルＦＥＴＭ３（１３０６）の電流値が増加し、ＮチャネルＦＥＴＭ５（１３０８）の電流値が減少するため電流量は変わらないように見えるが、通常ＮチャネルＦＥＴＭ３（１３０６）とＮチャネルＦＥＴＭ５（１３０８）のスタティック電流はほとんど流れないよう設計され、ＮチャネルＦＥＴＭ３（１３０６）の増加量とＮチャネルＦＥＴＭ５（１３０８）の減少量を比べるとＮチャネルＦＥＴＭ３（１３０６）の増加量の方が大きくなる。そのため、差動入力段１（１３０１）の電流量は増加する。
【００９４】
次に、差動入力段２（１３０２）は、ＰチャネルＦＥＴＭ８（１３１１）、ＰチャネルＦＥＴＭ９（１３１２）が電流量を決める。ＮチャネルＦＥＴＭ１２（１３１５）のゲートは下降するため、ＮチャネルＦＥＴＭ１２（１３１５）とＰチャネルＦＥＴＭ１１（１３１４）に流れる電流値は減少する。
【００９５】
つまり、ＰチャネルＦＥＴＭ１１（１３１４）とミラー接続されているＰチャネルＦＥＴＭ８（１３１１）の電流値は減少する。一方、ＰチャネルＦＥＴＭ９（１３１２）のゲート電極には下降の信号が入力されるため電流値は増加する。一見、ＰチャネルＦＥＴＭ９（１３１２）の電流値が増加し、ＰチャネルＦＥＴＭ８（１３１１）の電流値が減少するため電流量は変わらないように見えるが、通常ＰチャネルＦＥＴＭ９（１３１２）とＰチャネルＦＥＴＭ８（１３１１）のスタティック電流はほとんど流れないよう設計され、ＰチャネルＦＥＴＭ９（１３１２）の増加量とＰチャネルＦＥＴＭ８（１３１１）の減少量を比べるとＰチャネルＦＥＴＭ９（１３１２）の増加量の方が大きくなる。そのため差動入力段２（１３０２）の電流量は増加する。
【００９６】
上記理由から、差動入力段１（１３０１）、差動入力段２（１３０２）の両方の電流値を増加させるため、フルレンジで高スルーレートを得ることができる。電流増加は入力信号の切り替わりだけで消費するため、消費電流値の増加は、ほとんど無い。
【００９７】
図１４は本発明の第１４の実施の形態に係る演算増幅器の構成を示した図である。
【００９８】
本発明の第１４の実施の形態に係る演算増幅器の回路構成は、図１３に示す本発明の第１３の実施の形態に係る演算増幅器の回路の極性を逆にした点であり、図１３の回路構成からの変更点は、ＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換え、これに伴い定電流源１（１４２１）、定電流源２（１４２２）を第１３の実施の形態と逆極性にした点である。
【００９９】
本発明の第１４の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に、第１３の実施の形態と同様となる。このため、動作の説明は省略する。
【０１００】
図１５は本発明の第１５の実施の形態に係る演算増幅器の構成を示した図である。
【０１０１】
本発明の第１５の実施の形態に係る演算増幅器の回路構成として、図１３と相違する点はＰチャネルＦＥＴＭ６（１５０９）、ＰチャネルＦＥＴＭ１８（１５２６）、ＮチャネルＦＥＴＭ７（１５１０）、ＮチャネルＦＥＴＭ３（１５０６）、ＰチャネルＦＥＴＭ８（１５１１）、ＰチャネルＦＥＴＭ１１（１５１４）、ＮチャネルＦＥＴＭ１９（１５２７）、ＮチャネルＦＥＴＭ１２（１５１５）の接続である。
【０１０２】
その他の差動入力段１（１５０１）、差動入力段２（１５０２）、出力端子（１５０３）、ＰチャネルＦＥＴＭ１（１５０４）、ＮチャネルＦＥＴＭ２（１５０５）、ＮチャネルＦＥＴＭ４（１５０７）、ＮチャネルＦＥＴＭ５（１５０８）、ＰチャネルＦＥＴＭ９（１５１２）、ＰチャネルＦＥＴＭ１０（１５１３）、ＮチャネルＦＥＴＭ１３（１５１６）、ＰチャネルＦＥＴＭ１４（１５１７）、ＰチャネルＦＥＴＭ１５（１５１８）、ＰチャネルＦＥＴＭ１６（１５１９）、ＮチャネルＦＥＴＭ１７（１５２０）、定電流源１（１５２１）、定電流源２（１５２２）、定電流源３（１５２３）、定電流源４（１５２４）、定電流源５（１５２５）は、ぞれぞれ、図１３の本発明の第１３の実施の形態に係る演算増幅器の差動入力段１（１３０１）、差動入力段２（１３０２）、出力端子（１３０３）、ＰチャネルＦＥＴＭ１（１３０４）、ＮチャネルＦＥＴＭ２（１３０５）、ＮチャネルＦＥＴＭ４（１３０７）、ＮチャネルＦＥＴＭ５（１３０８）、ＰチャネルＦＥＴＭ９（１３１２）、ＰチャネルＦＥＴＭ１０（１３１３）、ＮチャネルＦＥＴＭ１３（１３１６）、ＰチャネルＦＥＴＭ１４（１３１７）、ＰチャネルＦＥＴＭ１５（１３１８）、ＰチャネルＦＥＴＭ１６（１３１９）、ＮチャネルＦＥＴＭ１７（１３２０）、定電流源１（１３２１）、定電流源２（１３２２）、定電流源３（１３２３）、定電流源４（１３２４）、定電流源５（１３２５）と接続が同一である。
【０１０３】
図１３と接続が相違するＰチャネルＦＥＴＭ６（１５０９）、ＰチャネルＦＥＴＭ１８（１５２６）、ＮチャネルＦＥＴＭ７（１５１０）、ＮチャネルＦＥＴＭ３（１５０６）、ＰチャネルＦＥＴＭ８（１５１１）、ＰチャネルＦＥＴＭ１１（１５１４）、ＮチャネルＦＥＴＭ１９（１５２７）、ＮチャネルＦＥＴＭ１２（１５１５）について説明する。
【０１０４】
ドレイン電極をＰチャネルＦＥＴＭ１８（１５２６）のソース電極と接続し、ゲート電極をＰチャネルＦＥＴＭ９（１５１２）のゲート電極とＰチャネルＦＥＴＭ１６（１５１９）のドレイン電極とＰチャネルＦＥＴＭ１（１５０４）のゲート電極と定電流源５（１５２５）に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ６（１５０９）と、
ドレイン電極をＮチャネルＦＥＴＭ７（１５１０）のドレイン電極とＮチャネルＦＥＴＭ７（１５１０）のゲート電極とＮチャネルＦＥＴＭ３（１５０６）のゲート電極に接続し、ゲート電極を所定の電圧１（１５２８）に接続し、ソース電極をＰチャネルＦＥＴＭ６（１５０９）のドレイン電極に接続するＰチャネルＦＥＴＭ１８（１５２６）と、
ドレイン電極とゲート電極をＰチャネルＦＥＴＭ１８（１５２６）のドレイン電極とＮチャネルＦＥＴＭ３（１５０６）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ７（１５１０）と、
ドレイン電極を差動入力段１（１５０１）に接続し、ゲート電極をＮチャネルＦＥＴＭ７（１５１０）のゲート電極とＮチャネルＦＥＴＭ７（１５１０）のドレイン電極とＰチャネルＦＥＴＭ１８（１５２６）のドレイン電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ３（１５０６）と、
ドレイン電極を差動入力段２（１５０２）と接続し、ゲート電極をＰチャネルＦＥＴＭ１１（１５１４）のゲート電極とＰチャネルＦＥＴＭ１１（１５１４）のドレイン電極とＮチャネルＦＥＴＭ１９（１５２７）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ８（１５１１）と、
ドレイン電極とゲート電極をＰチャネルＦＥＴＭ８（１５１１）のゲート電極とＮチャネルＦＥＴＭ１９（１５２７）のドレイン電極に接続し、ソース電極を電源に接続するＰチャネルＦＥＴＭ１１（１５１４）と、
ドレイン電極をＰチャネルＦＥＴＭ１１（１５１４）のドレイン電極とＰチャネルＦＥＴＭ１１（１５１４）のゲート電極とＰチャネルＦＥＴＭ８（１５１１）のゲート電極に接続し、ゲート電極を所定の電圧２（１５２９）に接続し、ソース電極をＮチャネルＦＥＴＭ１２（１５１５）のドレイン電極に接続するＮチャネルＦＥＴＭ１９（１５２７）と、
ドレイン電極をＮチャネルＦＥＴＭ１９（１５２７）のソース電極に接続し、ゲート電極をＮチャネルＦＥＴＭ５（１５０８）のゲート電極とＰチャネルＦＥＴＭ１５（１５１８）のドレイン電極とＮチャネルＦＥＴＭ１７（１５２０）のドレイン電極とＮチャネルＦＥＴＭ１７（１５２０）のゲート電極とＮチャネルＦＥＴＭ２（１５０５）のゲート電極に接続し、ソース電極をグランドに接続するＮチャネルＦＥＴＭ１２（１５１５）と、
上記で説明した差動入力段１（１５０１）、差動入力段２（１５０２）、出力端子（１５０３）、ＰチャネルＦＥＴＭ１（１５０４）、ＮチャネルＦＥＴＭ２（１５０５）、ＮチャネルＦＥＴＭ４（１５０７）、ＮチャネルＦＥＴＭ５（１５０８）、ＰチャネルＦＥＴＭ９（１５１２）、ＰチャネルＦＥＴＭ１０（１５１３）、ＮチャネルＦＥＴＭ１３（１５１６）、ＰチャネルＦＥＴＭ１４（１５１７）、ＰチャネルＦＥＴＭ１５（１５１８）、ＰチャネルＦＥＴＭ１６（１５１９）、ＮチャネルＦＥＴＭ１７（１５２０）、定電流源１（１５２１）、定電流源２（１５２２）、定電流源３（１５２３）、定電流源４（１５２４）、定電流源５（１５２５）とから構成される。
【０１０５】
また、差動入力段１（１５０１）は、公知技術の差動トランジスタ対と、公知技術のカレントミラー回路とを具備し、差動入力段２（１５０２）は、公知技術の差動トランジスタ対と、公知技術の負荷回路とを具備する構成であり、その回路構成は、本発明の第１の実施の形態に係る演算増幅器の構成と同一である。
【０１０６】
本発明の第１５の実施の形態に係る演算増幅器の基本的な入力段の動作は、第１３の実施の形態と同じであるが、新規に追加したＰチャネルＦＥＴＭ１８（１５２６）とＮチャネルＦＥＴＭ１９（１５２７）について説明する。
【０１０７】
本発明の第１５の実施の形態に係る演算増幅器の差動入力段１（１５０１）と差動入力段２（１５０２）に、上昇または下降の信号が入力されると、第１３の実施の形態の説明と同様にＰチャネルＦＥＴＭ６（１５０９）かＮチャネルＦＥＴＭ１２（１５１５）に大電流を流れる。そこで、その電流値を抑えるためにＰチャネルＦＥＴＭ１８（１５２６）のゲート電極には所定の電圧１（１５２８）をＮチャネルＦＥＴＭ１９（１５２７）のゲート電極には所定の電圧２（１５２９）を入力し、ＰチャネルＦＥＴＭ１８（１５２６）とＮチャネルＦＥＴＭ１９（１５２７）が定電流源の役割をはたすようにし、ある一定以上の電流が流れなくなり電流値を調整することが可能となる。
【０１０８】
図１６は本発明の第１６の実施の形態に係る演算増幅器の構成を示した図である。
【０１０９】
本発明の第１６の実施の形態に係る演算増幅器の回路構成は、図１５に示す本発明の第１５の実施の形態に係る演算増幅器の回路の極性を逆にした点であり、図１５の回路構成からの変更点はＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換え、これに伴い定電流源１（１６２１）、定電流源２（１６２２）を第１５の実施の形態と逆極性にした点である。
【０１１０】
本発明の第１５の実施の形態に係る演算増幅器の動作は、回路の極性が逆とされただけであり、実質的に、第１５の実施の形態と同様となる。このため、動作の説明は省略する。
【０１１１】
図１７は本発明の第１７の実施の形態に係る演算増幅器の構成を示した図である。
【０１１２】
本発明の第１７の実施の形態に係る演算増幅器の基本の回路構成は、図１５に示す本発明の第１５の実施の形態に係る演算増幅器とほぼ同一である。
【０１１３】
図１５との相違はＰチャネルＦＥＴＭ１８（１７２６）のゲート電極とＮチャネルＦＥＴＭ１９（１７２７）のゲート電極の接続である。第１５の実施の形態では、ゲート電極を所定の電圧に接続していたが、図１７ではＰチャネルＦＥＴＭ１８（１７２６）のゲート電極はＮチャネルＦＥＴＭ５（１７０８）のゲート電極とＮチャネルＦＥＴＭ１２（１７１５）のゲート電極とＮチャネルＦＥＴＭ１７（１７２０）のゲート電極とＮチャネルＦＥＴＭ１７（１７２０）のドレイン電極とＮチャネルＦＥＴＭ２（１７０５）のゲート電極とＰチャネルＦＥＴＭ１５（１７１８）のドレイン電極に接続される。ＮチャネルＦＥＴＭ１９（１７２７）のゲート電極はＰチャネルＦＥＴＭ６（１７０９）のゲート電極とＰチャネルＦＥＴＭ９（１７１２）のゲート電極とＰチャネルＦＥＴＭ１６（１７１９）のドレイン電極とＰチャネルＦＥＴＭ１（１７０４）のゲート電極と定電流源５（１７２５）に接続される。
【０１１４】
その他の素子の接続は、図１５の本発明の第１５の実施の形態に係る演算増幅器と同一である。
【０１１５】
本発明の第１７の実施の形態に係る演算増幅器の動作についても、第１５の実施の形態のＭ１８（１５２６）、Ｍ１９（１５２７）と第１７の実施の形態のＭ１８（１７２６）、Ｍ１９（１５２７）は役割が同じであり、Ｍ６（１７０４）、Ｍ１２（１７１５）に流れる貫通電流を防ぐ働きをする。よって詳細な動作説明は省略する。
【０１１６】
図１８は本発明の第１８の実施の形態に係る演算増幅器の構成を示した図である。
【０１１７】
本発明の第１８の実施の形態に係る演算増幅器の回路構成は、図１７に示す本発明の第１７の実施の形態に係る演算増幅器の回路の極性を逆にした点であり、図１７の回路構成からの変更点は、ＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮチャネルＦＥＴをＰチャネルＦＥＴに置き換え、これに伴い定電流源１（１８２１）、定電流源２（１８２２）を第１７の実施の形態と逆極性にした点である。
【０１１８】
本発明の第１８の実施の形態に係る演算増幅器動作は、回路の極性が逆とされただけであり、実質的に、第１７の実施の形態と同様となる。このため、動作の説明は省略する。
【０１１９】
【発明の効果】
以上の説明のように、ＰチャネルＦＥＴ受け差動入力段とＮチャネルＦＥＴ受け差動入力段の両方の電流値を外部信号を使わず増加させるため、外部に制御回路を持つ必要も無く、フルレンジにおいて高スルーレートを得ることができる。また、演算増幅器の入力が変化したときだけ電流値を増加させるため、消費電流値の増加はほとんどない。
【０１２０】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の演算増幅器の構成を示す回路図である。
【図２】本発明の第２の実施の形態の演算増幅器の構成を示す回路図である。
【図３】本発明の第３の実施の形態の演算増幅器の構成を示す回路図である。
【図４】本発明の第４の実施の形態の演算増幅器の構成を示す回路図である。
【図５】本発明の第５の実施の形態の演算増幅器の構成を示す回路図である。
【図６】本発明の第６の実施の形態の演算増幅器の構成を示す回路図である。
【図７】本発明の第７の実施の形態の演算増幅器の構成を示す回路図である。
【図８】本発明の第８の実施の形態の演算増幅器の構成を示す回路図である。
【図９】本発明の第９の実施の形態の演算増幅器の構成を示す回路図である。
【図１０】本発明の第１０の実施の形態の演算増幅器の構成を示す回路図である。
【図１１】本発明の第１１の実施の形態の演算増幅器の構成を示す回路図である。
【図１２】本発明の第１２の実施の形態の演算増幅器の構成を示す回路図である。
【図１３】本発明の第１３の実施の形態の演算増幅器の構成を示す回路図である。
【図１４】本発明の第１４の実施の形態の演算増幅器の構成を示す回路図である。
【図１５】本発明の第１５の実施の形態の演算増幅器の構成を示す回路図である。
【図１６】本発明の第１６の実施の形態の演算増幅器の構成を示す回路図である。
【図１７】本発明の第１７の実施の形態の演算増幅器の構成を示す回路図である。
【図１８】本発明の第１８の実施の形態の演算増幅器の構成を示す回路図である。
【図１９】従来の演算増幅器の構成を示す回路図である。
【図２０】本発明の演算増幅器と従来の演算増幅器の特性比較表である。
【図２１】本発明の演算増幅器と従来の演算増幅器の動作を示す波形図である。
【符号の説明】
１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１、９０１、１００１、１１０１、１２０１、１３０１、１４０１、１５０１、１６０１、１７０１、１８０１、１９０１ 差動入力段１
１０２、２０２、３０２、４０２、５０２、６０２、７０２、８０２、９０２、１００２、１１０２、１２０２、１３０２、１４０２、１５０２、１６０２、１７０２、１８０２、１９０２ 差動入力段２
１０３、２０３、３０３、４０３ 電流源回路１
１０４、２０４、３０４、４０４ 電流源回路２
１０５、２０５、３０５、４０５、５０３、６０３、７０３、８０３ 位相反転回路１
１０６、２０６、３０６、４０６、５０４、６０４、７０４、８０４ 位相反転回路２
１０７、２０７、３０７、４０７、５０５、６０５、７０５、８０５、９０３、１００３、１１０３、１２０３、１３３５、１４３５、１５３５、１６３５、１７３５、１８３５、１９３５ 駆動段回路
１１０、２１０、３１０、４１０、５０６、６０６、７０６、８０６、９０４、１００４、１１０４、１２０４、１３０３、１４０３、１５０３、１６０３、１７０３、１８０３、１９０３ 出力端子
３１１、４１１、７１５、８１５、９１７、１０１７、１１１９、１２１９、１３２１、１４２１、１５２１、１６２１、１７２１、１８２１、１９１１ 定電流源１
３１２、４１２、７１６、８１６、９１８、１０１８、１１２０、１２２０、１３２２、１４２２、１５２２、１６２２、１７２２、１８２２、１９２２ 定電流源２
１３２３、１４２３、１５２３、１６２３、１７２３、１８２３ 定電流源３
１３２４、１４２４、１５２４、１６２４、１７２４、１８２４ 定電流源４
１３２５、１４２５、１５２５、１６２５、１７２５、１８２５ 定電流源５
１０８、２０８、３０８、４０８、５０７、５１１、５１２、６０７、６１１、６１２、７０７、７１２、７１３、７１４、８０７、８１２、８１３、８１４、９０５、９１２、９１３、９１４、９１０、９１５、１００５、１０１０、１０１２、１０１３、１０１４、１０１５、１１０５、１１１０、１１１１、１１１３、１１１４、１１１５、１１１６、１２０５、１２１０、１２１１、１２１３、１２１４、１２１５、１２１６、１３０４、１３０９、１３１１、１３１２、１３１３、１３１４、１３１７、１３１８、１３１９、１４０４、１４０９、１４１１、１４１２、１４１３、１４１４、１４１６、１４２０、１５０４、１５０９、１５２６、１５１１、１５１２、１５１３、１５１４、１５１７、１５１８、１５１９、１６０４、１６０９、１６２６、１６１１、１６１２、１６１３、１６１４、１６１６、１６２０、１７０４、１７０９、１７２６、１７１１、１７１２、１７１３、１７１４、１７１７、１７１８、１７１９、１８０４、１８０９、１８２６、１８１１、１８１２、１８１３、１８１４、１８１６、１８２０、１９０４、１９０９、１９１０ ＰチャネルＦＥＴ
１０９、２０９、３０９、４０９、５０８、５０９、５１０、６０８、６０９、６１０、７０８、７０９、７１０、７１１、８０８、８０９、８１０、８１１、９０６、９０７、９０８、９０９、９１１、９１６、１００６、１００７、１００８、１００５、１０１１、１０１６、１１０６、１１０７、１１０８、１１０９、１１１２、１１１７、１１１８、１２０６、１２０７、１２０８、１２０９、１２１２、１２１７、１２１８、１３０５、１３０８、１３０７、１３０８、１３１０、１３１５、１３１６、１３２０、１４０５、１４０６、１４０７、１４０８、１４１０、１４１５、１４１７、１４１８、１４１９、１５０５、１５０６、１５０７、１５０８、１５１０、１５２７、１５１５、１５１６、１５２０、１６０５、１６０６、１６０７、１６０８、１６１０、１６２９、１６１５、１６１７、１６１８、１６１９、１７０５、１７０６、１７０７、１７０８、１７１０、１７２７、１７１５、１７１６、１７２０、１８０５、１８０６、１８０７、１８０８、１８１０、１８２７、１８１５、１８１７、１８１８、１８１９、１９０５、１９０９、１９１０ ＮチャネルＦＥＴ
Claims (7)
- 第１の電源端子と第２の電源端子間に設置され、差動入力信号を第１の差動入力端子および第２の差動入力端子に受ける第１の差動トランジスタ対と、
前記第１の電源端子と前記第２の電源端子間に設置され、前記差動入力信号を第３の差動入力端子および第４の差動入力端子に受ける第２の差動トランジスタ対と、
前記第１の差動トランジスタ対と前記第２の電源端子間に接続する第１の電流源回路と、
前記第２の差動トランジスタ対と前記第１の電源端子間に接続する第２の電流源回路と、
出力信号を出力する出力端子と、
前記出力端子を介して駆動出力電流を流し込む第１のトランジスタと、
前記出力端子を介して駆動出力電流を引き込む第２のトランジスタと、
前記出力信号の信号出力レベルに対応して前記駆動出力電流を制御する出力駆動段回路と、
前記出力駆動段回路の駆動出力レベルに応答し、前記信号出力レベルの上昇または下降に応じて前記第１の差動トランジスタ対の回路電流を制御する第１の位相反転回路と、
前記出力駆動段回路の駆動出力レベルに応答し、前記信号出力レベルの下降または上昇に応じて前記第２の差動トランジスタ対の回路電流を制御する第２の位相反転回路と、
前記第１の電流源回路に並列に接続する第１の定電流源回路と、
前記第２の電流源回路に並列に接続する第２の定電流源回路を備え、
前記第１の電流源回路は、第２電極を前記第１の位相反転回路に接続し、第１電極、第３電極をそれぞれ前記第２の電源端子と前記第１の差動トランジスタ対に接続する第３のトランジスタと、前記第１の差動トランジスタ対及び前記第２の電源端子の間に設けられ前記出力端子及び前記第２のトランジスタの第２電極に接続する第３の電流源回路とを有し、
前記第２の電流源回路は、第２電極を前記第２の位相反転回路に接続し、第１、第３電極をそれぞれ前記第１の電源端子と前記第２の差動トランジスタ対に接続する第４のトランジスタと、前記第２の差動トランジスタ対及び前記第１の電源端子の間に接続され前記出力端子及び前記第１のトランジスタの第２電極のそれぞれに接続する第４の電流源回路とを有することを特徴とする演算増幅器。 - 差動入力信号を第１の差動入力端子および第２の差動入力端子に受け、その構成するトランジスタが第1導電型でなる第１の差動トランジスタ対と、
前記差動入力信号を第３の差動入力端子および第４の差動入力端子に受け、その構成するトランジスタが前記第1導電型と異なる第２導電型でなる第２の差動トランジスタ対と、
その入出力の一方が前記第１の差動トランジスタ対の負側の出力に接続され他方が前記第２の差動トランジスタ対の正側の出力に接続された第１の電流ミラー回路と、
その入出力の一方が前記第１の差動トランジスタ対の正側の出力に接続され他方が前記第２の差動トランジスタ対の負側の出力に接続された第２の電流ミラー回路と、
前記第２の差動トランジスタ対と第２の電源端子との間に接続された負荷回路と、
第１の電源端子と出力端子に接続した第１のトランジスタと、
第２の電源端子と前記出力端子に接続した第２のトランジスタと、
前記第１の電流ミラー回路と前記負荷回路の接続端子に接続され、前記第１及び第２のトランジスタを制御する出力駆動段回路と、
夫々が前記第１、第２の差動トランジスタ対に接続され、前記出力駆動段回路の出力信号によって制御される第１、第２の電流源回路と、
前記出力駆動段回路の出力信号に応答して前記第１の差動トランジスタ対の回路電流を制御する第１の位相反転回路と、
前記出力駆動段回路の出力信号に応答して前記第２の差動トランジスタ対の回路電流を制御する第２の位相反転回路とを備えることを特徴とする演算増幅器。 - 前記第１の電流源回路は、第２電極を前記第１の位相反転回路に接続し、さらに、第１電極、第３電極をそれぞれ前記第２の電源端子と前記第１の差動トランジスタ対に接続する第３のトランジスタと、前記第１の差動トランジスタ対と第２の電源端子と出力端子と前記第２のトランジスタの第２電極に接続する第３の電流源回路とを有し、
前記第２の電流源回路は、第２電極を前記第２の位相反転回路に接続し、第１、第３電極をそれぞれ前記第１の電源端子と前記第２の差動トランジスタ対に接続する第４のトランジスタと、前記第２の差動トランジスタ対と第１の電源端子と前記出力端子と前記第１のトランジスタの第２電極のそれぞれに接続する第４の電流源回路とを備えることを特徴とする請求項２記載の演算増幅器。 - 前記第１、第２の電流源回路に並列に接続する第１、第２の定電流源回路を更に有する請求項３記載の演算増幅器。
- 前記第３の電流源回路は、第５、第６のトランジスタから構成され、
前記第５のトランジスタは、第３電極を前記第１の差動トランジスタ対と接続し、第２電極を前記出力端子と接続し、第１電極を前記第６のトランジスタの第３電極と接続し、
前記第６のトランジスタは、第２電極を前記第２のトランジスタの第２電極と接続し、第１電極を第２の電源端子に接続し、
前記第４の電流源回路は、第７、第８のトランジスタから構成され、
前記第７のトランジスタは、第３電極を前記第２の差動トランジスタ対と接続し、第２電極を前記出力端子と接続し、第１電極を前記第８のトランジスタの第３電極と接続し、
前記第８のトランジスタは、第２電極を前記第１のトランジスタの第２電極と接続し、第１電極を第１の電源端子に接続する請求項１及び３記載のいずれか１項に記載の演算増幅器。 - 前記第１の位相反転回路は、第９、第１０のトランジスタから構成され、
前記第９のトランジスタは、第２電極を前記第１のトランジスタの第２電極に接続し、第１電極を第１の電源端子に接続し、
前記第１０のトランジスタは、第２、第３電極を前記第９のトランジスタの第３電極に接続し、第１電極を第２の電源端子に接続し、
前記第２の位相反転回路は、第１１、第１２のトランジスタから構成され、
前記第１１のトランジスタは、第２、第３電極を前記第１２のトランジスタの第３電極と前記第４のトランジスタの第２電極とに接続し、第１電極を前記第１の電源端子に接続し、
前記第１２のトランジスタは、第２電極を第２のトランジスタの第２電極に接続し、第１電極を前記第２の電源端子に接続する請求項１及び２記載のいずれか１項に記載の演算増幅器。 - 前記出力駆動段回路は、第１３、第１４、第１５、第１６、第１７のトランジスタと第３、第４、第５の定電流源から構成され、
前記第１３のトランジスタは、第３電極を前記第１４、前記第１５および前記第１６のトランジスタのそれぞれの第２電極と前記第１４のトランジスタの第３電極とに接続し、第２電極を前記第１の電流ミラー回路と前記負荷回路に接続し、第１電極を前記第２の電源端子に接続し、
前記第１４のトランジスタは、第１電極を前記第３の定電流源を介して前記第１の電源端子に接続し、
前記第１５のトランジスタは、第３電極を前記第１７のトランジスタの第２、第３電極と前記第２のトランジスタの第２電極に接続し、第１電極を前記第１の電源端子に接続し、
前記第１６のトランジスタは、第３電極を第５の定電流源を介して前記第２の電源端子に接続し、第１電極を前記第１の電源端子に接続し、
前記第１７のトランジスタは、第１電極を前記第４の定電流源を介して前記第２の電源端子に接続される請求項４記載に記載の演算増幅器。
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