JP5094441B2 - 演算増幅器 - Google Patents

Description

本発明は演算増幅器に関し、特に電源電圧が高く駆動力の高い演算増幅器に関する。

従来、演算増幅器として、電流源に並列に２つの素子が接続され、その２つの素子の間に入力レベル差があるときのみ電流源の電流供給能力を増加する構成を有するものがあった（例えば、特許文献１〜３参照）。

また、従来、演算増幅器として、ボルテージホロワの入力レベル差、すなわち、入力と出力とのレベル差が所定の値を超えたとき電流源の電流供給能力を増加する構成を有するものがあった（例えば、特許文献４および５参照）。

特開平１１−１３６０４４号公報 特開２００４−１２８８１５号公報 特開平１１−８８０７６号公報 特開２００６−１５７６０７号公報 特開２０００−３４９５７０号公報

演算増幅器は様々な用途で用いられるが、大きな容量性負荷を駆動するためのバッファ回路としても使用される。このような用途において、多数の駆動力の高い演算増幅器を一つのＩＣに集積することが求められる。駆動力を高くするためには、演算増幅器の駆動電流を増加させればよいが、消費電力の増加が問題となる。

高いスルーレートと低消費電力化の両立を図る手段として、電源電圧が低い（例えば５Ｖ以下である）応用においては、演算増幅器の入力電位差を検出する回路を用い、入力電位差を検出した時に駆動力制御回路により演算増幅器の動作電流を増加させるものがあった。入力信号に変化が無い期間は駆動電流を少なくし、入力信号が変化したことを検出した場合のみ駆動電流を増加させることにより、非動作時の消費電力を低減しながら、動作時の高スルーレートを実現している。このような考え方に基づく方式は、電源電圧が低い（例えば５Ｖ以下である）応用においては従来から提案されており、その方式の一つとして、電流源に並列に２つの素子が接続され、その２つの素子の間に入力レベル差があるときのみ電流源の電流供給能力を増加する構成を有するもの（特許文献１〜３など）や、ボルテージホロワの入力レベル差、すなわち、入力と出力とのレベル差が所定の値を超えたとき電流源の電流供給能力を増加する構成を有するもの（特許文献４、５など）があった。

これらの方式では、信号を増幅する回路に加えて検出回路や制御回路が別に必要となる。検出回路や制御回路は信号を増幅する回路（信号増幅回路）や出力を駆動する回路（出力駆動回路）と並列に設けられるため、電力を消費する。この追加された回路（追加回路）の消費電力は、電源電圧が比較的低い応用においては影響が小さいため、充分な効果を得ることができた。

これまでに述べたように、電源電圧が、例えば５Ｖ以下であるような、比較的低い電圧での応用における演算増幅器の低消費電力化は、既に提案されている入力電位差（入力レベル）検出回路や制御回路を用いる方式で対応可能であった。しかし、電源電圧の低い場合に比べて、電源電圧が高い場合、例えば５Ｖ以上である場合には消費電力は電源電圧に比例するため、信号増幅回路や出力駆動回路と並列に設けられる追加回路が定常的に消費する電流による発熱の影響が大きくなるという問題があること、さらには、多数の演算増幅器を一つのＩＣに集積することが要求された場合に、消費電力による発熱が原因で集積できる回路数が制限されてしまうという問題があることを、本発明の発明者らは独自に見出した。その結果、入力電位差を検出して演算増幅器の駆動力を制御する方式を電源電圧の高い応用において上記の問題を解消しつつ行うためには、駆動力の制御に必要な回路が定常的に消費する電力をさらに低減する必要があるという課題あることが新たに判明した。

一方、上記の特許文献１〜５は、いずれも低圧回路を前提とした構成を開示しているため、当然ながら、駆動力の制御に必要な回路が定常的に消費する電力をさらに低減する必要があるという上記の課題について、一切、開示していない。そのため、その課題を解決するための手段についても、一切、開示していない。

本発明は上記の課題を解決するためのものであり、比較的高い電源電圧（例えば５Ｖ以上）で使用される演算増幅器において、定常動作時の消費電力を低減しながらスルーレートが改善される回路方式を提供することを目的としている。

本発明の代表的なものの一例を示せば以下の通りである。すなわち、本発明の演算増幅器は、差動入力信号のレベルを変換して差動出力するレベル変換回路と、前記レベル変換回路の差動出力に入力が直列接続された差動増幅器とを備えて構成され、前記レベル変換回路と前記差動増幅器との組合せが、前記差動入力信号のレベル差の検出と、該レベル差に応じた前記差動増幅器の出力段に対する駆動能力の制御とを共通に行うことを特徴とする。

より具体的に言えば、本発明の演算増幅器は、入力信号の電位を変換して２つの電位を出力する第一および第二のレベル変換回路と、前記第一、第二のレベル変換回路の２つある出力のうち、直流電位の高い側の出力を入力とし、ソースを共通接続した第一の差動トランジスタ対と、もう一方の直流電位の低い側の出力を入力とし、ソースを共通接続した第二の差動トランジスタ対との互いのソース同士が電気的に接続されて成る差動トランジスタ対回路と、前記第一および第二の差動トランジスタ対の各々のドレインとそれぞれ接続された第一および第二の電流電圧変換回路と、前記第一および第二の電流電圧変換回路の出力と電気的に接続され、かつ、該第一および第二の電流電圧変換回路によって制御される出力段とを備えて構成されていることを特徴とする。

本発明によれば、比較的高い電源電圧（例えば５Ｖ以上）で使用される演算増幅器において、定常動作時の消費電力を低減しながらスルーレートを改善することが可能となる。

本発明の１つの顕著な特徴は、レベル変換回路と入力段差動増幅器とを直列に接続し、これらの組合せで入力レベルの検出と入力信号の増幅（出力段を駆動する能力の制御）とを共通に行う点である。上述の特許文献１〜５に開示される構成は、いずれも入力レベル検出回路が、入力段増幅器とは別に、かつ、それに対して並列に接続されているが、本発明はその別個の入力レベル検出回路を省略できる分、レベル変換回路の追加接続による消費電力の増加分のみに抑えることができ、もって演算増幅器全体の消費電力の低減が可能となる。入力レベルの検出と入力信号の増幅とを共通に行うことが可能なのは、高圧回路においては直流電圧に余裕があるためである。直流電圧に余裕のない低圧回路を前提とした上述の特許文献１〜５記載の構成は、入力段増幅回路に対して直列にレベル変換回路を設けることができないが、高圧回路への応用を目的とした本発明においては、それが可能となる。

次に、本発明の好適な実施形態について、以下、実施例として図を用いて説明する。

図１は本発明の基本原理を示すブロック図である。入力信号Ｖｉｎ１，Ｖｉｎ２はそれぞれレベル変換回路１，２に入力される。レベル変換回路は２つの出力を持ち、それぞれＰＭＯＳ差動対、ＮＭＯＳ差動対に出力される。ＰＭＯＳトランジスタＭ１，Ｍ２とＮＭＯＳトランジスタＭ５，Ｍ６はそれぞれ差動トランジスタ対を構成している。Ｍ１とＭ２のドレインは電流電圧変換回路３に、Ｍ５とＭ６のドレインは電流電圧変換回路４と接続される。電流電圧変換回路は、差動トランジスタ対の出力電流を電圧に変換して、出力段５を駆動する。

一般的な演算増幅器では、差動トランジスタ対は定電流源によってバイアスされる。このため、差動トランジスタ対の消費電流を制御するためには、定電流源を制御する必要があった。一方、本発明ではレベル変換回路を用いることで、Ｍ１とＭ２、Ｍ５とＭ６の差動トランジスタ対同士を直列に接続している。この構成をとることで、Ｖｉｎ１＝Ｖｉｎ２の場合には、レベル変換回路の２つの出力電圧差により、２組の差動トランジスタ対のゲート―ソース間電圧を制御することができる。Ｖｉｎ１＝Ｖｉｎ２の場合、差動トランジスタ対で消費する電流は、２組の差動トランジスタ対のゲート―ソース間電圧、つまりレベル変換回路の２つの出力電圧差によって決まる。よって、レベル変換回路の出力電圧差を、２組の差動トランジスタ対を構成するＰ型、Ｎ型ＭＯＳトランジスタのスレッショルド電圧の和以下に設定することで、定常時の消費電流の低減が実現できる。また、入力信号に差が生じた場合、Ｖｉｎ１＜Ｖｉｎ２ではＭ１とＭ６、Ｖｉｎ１＞Ｖｉｎ２ではＭ２とＭ５のゲート―ソース間電圧がスレッショルド電圧以上となる。入力信号差にＭ１とＭ６、またはＭ２とＭ５のゲート―ソース間電圧は比例する。よって、入力信号差に比例した駆動電流の制御が可能となっている。

回路動作を、入力信号差の無い定常状態と差が生じた動作状態に分けて説明する。

最初に入力信号差の無い場合、つまりＶｉｎ１とＶｉｎ２が等しい場合について説明する。入力信号Ｖｉｎ１とＶｉｎ２はそれぞれレベル変換回路１、レベル変換回路２に入力されている。レベル変換回路はある一定の電圧を入力された電圧に加算してＭ５とＭ６で構成されるＰＭＯＳ差動対とＭ１とＭ２で構成されるＮＭＯＳ差動対に出力する。このとき、前記ＰＭＯＳ差動対と前記ＮＭＯＳ差動対に出力される電位の差分は、差動対を構成するＰＭＯＳとＮＭＯＳのスレッショルド電圧の和程度に設定することが望ましい。差動対に流れる電流は、レベル変換回路の２つある出力の電圧差と差動対を構成するＰＭＯＳとＮＭＯＳの特性で決まっており、上記のように設定することにより、入力信号差が無い状態では定常電流をほとんど流さない状態に制御することが可能である。

次に、入力信号に差が生じた動作状態について説明する。Ｖｉｎ１＞Ｖｉｎ２の場合を考える。レベル変換回路は、入力信号に一定の電圧を加えた２つの電位を出力するため、Ｍ１のゲート電位はＭ２のゲート電位よりも（Ｖｉｎ１−Ｖｉｎ２）高く、Ｍ５のゲート電位もＭ６のゲート電位よりも（Ｖｉｎ１−Ｖｉｎ２）高くなる。入力信号に差が無い状態で、レベル変換回路の出力電位差が２つの差動トランジスタ対を形成するＰＭＯＳとＮＭＯＳのスレッショルド電圧の和に設定されているとする。Ｍ６のゲートとＭ１のゲートとの間にかかる電圧は、ＰＭＯＳとＮＭＯＳのスレッショルド電圧の和よりも（Ｖｉｎ１−Ｖｉｎ２）小さくなる。よって、Ｍ１とＭ６はオフ状態となる。一方、Ｍ５のゲートとＭ２のゲートにかかる電圧は、ＰＭＯＳとＮＭＯＳのスレッショルド電圧の和よりも（Ｖｉｎ１−Ｖｉｎ２）大きくなる。よって、Ｍ２とＭ５はオン状態となり、駆動電流が流れる。駆動電流は電流電圧変換回路３、４により電圧に変換され、出力段を制御する。Ｖｉｎ１＜Ｖｉｎ２の場合、同様にＭ５のゲートとＭ２のゲートとの間にかかる電圧は、ＰＭＯＳとＮＭＯＳのスレッショルド電圧の和よりも（Ｖｉｎ１−Ｖｉｎ２）小さくなる。よって、Ｍ２とＭ５はオフ状態となる。一方、Ｍ６のゲートとＭ１のゲートにかかる電圧は、ＰＭＯＳとＮＭＯＳのスレッショルド電圧の和よりも（Ｖｉｎ１−Ｖｉｎ２）大きくなる。よって、Ｍ１とＭ２はオン状態となり、駆動電流が流れる。この電流は電流電圧変換回路で電圧信号に変換され、出力段を制御する。

図２に本発明の別の実施例を示す。ＰＭＯＳトランジスタＭ１、Ｍ２とＮＭＯＳトランジスタＭ５、Ｍ６はそれぞれ差動トランジスタ対を構成している。差動トランジスタ対のドレインは、それぞれＮＭＯＳトランジスタＭ３とＭ４で構成される能動負荷８とＰＭＯＳトランジスタＭ７、Ｍ８から成る能動負荷９に接続されている。トランジスタＭ９、Ｍ１０、Ｍ１１と電流源Ｉ１はレベル変換回路６を、トランジスタＭ１２、Ｍ１３、Ｍ１４と電流源Ｉ２はレベル変換回路７を構成しており、Ｍ９とＭ１２のゲートにそれぞれ信号Ｖｉｎ１とＶｉｎ２が入力されている。ＮＭＯＳトランジスタＭ１５とＰＭＯＳトランジスタＭ１６は出力段１０を構成しており、Ｍ１５，Ｍ１６ともにソース接地で構成することにより高い駆動力と広い出力範囲の実現が可能である。また、ソース接地で出力段を構成しているため、負荷が容量性の場合には定常状態の場合にＭ１５とＭ１６をオフさせて電流が流れる経路を無くし、出力電圧を一定に保つことが可能である。これにより、定常状態では出力段で消費する電流を無くすことができる。本発明では差動トランジスタ対を直列に接続する構成を取っているため、差動対から電流電圧変換回路を用いて２つの出力を取り出すことにより、回路を追加することなく出力段をソース接地一般的なソースフォロワや電流源負荷のソース接地形式では定常的に電流を流す必要があるため、低電力化が可能となる。なお、本実施例では、レベル変換回路の出力電圧差をＭＯＳトランジスタと定電流源で決定したが、電位差を発生させることができれば良いため、抵抗やバイポーラトランジスタを用いて構成することもできる。抵抗の抵抗値は任意に決定できるため、ＭＯＳトランジスタよりも詳細にレベル変換回路の出力電圧を設定できるという利点を持つ。バイアス電流源と入力トランジスタの位置関係も任意に組替えが可能である。また、出力段は、ＭＯＳトランジスタによるソース接地形式を用いたが、他の形式を用いることもできる。一例として、バイポーラトランジスタに置き換えることもできる。これにより、駆動力が増加するといった効果が得られる。電流電圧変換回路も、本実施例では能動負荷形式を用いたが、抵抗負荷など別の形式で構成してもよい。

図２の回路動作を、入力信号差の無い定常状態と差が生じた動作状態に分けて説明する。

最初に入力信号差の無い場合、つまりＶｉｎ１とＶｉｎ２が等しい場合について説明する。入力信号Ｖｉｎ１とＶｉｎ２はそれぞれレベル変換回路６のＭ９、レベル変換回路７のＭ１２のゲートに入力されている。Ｍ９に入力されたＶｉｎ１は、定電流源Ｉ１とＭ９によって決まるゲート―ソース電圧を加えた電位を差動トランジスタ対のＭ１へのゲートへ出力される。また、前記の電位にＩ１とダイオード接続されたＭ１０、Ｍ１１によって決まる電圧を加えたものがＭ５に出力される。回路形式は対称であり、Ｍ１とＭ２のゲート電位、及びＭ５とＭ６のゲート電位は等しい。このときに差動トランジスタ対に流れる定常電流は、レベル変換回路の２つの出力電位差と２つの差動トランジスタ対のトランジスタによって決まる。

この実施例においては、レベル変換回路のＭ１とＭ１０，Ｍ５とＭ１１のサイズ比は同じにすることにより、定常消費電流の制御が可能である。サイズ比を同じにすることで差動トランジスタ対のゲート―ソース間電圧が決まり、サイズ比とＩ１で決まる電流が定常電流として流れる。レベル変換部のトランジスタサイズと差動トランジスタ対のＭＯＳサイズをｍ：ｎにしたとする。この時、入力電圧差が無い場合の定常電流としては、ｎ／ｍ＊Ｉ１となる。回路は対称であるので、Ｍ２とＭ１３，Ｍ６とＭ１４のサイズ比に関しても同じとする。レベル変換回路の２つの出力電位差を生成する回路を、差動トランジスタ対と同様のＮＭＯＳとＰＭＯＳを直列接続した構成とすることにより、プロセスや温度の変動に対しても、レベル変換回路と差動トランジスタ対が変化を打ち消す方向に変化するようにし、定常電流の変化を小さくできる。

次に、入力信号に差が生じた動作状態について説明する。Ｖｉｎ１＞Ｖｉｎ２の場合を考える。レベル変換回路は、入力信号に一定の電圧を加えた２つの電位を出力するため、Ｍ１のゲート電位はＭ２のゲート電位よりもＶｉｎ１−Ｖｉｎ２だけ高く、Ｍ５のゲート電位もＭ６のゲート電位よりもＶｉｎ１−Ｖｉｎ２だけ高くなる。入力信号に差が無い状態で、レベル変換回路の出力電位差が２つの差動トランジスタ対を形成するＰＭＯＳとＮＭＯＳのスレッショルド電圧の和に設定されているとする。Ｍ６のゲートとＭ１のゲートとの間にかかる電圧は、ＰＭＯＳとＮＭＯＳのスレッショルド電圧の和よりもＶｉｎ１−Ｖｉｎ２だけ小さくなる。よって、Ｍ１とＭ６はオフ状態となる。一方、Ｍ５のゲートとＭ２のゲートにかかる電圧は、ＰＭＯＳとＮＭＯＳのスレッショルド電圧の和よりもＶｉｎ１−Ｖｉｎ２だけ大きくなる。よって、Ｍ２とＭ５はオン状態となり、駆動電流が流れる。Ｍ５を流れた電流はＭ７とＭ８で構成される能動負荷によりミラーされ、Ｍ１６をオフさせる。Ｍ２を流れた電流はＭ３とＭ４で構成される能動負荷によりミラーされ、Ｍ１５をオンさせる。

図３に本発明の別の実施例を示す。図３では駆動電流制御回路として抵抗Ｒ１を用いている。ここでは抵抗を用いることで、差動トランジスタ対に流れる電流によって電位降下が発生してゲート―ソース間電圧が減少し、消費電流の低減が可能である。レベル変換回路と差動トランジスタ対以外に駆動電流を制御できるパラメータが増え、定常電流と動作時の駆動力制御の調整が可能となる。Ｒ１を大きくした場合、差動トランジスタ対に流れる定常電流と動作時に流れる電流も減少する。なお、図２では駆動電流制御回路として抵抗を用いたが、トランジスタやその他の受動素子等を用いても構わない。

図４に本発明の別の実施例を示す。差動対に用いているトランジスタのゲート―ソース間耐圧以上の入力電圧振幅差が入力された場合、トランジスタが破壊されてしまう。本発明は電源電圧が比較的高い場合の応用を想定しているため、ゲート―ソース間の耐圧がドレイン―ソース間耐圧よりも低いトランジスタを使用した場合には、耐圧を超える可能性がある。これを防ぐために、本実施例では耐圧保護のために耐圧保護素子の一例としてダイオードＤ１〜Ｄ８を追加している。耐圧保護用ダイオードの働きを説明するため、Ｖｉｎ１＞Ｖｉｎ２の場合を考える。Ｖｉｎ１―Ｖｉｎ２がトランジスタＭ１，Ｍ２，Ｍ５，Ｍ６のゲート―ソース耐圧の２倍以上であるとする。このとき、Ｍ２とＭ５はオン状態、Ｍ１とＭ６はオフ状態である。Ｍ２とＭ５には電流が流れており、Ｒ１で電位降下が発生するため、適切なＲ１を選べばＭ２とＭ５への過電圧印加を防ぐことができる。一方、オフ状態のＭ１とＭ６のそれぞれのゲート間には、Ｖｉｎ１―Ｖｉｎ２がそのままＭ１とＭ６のゲート―ソース間に加わってしまう。このため、差動対のソース部分に耐圧保護ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４を設置し、これを介してＰＭＯＳとＮＭＯＳの差動対を接続する。これにより、オフ状態のＭ１とＭ６のゲート―ソース間には電圧がかからず、Ｖｉｎ１―Ｖｉｎ２のほとんどがＤ１とＤ６に印加される。よって、Ｍ１とＭ６の破壊を防ぐことが可能になる。レベル変換回路の耐圧保護ダイオードＤ５，Ｄ６，Ｄ７，Ｄ８は、それぞれＤ１，Ｄ３，Ｄ２，Ｄ４に対応しており、温度が変動した場合などに差動対とレベル変換回路の特性が同様に変化するように対応させたもので、耐圧保護が目的では無い。よって、レベル変換回路部の耐圧保護ダイオードは省略可能である。また、耐圧保護素子はダイオードに限定されず、想定される過電圧に耐えられる耐圧を持つＭＯＳトランジスタを耐圧保護素子として用いても構わない。

図５に本発明の別の実施例を示す。演算増幅器が大きな負荷を駆動する場合、出力段のＭＯＳトランジスタサイズは演算増幅器を構成する他のトランジスタよりも大きいため、入力電圧差の無い定常状態で出力段のＭＯＳトランジスタのゲートーソース間にスレッショルド電圧Ｖｔｈ以上の電圧が入力されると、出力段にはトランジスタサイズに比例した電流が流れるため、消費電力が問題となる。この実施例では、電流電圧変換回路１３を構成するＮＭＯＳトランジスタＭ１７,Ｍ１８を、出力段のＮＭＯＳトランジスタＭ１５よりもＶｔｈが低いトランジスタで構成している。同様に、電流電圧変換回路１４を構成するＰＭＯＳトランジスタＭ１９,Ｍ２０を、出力段のＰＭＯＳトランジスタＭ１６よりもＶｔｈが低いトランジスタで構成している。入力電圧差の無い定常状態においては、出力段のＰＭＯＳ、ＮＭＯＳが消費する電流は、定常状態で電流電圧変換回路が出力する電圧、つまり、出力段のＭＯＳトランジスタのゲート―ソース間電圧によって決まる。このため、電流電圧変換回路を構成するＭＯＳトランジスタのＶｔｈを、出力段を構成するＭＯＳトランジスタのＶｔｈよりも低くすることで、定常状態における電流電圧変換回路の出力電圧を、出力段のＭＯＳトランジスタのＶｔｈ以下に設定することができ、出力段のＭＯＳトランジスタをオフした状態にすることが可能となる。なお、本実施例とは逆に出力段のＶｔｈを高くしても良い。

図６に本発明の別の実施例を示す。本実施例では、電流電圧変換回路８,９の出力に抵抗Ｒ２,Ｒ３を接続している。この抵抗を追加することにより、図５の実施例で説明したように、定常状態における電流電圧変換回路の出力電圧を、出力段のＭＯＳトランジスタのＶｔｈ以下にして、定常的な出力段での消費電流を低減している。Ｒ２とＲ３の抵抗値は、差動トランジスタ対に流れる電流に対して設計する必要がある。入力信号に信号差が生じた場合、差動トランジスタ対が駆動電流を流すが、抵抗Ｒ２,Ｒ３の抵抗値を駆動電流に対して小さくしすぎた場合、駆動電流が抵抗を流れてしまうことで出力段のトランジスタのゲート―ソース間電圧が低くなり、充分な駆動力を得られなくなる。また、本実施例では抵抗Ｒ１を駆動電流制限回路として用いているが、省略も可能である。

図７に本発明の別の実施例を示す。この回路は、Ｖｉｎから入力された電圧を、抵抗Ｒ
４，Ｒ５の抵抗値をｒ４，ｒ５とすると、（ｒ４＋ｒ５）/ｒ５倍し、本発明の演算増幅
器をボルテージホロワとして用いたバッファを介して出力している。この回路では、レベ
ル変換回路の低電力化を行うため、演算増幅器の前段の情報を用いてバイアス電流を制御
している。なお、演算増幅器前段の増幅回路の構成は、実施例の形式に限定されない。

回路動作を説明する。電源ＶＤＤ２−ＶＳＳ間の入力信号Ｖｉｎは、定電流限Ｉ３によ
ってバイアスされた差動トランジスタ対Ｍ２１，Ｍ２２によって電流に変換される。変換
された電流は、Ｍ２３とＭ２５、Ｍ２４とＭ２６のカレントミラー対によって折り返され
る。Ｍ２５で折り返された電流は、ゲート接地回路Ｍ２７を介してＶＤＤ２よりも高い電
源ＶＤＤに接続されたカレントミラーＭ２９，Ｍ３０で再び折り返される。この電流は、
Ｍ２６によって折り返された電流と比較され、ソースフォロワを構成するＭ３１に入力さ
れる。抵抗Ｒ４、Ｒ５で分圧された電圧がＶｉｎと等しくなるように帰還がかかるため、
ソースフォロワの出力電位は、Ｖｉｎの（ｒ４＋ｒ５）/ｒ５倍となる。この電圧は、ボ
ルテージホロワとして用いられる本発明の演算増幅器に入力され、バッファされて出力さ
れる。演算増幅器のレベル変換回路１５，１６は、前段のＭ２９，Ｍ３０で構成されるカ
レントミラーを用いて、バイアス電流を生成している。演算増幅器の入力Ｖｉｎ１，Ｖｉ
ｎ２が増加したときには、Ｍ３２，Ｍ３３が流すバイアス電流がレベル変換回路出力の動
作速度が遅くなってしまうため、バイアス電流を多く流すことが求められる。一方。Ｖｉ
ｎ１，Ｖｉｎ２が減少したときには、Ｍ９，Ｍ１２がレベル変換回路の動作速度を決定す
るため、バイアス電流は小さくても良い。また、変化しないときには、レベル変換回路は
定常状態であるため電流は少なくても良い。このように、レベル変換回路のバイアス電流
が動作速度を決めているのは、演算増幅器の入力電圧が増加する場合である。前段のＭ２
９に流れる電流は、演算増幅器の入力電圧が増加する場合に多く、減少または入力が等し
い場合には減少するので、Ｍ２９を用いてレベル変換回路の電流を生成することで、定常
状態での電力消費量を減少させることができる。

以上、本発明の各実施例によれば、レベル変換回路を用いることで入力信号差の検出回路と駆動能力制御回路を従来のような並列接続ではなく直列接続で実現したことにより、入力電圧が等しいときには演算増幅器で消費する電流を減らすことで消費電力を低減し、入力電圧に差が生じた時には演算増幅器で消費する電流を増加させ、スルーレートを改善することが可能となる。

尚、本発明の各実施例において、トランジスタはＭＯＳを用いたが、バイポーラトランジスタで構成することも可能である。また、各実施例で用いた変形は、互いに組み合わせても有効である。レベル変換回路は上部電源側からバイアス電流を与えたが、下部電極側から与えてもよい。入力に関しても同様で、実施例では下部電源側から入力したが、上部電極側から入力しても良い。

本発明の演算増幅器の基本原理を示すブロック図である。 本発明の演算増幅器の一実施例図である。 本発明の演算増幅器に駆動電流制御回路を加えた一実施例図である。 本発明の演算増幅器に耐圧保護用回路を加えた一実施例図である。 本発明の演算増幅器に駆動段低消費電力化を加えた一実施例図である。 本発明の演算増幅器に駆動力制御のための抵抗を加えた一実施例図である。 本発明の演算増幅器にレベル変換回路の低消費電力化を加えた一実施例図である。

符号の説明

１，２，６，７，１１，１２，１５，１６‥‥レベル変換回路、
３，４，８，９，１３，１４‥‥電流電圧変換回路、
５，１０‥‥出力段、
Ｍ１，Ｍ２，Ｍ７，Ｍ８，Ｍ９，Ｍ１０，Ｍ１２，Ｍ１３，Ｍ１６，Ｍ１９，Ｍ２０，Ｍ２１，Ｍ２２，Ｍ２９，Ｍ３０‥‥ＰＭＯＳ、
Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ９，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５，Ｍ１７，Ｍ１８，Ｍ２３，Ｍ２４，Ｍ２５，Ｍ２６，Ｍ２７，Ｍ２８，Ｍ３１‥‥ＮＭＯＳ、
Ｉ１，Ｉ２，Ｉ３‥‥定電流源、
Ｄ１〜Ｄ８‥‥耐圧保護用ダイオード、
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５‥‥抵抗。

Claims (18)

1. 差動入力信号のレベルを変換して差動出力するレベル変換回路と、
   前記レベル変換回路の差動出力が入力される差動増幅器と、
   前記差動増幅器の出力に入力が接続される出力段と、
   を備えて構成され、
   前記レベル変換回路と前記差動増幅器との組合せが、前記差動入力信号のレベル差の検出と、該レベル差に応じた前記出力段に対する駆動能力の制御とを共通に行い、
   前記レベル変換回路は、
   前記差動入力信号の一方を入力とし、前記入力に所定の電圧を加えた第１の電位と前記第１の電位より高電位の第２の電位を出力する第１の出力対と、
   前記差動入力信号の他方を入力とし、前記所定の電圧を加えた第３の電位と前記第３の電位より高電位の第４の電位を出力する第２の出力対とを有し、
   前記差動増幅器は、
   前記第２の電位及び前記第４の電位の出力を入力とし、それぞれの一端が第１の接続部で互いに接続される第１導電型トランジスタの差動対と、
   前記第１の電位及び前記第３の電位の出力を入力とし、それぞれの一端が第２の接続部で互いに接続される第２導電型トランジスタの差動対と、
   前記第１導電型トランジスタの差動対それぞれの他端が接続される第１の電流電圧変換回路と、
   前記第２導電型トランジスタの差動対それぞれの他端が接続される第２の電流電圧変換回路と、
   前記第１導電型トランジスタの差動対及び前記第２導電型トランジスタの差動対に流れる電流を低減する駆動電流制御回路と、を有し、
   前記第１の電流電圧変換回路は第１の電源に接続され、
   前記第２の電流電圧変換回路は前記第１の電源より低電位の第２の電源に接続され、
   前記第１の接続部と前記第２の接続部とが、前記駆動電流制御回路を介して前記第１の電源と前記第２の電源に対して直列に接続されていることを特徴とする演算増幅器。
2. 請求項１において、
   前記第１導電型トランジスタの差動対は、前記第２の電位及び前記第４の電位の出力がゲートに入力され、ソース同士が前記第１の接続部で接続されるＮ型ＭＯＳトランジスタの差動対であり、
   前記第２導電型トランジスタの差動対は、前記第１の電位及び前記第３の電位の出力がゲートに入力され、ソース同士が前記第２の接続部で接続されるＰ型ＭＯＳトランジスタの差動対であり、
   前記Ｎ型ＭＯＳトランジスタの差動対それぞれのドレインが前記第１の電流電圧変換回路に接続され、
   前記Ｐ型ＭＯＳトランジスタの差動対それぞれのドレインが前記第２の電流電圧変換回路に接続され、
   前記駆動電流制御回路により、前記Ｎ型ＭＯＳトランジスタの差動対及び前記Ｐ型ＭＯＳトランジスタの差動対のゲート−ソース間電圧が減少することを特徴とする演算増幅器。
3. 請求項１において、
   前記駆動電流制御回路は抵抗素子を含んで構成されていることを特徴とする演算増幅器。
4. 請求項１において、
   前記第１導電型トランジスタの差動対それぞれの一端に、前記第１の接続部に対して第１の耐圧保護素子が直列に接続され、
   前記第２導電型トランジスタの差動対それぞれの一端に、前記第２の接続部に対して第２の耐圧保護素子が直列に接続されていることを特徴とする演算増幅器。
5. 請求項１において、
   前記差動入力信号が無い定常状態にて前記第１の電流電圧変換回路の出力電圧を第１の所定電圧以下に抑えるための第１の抵抗素子が、前記第１の電流電圧変換回路の出力と前記第１の電源間に接続され、
   前記差動入力信号が無い定常状態にて前記第２の電流電圧変換回路の出力電圧を第２の所定電圧以下に抑えるための第２の抵抗素子が、前記第２の電流電圧変換回路の出力と前記第２の電源間に接続され、
   前記第１の所定電圧は、前記出力段を構成する第１のトランジスタに電流が流れない状態になるための閾値電圧であり、
   前記第２の所定電圧は、前記出力段を構成する第２のトランジスタに電流が流れない状態になるための閾値電圧であることを特徴とする演算増幅器。
6. 請求項１において、
   前記レベル変換回路は、
   前記第１の電源に接続される電流源とドレインが前記第２の電源に接続されるＭＯＳトランジスタとの間に、ドレインとゲートを接続したＰ型ＭＯＳトランジスタ及びドレインとゲートを接続したＮ型ＭＯＳトランジスタとを含んで構成され、
   前記出力段は、
   前記第１の電流電圧変換回路の出力を入力とするソース接地Ｐ型ＭＯＳトランジスタと、前記第２の電流電圧変換回路の出力を入力とするソース接地Ｎ型ＭＯＳトランジスタを備えることを特徴とする演算増幅器。
7. 請求項１において、
   前記第１の電流電圧変換回路は、前記第１導電型トランジスタの差動対それぞれのドレインにそれぞれのドレインが接続され、かつ、前記第１導電型トランジスタの差動対の一方のドレインに共通のゲートが接続され、かつ、前記第１導電型トランジスタの差動対の他方のドレインが出力となっている第１の能動負荷トランジスタ対を含んで構成され、
   前記第２の電流電圧変換回路は、前記第２導電型トランジスタの差動対それぞれのドレインにそれぞれのドレインが接続され、かつ、前記第２導電型トランジスタの差動対の一方のドレインに共通のゲートが接続され、かつ、前記第２導電型トランジスタの差動対の他方のドレインが出力となっている第２の能動負荷トランジスタ対を含んで構成されることを特徴とする演算増幅器。
8. 請求項４において、
   前記第１および第２の耐圧保護素子はダイオードを含んで構成されていることを特徴とする演算増幅器。
9. 請求項４において、
   前記第１および第２の耐圧保護素子はＭＯＳトランジスタを含んで構成されていることを特徴とする演算増幅器。
10. 入力信号の電位を変換して第１の電位と前記第１の電位より高電位の第２の電位を出力する第１のレベル変換回路と、
    前記入力信号の電位を変換して第３の電位と前記第３の電位より高電位の第４の電位を出力する第２のレベル変換回路と、
    前記第２の電位及び前記第４の電位の出力がゲートに入力され、ソース同士が前記第１の接続部で接続されるＮ型ＭＯＳトランジスタの差動対と、
    前記第１の電位及び前記第３の電位の出力がゲートに入力され、ソース同士が前記第２の接続部で接続されるＰ型ＭＯＳトランジスタの差動対と、
    前記Ｎ型ＭＯＳトランジスタの差動対それぞれのドレインが接続される第１の電流電圧変換回路と、
    前記Ｐ型ＭＯＳトランジスタの差動対それぞれのドレインが接続される第２の電流電圧変換回路と、
    前記第１及び第２の電流電圧変換回路の出力と電気的に接続され、前記第１及び第２の電流電圧変換回路により制御される出力段と、
    前記Ｎ型ＭＯＳトランジスタの差動対及び前記Ｐ型ＭＯＳトランジスタの差動対に流れる電流を低減する駆動電流制御回路と、を有し、
    前記第１の電流電圧変換回路は第１の電源に接続され、
    前記第２の電流電圧変換回路は前記第１の電源より低電位の第２の電源に接続され、
    前記第１の接続部と前記第２の接続部とが、前記駆動電流制御回路を介して前記第１の電源と前記第２の電源に対して直列に接続されていることを特徴とする演算増幅器。
11. 請求項１０において、
    前記駆動電流制御回路により、前記Ｎ型ＭＯＳトランジスタの差動対及び前記Ｐ型ＭＯＳトランジスタの差動対に流れる電流によって電位降下が発生して、前記ゲート−ソース間の電圧が減少することを特徴とする演算増幅器。
12. 請求項１０において、
    前記駆動電流制御回路は抵抗素子を含んで構成されていることを特徴とする演算増幅器。
13. 請求項１０において、
    前記Ｎ型ＭＯＳトランジスタの差動対それぞれのソースに、前記第１の接続部に対して第１の耐圧保護素子が直列に接続され、
    前記Ｐ型ＭＯＳトランジスタの差動対それぞれのソースに、前記第２の接続部に対して第２の耐圧保護素子が直列に接続されていることを特徴とする演算増幅器。
14. 請求項１０において、
    前記入力信号差が無い定常状態にて前記第１の電流電圧変換回路の出力電圧を第１の所定電圧以下に抑えるための第１の抵抗素子が、前記第１の電流電圧変換回路の出力と前記第１の電源間に接続され、
    前記入力信号差が無い定常状態にて前記第２の電流電圧変換回路の出力電圧を第２の所定電圧以下に抑えるための第２の抵抗素子が、前記第２の電流電圧変換回路の出力と前記第２の電源間に接続され、
    前記第１の所定電圧は、前記出力段を構成する第１のトランジスタに電流が流れない状態になるための閾値電圧であり、
    前記第２の所定電圧は、前記出力段を構成する第２のトランジスタに電流が流れない状態になるための閾値電圧であることを特徴とする演算増幅器。
15. 請求項１０において、
    前記第１及び第２のレベル変換回路それぞれは、
    前記第１の電源に接続される電流源とドレインが前記第２の電源に接続されるＭＯＳトランジスタとの間に、ドレインとゲートを接続したＰ型ＭＯＳトランジスタ及びドレインとゲートを接続したＮ型ＭＯＳトランジスタとを含んで構成され、
    前記出力段は、
    前記第１の電流電圧変換回路の出力を入力とするソース接地Ｐ型ＭＯＳトランジスタと、前記第２の電流電圧変換回路の出力を入力とするソース接地Ｎ型ＭＯＳトランジスタを備えることを特徴とする演算増幅器。
16. 請求項１０において、
    前記第１の電流電圧変換回路は、前記Ｎ型ＭＯＳトランジスタの差動対それぞれのドレインにそれぞれのドレインが接続され、かつ、前記Ｎ型ＭＯＳトランジスタの差動対の一方のドレインに共通のゲートが接続され、かつ、前記Ｎ型ＭＯＳトランジスタの差動対の他方のドレインが出力となっている第１の能動負荷トランジスタ対を含んで構成され、
    前記第２の電流電圧変換回路は、前記Ｐ型ＭＯＳトランジスタの差動対それぞれのドレインにそれぞれのドレインが接続され、かつ、前記Ｐ型ＭＯＳトランジスタの差動対の一方のドレインに共通のゲートが接続され、かつ、前記Ｐ型ＭＯＳトランジスタの差動対の他方のドレインが出力となっている第２の能動負荷トランジスタ対を含んで構成されることを特徴とする演算増幅器。
17. 請求項１３において、
    前記第１および第２の耐圧保護素子はダイオードを含んで構成されていることを特徴とする演算増幅器。
18. 請求項１３において、
    前記第１および第２の耐圧保護素子はＭＯＳトランジスタを含んで構成されていることを特徴とする演算増幅器。

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