JP2021175124A - 半導体集積回路及び半導体記憶装置 - Google Patents

Abstract

【課題】一つの実施形態は、データ信号を入力回路から後段の回路へ適切に転送できる半導体集積回路及び半導体記憶装置を提供することを目的とする。【解決手段】一つの実施形態によれば、入力回路を有する半導体集積回路が提供される。入力回路は、第１のアンプと第２のアンプとを有する。第２のアンプは、第１のアンプに電気的に接続されている。第２のアンプは、第１のトランジスタと第２のトランジスタと第３のトランジスタと第４のトランジスタと時定数付加回路とを有する。第１のトランジスタは、ゲートが第１のアンプの第１のノードに電気的に接続されている。第２のトランジスタは、ゲートが第１のアンプの第２のノードに電気的に接続されている。第３のトランジスタは、第１のトランジスタのドレイン側に配されている。第４のトランジスタは、第２のトランジスタのドレイン側に配されている。時定数付加回路は、第３のトランジスタのゲートと第３のトランジスタのドレイン及び第４のトランジスタのゲートとの間に電気的に接続されている。【選択図】図５

Description

本実施形態は、半導体集積回路及び半導体記憶装置に関する。

入力回路を含む半導体集積回路では、データ信号を入力回路で受け、受けたデータ信号を入力回路から後段の回路へ転送して所定の動作に用いることがある。このとき、データ信号を入力回路から後段の回路へ適切に転送することが望まれる。

特開２０１９−１６９２０８号公報

一つの実施形態は、データ信号を入力回路から後段の回路へ適切に転送できる半導体集積回路及び半導体記憶装置を提供することを目的とする。

一つの実施形態によれば、入力回路を有する半導体集積回路が提供される。入力回路は、第１のアンプと第２のアンプとを有する。第２のアンプは、第１のアンプに電気的に接続されている。第２のアンプは、第１のトランジスタと第２のトランジスタと第３のトランジスタと第４のトランジスタと時定数付加回路とを有する。第１のトランジスタは、ゲートが第１のアンプの第１のノードに電気的に接続されている。第２のトランジスタは、ゲートが第１のアンプの第２のノードに電気的に接続されている。第３のトランジスタは、第１のトランジスタのドレイン側に配されている。第４のトランジスタは、第２のトランジスタのドレイン側に配されている。時定数付加回路は、第３のトランジスタのゲートと第３のトランジスタのドレイン及び第４のトランジスタのゲートとの間に電気的に接続されている。

図１は、実施形態にかかる半導体集積回路を有する半導体記憶装置を含むメモリシステムの構成を示す図である。 図２は、実施形態にかかる半導体集積回路を含む半導体記憶装置の構成を示す図である。 図３は、実施形態における入出力回路の構成を示す図である。 図４は、実施形態における入力回路及びデータラッチの構成を示す図である。 図５は、実施形態における入力回路の構成を示す図である。 図６は、実施形態における入力回路の動作を示す波形図である。 図７は、実施形態における入力回路の一部及びその等価回路の構成を示す図である。 図８は、実施形態における入力回路の周波数特性を示す図である。 図９は、実施形態における入力回路の動作を示す波形図である。 図１０は、実施形態の第１の変形例における入力回路の構成を示す図である。 図１１は、実施形態の第２の変形例における入力回路の構成を示す図である。 図１２は、実施形態の第３の変形例における入力回路の構成を示す図である。

以下に添付図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる半導体集積回路は、入力回路を有する。半導体集積回路では、データ信号を入力回路で受け、受けたデータ信号をクロック同期でラッチして所定の動作に用いることがある。例えば、半導体集積回路は、メモリセルアレイを有する半導体記憶装置１２０における周辺回路として用いられ得る。また、半導体記憶装置１２０は、図１に示すようなメモリシステム１００に適用され得る。図１は、半導体集積回路を有する半導体記憶装置１２０を含むメモリシステム１００の構成を示す図である。

メモリシステム１００は、例えば、外部のホスト（図示せず）と通信可能に接続され、ホストに対する外部記憶装置として機能し得る。

図１に示すように、メモリシステム１００は、コントローラ１１０及び半導体記憶装置１２０を有する。コントローラ１１０は、ホストから命令を受取り、受け取られた命令に基づいて半導体記憶装置１２０を制御する。具体的には、コントローラ１１０は、ホストから書込みを指示されたデータを半導体記憶装置１２０に書込み、ホストから読み出しを指示されたデータを半導体記憶装置１２０から読み出してホストに送信する。コントローラ１１０は、メモリバスを介して半導体記憶装置１２０に接続される。半導体記憶装置１２０は、複数のメモリセルが配列されたメモリセルアレイを有し、例えばデータを不揮発に記憶する不揮発性メモリである。

メモリバスは、メモリインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、／ＷＰ、／ＲＢ、ＤＱＳ、／ＤＱＳ、及びＤＱ＜７：０＞の各々について、個別の信号線を介して送受信を行う。信号／ＣＥは、半導体記憶装置１２０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（Ｈｉｇｈ）”レベルである間に半導体記憶装置１２０に流れる信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置１２０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置１２０に流れる信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置１２０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に半導体記憶装置１２０に流れる信号ＤＱ＜７：０＞を半導体記憶装置１２０に取り込むことを指示する。信号ＲＥ及び／ＲＥは、相補信号であり、半導体記憶装置１２０に信号ＤＱ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置１２０に指示する。信号／ＲＢは、半導体記憶装置１２０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号ＤＱＳ及び／ＤＱＳは、相補信号であり、信号ＤＱ＜７：０＞に係る半導体記憶装置１２０の動作タイミングを制御するためのストローブ信号として使用される。信号ＤＱ＜７：０＞は、例えば８ビットのデータ信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置１２０とコントローラ１１０との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読み出しデータを含む。

コントローラ１１０は、プロセッサ（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１１、内蔵メモリ（ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１２、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）回路１１３、メモリインタフェース回路１１４、バッファメモリ１１５、及びホストインタフェース回路１１６を備えている。

プロセッサ１１１は、コントローラ１１０全体の動作を制御する。プロセッサ１１１は、例えば、ホストから受信したデータの読み出し命令に応答して、メモリインタフェースに基づく読み出し命令を半導体記憶装置１２０に対して発行する。この動作は、書込み及び消去の場合についても同様である。また、プロセッサ１１１は、半導体記憶装置１２０からの読み出しデータに対して、種々の演算を実行する機能を有する。

内蔵メモリ１１２は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）等の半導体メモリであり、プロセッサ１１１の作業領域として使用される。内蔵メモリ１１２は、半導体記憶装置１２０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。

ＥＣＣ回路１１３は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書込み時には、ホストから受信したデータに基づいて、或る数のデータの組毎にＥＣＣ符号を生成する。また、データの読み出し時には、ＥＣＣ符号に基づいてＥＣＣ復号し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。

メモリインタフェース回路１１４は、メモリバスを介して半導体記憶装置１２０と接続され、半導体記憶装置１２０との通信を司る。メモリインタフェース回路１１４は、プロセッサ１１１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置１２０に送信する。また、メモリインタフェース回路１１４は、半導体記憶装置１２０から読み出しデータを受信する。

バッファメモリ１１５は、コントローラ１１０が半導体記憶装置１２０及びホストから受信したデータ等を一時的に保持する。バッファメモリ１１５は、例えば、半導体記憶装置１２０からの読み出しデータ、及び読み出しデータに対する演算結果等を一時的に保持する記憶領域としても使用される。

ホストインタフェース回路１１６は、ホストと接続され、ホストとの通信を司る。ホストインタフェース回路１１６は、例えば、ホストから受信した命令及びデータを、それぞれプロセッサ１１１及びバッファメモリ１１５に転送する。

半導体記憶装置１２０は、図２に示すように構成され得る。図２は、半導体記憶装置１２０の構成を示す図である。

半導体記憶装置１２０は、メモリセルアレイ１２１、半導体集積回路１３２、入出力用ピン群１３０、及びロジック制御用ピン群１３１を有する。半導体集積回路１３２は、メモリセルアレイ１２１の周辺に配されている。半導体集積回路１３２は、メモリセルアレイ１２１と入出力用ピン群１３０及びロジック制御用ピン群１３１との間に電気的に接続されている。

半導体集積回路１３２は、入出力回路１２２、ロジック制御回路１２３、レジスタ１２４、シーケンサ１２５、電圧生成回路１２６、ドライバセット１２７、ロウデコーダ１２８、及びセンスアンプモジュール１２９を有する。

メモリセルアレイ１２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。複数の不揮発性メモリセルは、ページと呼ばれる単位で書き込み処理及び読み出し処理が行われ、複数のページを含む物理ブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，・・・）と呼ばれる単位で消去処理が行われる。各物理ブロックＢＬＫは、複数のストリングユニットＳＵ０〜ＳＵ３を有する。各ストリングユニットＳＵ０〜ＳＵ３は、物理ブロックＢＬＫにおける駆動単位として機能する。各ストリングユニットＳＵ０〜ＳＵ３は、複数のメモリストリングを含む。各メモリストリングＭＳＴは、それぞれが不揮発性メモリセルとして機能する複数のメモリセルトランジスタを含む。

入出力回路１２２は、コントローラ１１０とデータ信号ＤＱ＜７：０＞並びにストローブ信号ＤＱＳ及び／ＤＱＳを送受信する。入出力回路１２２は、ストローブ信号ＤＱＳ及び／ＤＱＳに基づいてデータ信号ＤＱ＜７：０＞内のコマンド及びアドレスを確定させ、レジスタ１２４に転送する。入出力回路１２２は、ストローブ信号ＤＱＳ及び／ＤＱＳに基づいて書込みデータ及び読み出しデータを確定させ、センスアンプモジュール１２９と送受信する。

ロジック制御回路１２３は、コントローラ１１０から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路１２３は、信号／ＲＢをコントローラ１１０に転送して半導体記憶装置１２０の状態を外部に通知する。

レジスタ１２４は、コマンド及びアドレスを保持する。レジスタ１２４は、アドレスをロウデコーダ１２８及びセンスアンプモジュール１２９に転送すると共に、コマンドをシーケンサ１２５に転送する。

シーケンサ１２５は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置１２０の全体を制御する。

電圧生成回路１２６は、シーケンサ１２５からの指示に基づき、データの書込み、読み出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路１２６は、生成した電圧をドライバセット１２７に供給する。

ドライバセット１２７は、複数のドライバを含み、レジスタ１２４からのアドレスに基づいて、電圧生成回路１２６からの種々の電圧をロウデコーダ１２８及びセンスアンプモジュール１２９に供給する。ドライバセット１２７は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ１２８に種々の電圧を供給する。

ロウデコーダ１２８は、レジスタ１２４からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルを選択する。そして、選択された行のメモリセルには、ロウデコーダ１２８を介してドライバセット１２７からの電圧が転送される。

センスアンプモジュール１２９は、データの読み出し時には、メモリセルからビット線に読出された読み出しデータをセンスし、センスした読み出しデータを入出力回路１２２に転送する。センスアンプモジュール１２９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルに転送する。また、センスアンプモジュール１２９は、レジスタ１２４からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。

入出力用ピン群１３０は、コントローラ１１０から受信したデータ信号ＤＱ＜７：０＞、並びにストローブ信号ＤＱＳ及び／ＤＱＳを入出力回路１２２に転送する。また、入出力用ピン群１３０は、入出力回路１２２から送信されたデータ信号ＤＱ＜７：０＞を半導体記憶装置１２０の外部に転送する。

ロジック制御用ピン群１３１は、コントローラ１１０から受信した信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰをロジック制御回路１２３に転送する。また、ロジック制御用ピン群１３１は、ロジック制御回路１２３から送信された／ＲＢを半導体記憶装置１２０の外部に転送する。

半導体記憶装置１２０における入出力回路１２２は、図３に示すように構成され得る。図３は、入出力回路１２２の機能構成を説明するためのブロック図である。

図３に示すように、入出力回路１２２は、入力回路２２１＜７：０＞と、出力回路２２２＜７：０＞と、入力回路２２３と、出力回路２２４と、データラッチ２２５＜７：０＞と、を含む。入力回路２２１＜ｋ＞は、データ信号ＤＱ＜ｋ＞用の入力回路である。入力回路２２３は、ストローブ信号ＤＱＳ，／ＤＱＳ用の入力回路である。

１つの入力回路２２１＜ｋ＞及び出力回路２２２＜ｋ＞の組には、例えば、データ信号ＤＱ＜ｋ＞が割当てられる（０≦ｋ≦７）。すなわち、入力回路２２１＜ｋ＞及び出力回路２２２＜ｋ＞の組は、外部のコントローラ１１０と、入出力用ピン群１３０内のピン１３０＜ｋ＞を介してデータ信号ＤＱ＜ｋ＞を通信可能である。入力回路２２１＜ｋ＞は、データ信号ＤＱ（＜ｋ＞を受けるとデータ信号ＤＱ２＜ｋ＞を生成し、対応するデータラッチ２２５＜ｋ＞に送出する。

入力回路２２３及び出力回路２２４の組は、外部のコントローラ１１０と、入出力用ピン群１３０内のピン１３０＿ｄｑｓを介してストローブ信号ＤＱＳ及び／ＤＱＳを通信可能である。入力回路２２３は、ストローブ信号ＤＱＳ及び／ＤＱＳを受けるとストローブ信号／ＤＱＳ２及びＤＱＳ２を生成し、データラッチ２２５＜７：０＞に送出する。

データラッチ２２５＜７：０＞は、対応する入力回路２２１＜７：０＞からそれぞれデータ信号ＤＱ２＜７：０＞を受けると共に、入力回路２２３からストローブ信号／ＤＱＳ２及びＤＱＳ２を受けると、これらの信号に基づいてデータ信号ＤＱ＜７：０＞内に含まれるデータをラッチする。

なお、入力回路２２１，２２３は、入力バッファ又は入力レシーバとも呼ばれる。

入出力回路１２２における入力回路２２１，２２３及びデータラッチ２２５は、図４に示すように構成され得る。図４は、入力回路２２１，２２３及びデータラッチ２２５の構成を説明するための回路図である。

入力回路２２１は、コンパレータＣＯＭＰ１、及びインバータ群ＩＧ１を含む。入力回路２２３は、コンパレータＣＯＭＰ２、並びにインバータ群ＩＧ２及びＩＧ３を含む。

コンパレータＣＯＭＰ１は、データ信号ＤＱが供給される第１入力端と、参照信号ＶＲＥＦが供給される第２入力端と、インバータ群ＩＧ１の入力端に接続された出力端とを含む。参照信号ＶＲＥＦは、データ信号ＤＱの論理判定閾値として用いられる、一定値を有する基準電圧である。コンパレータＣＯＭＰ１は、データ信号ＤＱと参照信号ＶＲＥＦとを比較して、データ信号ＤＱに対応しその振幅が増幅されたデータ信号ＤＱ１を出力する。インバータ群ＩＧ１は、直列接続された複数のインバータＩＮＶ−１〜ＩＮＶ−３を含み、最終段のインバータＩＮＶ−３の出力ノードがデータ信号ＤＱ２を出力する出力端となる。インバータ群ＩＧ１は、例えば奇数個のインバータを含む場合、コンパレータＣＯＭＰ１から出力されたデータ信号ＤＱ１の論理が反転したデータ信号ＤＱ２を生成して出力端から出力する。

コンパレータＣＯＭＰ２は、ストローブ信号ＤＱＳが供給される第１入力端と、ストローブ信号／ＤＱＳが供給される第２入力端と、インバータ群ＩＧ２の入力端に接続された第１出力端と、インバータ群ＩＧ３の入力端に接続された第２出力端とを含む。コンパレータＣＯＭＰ２は、ストローブ信号ＤＱＳとストローブ信号／ＤＱＳと比較して、ストローブ信号／ＤＱＳに対応しその振幅が増幅されたストローブ信号／ＤＱＳ１を第１出力端から出力し、ストローブ信号ＤＱＳに対応しその振幅が増幅されたストローブ信号ＤＱＳ１を第２出力端から出力する。インバータ群ＩＧ２及びＩＧ３は、それぞれ、直列接続された複数のインバータＩＮＶを含み、最終段のインバータＩＮＶの出力ノードがストローブ信号／ＤＱＳ２及びＤＱＳ２を出力する出力端となる。インバータ群ＩＧ２及びＩＧ３は、それぞれ、直列接続された複数のインバータＩＮＶを含み、最終段のインバータＩＮＶの出力ノードがストローブ信号／ＤＱＳ２及びＤＱＳ２を出力する出力端となる。インバータ群ＩＧ２及びＩＧ３は、それぞれ、例えば偶数個のインバータを含む場合、コンパレータＣＯＭＰ２から出力されたストローブ信号／ＤＱＳ１，ＤＱＳ１と同じ論理のストローブ信号／ＤＱＳ２及びＤＱＳ２をそれぞれ生成する。ストローブ信号／ＤＱＳ２及びＤＱＳ２は、例えば、互いに逆論理の信号である。

データラッチ２２５は、ラッチ回路２２５ｅ及びラッチ回路２２５ｏを含む。ラッチ回路２２５ｅ及びラッチ回路２２５ｏは、ストローブ信号／ＤＱＳ２及びＤＱＳ２のそれぞれを互いに逆論理で受けるように構成されている。これにより、ラッチ回路２２５ｅ及びラッチ回路２２５ｏは、データ信号ＤＱ２内に含まれるデータのうち、互いに隣り合うデータを交互にラッチする。すなわち、ラッチ回路２２５ｅがデータ信号ＤＱ２内に含まれる偶数番目のデータをラッチする場合、ラッチ回路２２５ｏは、データ信号ＤＱ２内に含まれる奇数番目のデータをラッチする。

半導体集積回路１３２では、入出力回路１２２に対して高速化及び低消費電力化が要求されている。

高速化の要求を満たすために、高速なデータ信号ＤＱを入力回路２２１へ入力すると、入力回路２２１からデータラッチ２２５へ転送されるデータ信号ＤＱ２のジッタにより、データのラッチにおけるセットアップ時間及びホールド時間が十分に確保できずに、誤ったデータの値がラッチされる可能性がある。

それに対して、入力回路２２１へ供給する電源電流を増加させれば、入力データ信号ＤＱを高利得・広帯域で増幅でき、出力データ信号ＶＯＵＴのスルーレートを向上できるので、データラッチ２２５へ転送されるデータ信号ＤＱ２のジッタを抑制できる。この場合、入出力回路１２２に対する低消費電力化の要求を満たすことが難しくなる。ジッタ抑制及び消費電力抑制を両立化し、データ信号を入力回路２２１から後段の回路であるデータラッチ２２５へ適切に転送することが望まれる。

そこで、本実施形態では、半導体集積回路１３２において、入力回路２２１のコンパレータＣＯＭＰ１内に時定数付加回路を追加し内部的な信号伝達の特性を向上させることで、ジッタ抑制及び消費電力抑制の両立化を図る。

具体的には、入力回路２２１のコンパレータＣＯＭＰ１内にファーストアンプとセカンドアンプとを設け、セカンドアンプ内の負荷回路と中間ノードとの間に時定数付加回路を追加する。時定数付加回路は、負荷回路から中間ノードへの信号伝達の特性を向上させるように、負荷回路と中間ノードとの間に時定数を付加する。例えば、時定数付加回路は、信号波形の位相が進相するように負荷回路と中間ノードとの間に時定数を付加する。これにより、セカンドアンプ内の負荷回路から中間ノードへのデータ信号の波形遷移を急峻にさせ、スルーレートを向上できる。すなわち、入力回路２２１へ供給する電源電流を増加させることなく、入力データ信号ＤＱを高利得・広帯域で増幅でき、出力データ信号ＤＱ１のスルーレートを向上できる。この結果、データラッチ２２５へ転送されるデータ信号ＤＱ２のジッタを抑制できるので、ジッタの抑制と消費電力の抑制とを両立化できる。すなわち、データ信号を入力回路２２１から後段の回路であるデータラッチ２２５へ適切に転送できる。

より具体的には、入力回路２２１は、例えば、図５に示すように構成され得る。図５は、入力回路２２１の構成例を示す図である。入力回路２２１において、コンパレータＣＯＭＰ１は、ファーストアンプ１０及びセカンドアンプ２０を有する。セカンドアンプ２０は、ファーストアンプ１０に電気的に接続されている。

ファーストアンプ１０は、シングル入力・差動出力型のアンプである。ファーストアンプ１０は、差動回路１１及び負荷回路１２を有する。差動回路１１は、電源電位と負荷回路１２との間に配されている。負荷回路１２は、差動回路１１とグランド電位との間に配されている。差動回路１１及び負荷回路１２は、ノードＮ１，Ｎ２を介して互いに電気的に接続されている。ノードＮ１，Ｎ２は、それぞれ、差動におけるＮ側、Ｐ側に対応している。ファーストアンプ１０は、データ信号ＤＱ及び参照信号ＶＲＥＦを受け、データ信号ＤＱに応じた差動信号ＩＭＮ，ＩＭＰを生成してノードＮ１，Ｎ２経由でセカンドアンプ２０へ出力する。

例えば、図６（ａ）、図６（ｂ）に示すように、ファーストアンプ１０は、データ信号ＤＱが参照信号ＶＲＥＦより低いことに応じて、Ｐ側の信号ＩＭＰを参照信号ＶＲＥＦより高くし、Ｎ側の信号ＩＭＮを参照信号ＶＲＥＦより低くする。ファーストアンプ１０は、データ信号ＤＱが参照信号ＶＲＥＦより高いことに応じて、Ｐ側の信号ＩＭＰを参照信号ＶＲＥＦより低くし、Ｎ側の信号ＩＭＮを参照信号ＶＲＥＦより高くする。これにより、ファーストアンプ１０は、シングル信号としてのデータ信号ＤＱをＰ側の信号ＩＭＰ及びＮ側の信号ＩＭＮへと差動信号化する。

図５に示す差動回路１１は、トランジスタＭ５、トランジスタＭ６、及び電流源ＣＳを有する。トランジスタＭ５及びトランジスタＭ６は、差動対を構成する。トランジスタＭ５及びトランジスタＭ６は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＭ５は、参照信号ＶＲＥＦをゲートで受け、ドレインがノードＮ１に電気的に接続され、ソースが電流源ＣＳの一端に電気的に接続されている。トランジスタＭ６は、データ信号ＤＱをゲートで受け、ドレインがノードＮ２に電気的に接続され、ソースが電流源ＣＳの一端に電気的に接続されている。トランジスタＭ６のゲートは、コンパレータＣＯＭＰ１におけるデータ信号ＤＱの入力ノードを構成し、トランジスタＭ５のゲートは、コンパレータＣＯＭＰ１における参照信号ＶＲＥＦの入力ノードを構成する。電流源ＣＳの他端は、電源電位に電気的に接続されている。電流源ＣＳは、ＰＭＯＳトランジスタなどのトランジスタＭ１０で構成され得る。トランジスタＭ１０は、所定のバイアス信号をゲートで受け、ドレインがトランジスタＭ５及びトランジスタＭ６に電気的に接続され、ソースが電源電位に電気的に接続されている。

負荷回路１２は、素子Ｚ１１及び素子Ｚ１２を有する。素子Ｚ１１及び素子Ｚ１２は、それぞれ、抵抗素子で構成されていてもよいし、所定のバイアスがゲートに供給されたＮＭＯＳトランジスタで構成されていてもよい。素子Ｚ１１は、一端がノードＮ１に電気的に接続され、他端がグランド電位に電気的に接続される。素子Ｚ１２は、一端がノードＮ２に電気的に接続され、他端がグランド電位に電気的に接続される。

セカンドアンプ２０は、差動入力・シングル出力型のアンプである。セカンドアンプ２０は、差動回路２１、負荷回路２２、負荷回路２３、及び時定数付加回路２４を有する。差動回路２１は、電源電位と負荷回路２２，２３との間に配されている。負荷回路２２は、差動におけるＮ側の負荷回路であり、Ｎ側の信号ＩＭＮに対応した負荷回路である。負荷回路２３は、差動におけるＰ側の負荷回路であり、Ｐ側の信号ＩＭＰに対応した負荷回路である。負荷回路２２及び負荷回路２３は、それぞれ、差動回路２１とグランド電位との間に配されている。差動回路２１及び負荷回路２２は、ノードＮ４を介して互いに電気的に接続されている。差動回路２１及び負荷回路２３は、ノードＮ３を介して互いに電気的に接続されている。ノードＮ３は、コンパレータＣＯＭＰ１における出力ノードを構成する。

時定数付加回路２４は、負荷回路２２及びノードＮ５の間に配され、負荷回路２２及びノードＮ５の間に電気的に接続されている。ノードＮ５は、ノードＮ４、時定数付加回路２４及び負荷回路２３に電気的に接続されており、セカンドアンプ２０における中間ノードを構成する。これにより、時定数付加回路２４は、負荷回路２２とノードＮ５との間に時定数を付加し、ノードＮ４からノードＮ５（中間ノード）を介したノードＮ３（出力ノード）への信号伝達の特性を向上可能である。

差動回路２１は、トランジスタＭ１、トランジスタＭ２、素子Ｚ１及び素子Ｚ３を有する。トランジスタＭ１及びトランジスタＭ２は、差動対を構成する。トランジスタＭ１及びトランジスタＭ２は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＭ１は、Ｎ側の信号ＩＭＮをゲートで受け、ドレインがノードＮ４に電気的に接続され、ソースが素子Ｚ１の一端に電気的に接続されている。素子Ｚ１は、一端がトランジスタＭ１に電気的に接続され、他端が電源電位に電気的に接続されている。トランジスタＭ２は、Ｐ側の信号ＩＭＰをゲートで受け、ドレインがノードＮ３に電気的に接続され、ソースが素子Ｚ３の一端に電気的に接続されている。素子Ｚ３は、一端がトランジスタＭ２に電気的に接続され、他端が電源電位に電気的に接続されている。

負荷回路２２は、トランジスタＭ３及び素子Ｚ２を有する。トランジスタＭ３は、ＮＭＯＳトランジスタで構成され得る。トランジスタＭ３は、ゲートが時定数付加回路２４を介してノードＮ５に電気的に接続され、ドレインがノードＮ４に電気的に接続され、ソースが素子Ｚ２の一端に電気的に接続される。素子Ｚ２は、一端がトランジスタＭ３に電気的に接続され、他端がグランド電位に電気的に接続される。

負荷回路２３は、トランジスタＭ４及び素子Ｚ４を有する。トランジスタＭ４は、ＮＭＯＳトランジスタで構成され得る。トランジスタＭ４は、ゲートがノードＮ５に電気的に接続され、ドレインがノードＮ３に電気的に接続され、ソースが素子Ｚ４の一端に電気的に接続される。素子Ｚ４は、一端がトランジスタＭ４に電気的に接続され、他端がグランド電位に電気的に接続される。

トランジスタＭ３及びトランジスタＭ４は、時定数付加回路２４を介してカレントミラー回路を構成する。ノードＮ４を流れる電流に対して、所定のミラー比に応じた電流がノードＮ３に流される。すなわち、ノードＮ３には、Ｎ側の信号ＩＭＮがトランジスタＭ１→ノードＮ４→負荷回路２２（トランジスタＭ３）及び時定数付加回路２４→ノードＮ５→負荷回路２３（トランジスタＭ４）→ノードＮ３と伝達され、Ｐ側の信号ＩＭＰがトランジスタＭ２→ノードＮ３と伝達される。ノードＮ３からは、Ｎ側の信号とＰ側の信号との差分が出力データ信号ＤＱ１としてインバータＩＮＶ−１へ出力される。

なお、インバータＩＮＶ−１は、インバータ接続されたトランジスタＭ２１，Ｍ２２と素子Ｚ５，Ｚ６を有する。トランジスタＭ２１は、ＰＭＯＳトランジスタで構成され、ゲートがノードＮ３に電気的に接続され、ドレインがノードＮ１１に電気的に接続され、ソースが素子Ｚ５の一端に電気的に接続される。素子Ｚ５は、一端がトランジスタＭ２１に電気的に接続され、他端が電源電位に電気的に接続される。トランジスタＭ２２は、ＮＭＯＳトランジスタで構成され、ゲートがノードＮ３に電気的に接続され、ドレインがノードＮ１１に電気的に接続され、ソースが素子Ｚ６の一端に電気的に接続される。素子Ｚ６は、一端がトランジスタＭ２２に電気的に接続され、他端がグランド電位に電気的に接続される。

例えば、図６（ｂ）、図６（ｃ）に示すように、セカンドアンプ２０は、Ｎ側の信号ＩＭＮがＰ側の信号ＩＭＰより低いことに応じて、出力データ信号ＤＱ１を参照信号ＶＲＥＦ’より大きく低下させる。セカンドアンプ２０は、Ｎ側の信号ＩＭＮがＰ側の信号ＩＭＰより高いことに応じて、出力データ信号ＤＱ１を参照信号ＶＲＥＦ’より大きく増加させる。これにより、セカンドアンプ２０は、差動信号としてのＰ側の信号ＩＭＰ及びＮ側の信号ＩＭＮを出力データ信号ＤＱ１へとシングル信号化する。

このとき、図５に示す時定数付加回路２４は、トランジスタＭ３とノードＮ５との間に時定数を付加する。時定数付加回路２４と負荷回路２２は、ノードＮ４から観測される等価的なインピーダンスが誘導性になるように構成されている。時定数付加回路２４は、抵抗素子Ｒ１を有し、等価的に寄生容量Ｃｐをさらに有する。抵抗素子Ｒ１は、一端がトランジスタＭ３のゲートに電気的に接続され、他端がノードＮ５に電気的に接続されている。抵抗素子Ｒ１は、ｋΩオーダーの抵抗値を有し、例えば、数ｋΩ程度の抵抗値を有する。寄生容量Ｃｐは、ラインＬＮ１およびトランジスタＭ３が寄生的にグランド電位との間に形成する等価容量成分である。ラインＬＮ１は、トランジスタＭ３のゲートと抵抗素子Ｒ１の一端とを電気的に接続する。

例えば、図７（ａ）に示すように、トランジスタＭ３が等価的に相互コンダクタンスｇ_{ｍ（Ｍ３）}として機能する。トランジスタＭ３のゲートに抵抗素子Ｒ１の一端及び寄生容量Ｃｐの一端が接続された構成は、等価的に、図７（ｂ）に示すように、誘導素子Ｌ及び抵抗素子Ｒの直列接続がラインＬＮ２に対してシャント接続された構成として機能する。すなわち、時定数付加回路２４と負荷回路２２は、実質的に、誘導素子Ｌとして機能する。

このとき、誘導素子Ｌのインダクタンス値は、次の数式１で表され、抵抗素子Ｒの抵抗値は、次の数式２で表される。
Ｌ＝（Ｃｐ・Ｒ１）／（ｇ_{ｍ（Ｍ３）}）・・・数式１
Ｒ＝１／（ｇ_{ｍ（Ｍ３）}）・・・数式２

数式１において、Ｃｐは、寄生容量Ｃｐの容量値を示し、Ｒ１は、抵抗素子Ｒ１の抵抗値を示す。数式１及び数式２において、ｇ_{ｍ（Ｍ３）}は、トランジスタＭ３の相互コンダクタンス値を示す。

図７（ｂ）に示す構成を含み、トランジスタＭ１をさらに含む構成を示すと、図７（ｃ）のようになる。この構成では、トランジスタＭ１が等価的に相互コンダクタンスｇ_{ｍ（Ｍ１）}として機能する。ラインＬＮ２が寄生的にグランド電位との間に発生する容量成分とＶｏｕｔに接続される素子との合成容量をＣ_Ｌとし、トランジスタＭ１のゲートに入力される信号をＶ_ｉｎ、ノードＮ５から出力される信号をＶ_ｏｕｔとする。トランジスタＭ１のドレインにノードＮ４を介して誘導素子Ｌ及び抵抗素子Ｒの直列接続とラインＬＮ２とが接続された構成は、等価的に、図７（ｄ）に示すように、グランド電位及びノードＮ５間に電流値ｇ_{ｍ（Ｍ１）}・Ｖ_ｉｎの電流源と誘導素子Ｌ及び抵抗素子Ｒの直列接続と寄生容量Ｃ_Ｌとが並列接続された構成として機能する。図７（ｄ）に示す構成における入力信号Ｖ_ｉｎ及び出力信号Ｖ_ｏｕｔ間の伝達関数Ｈ（ｓ）は、次の数式３で表される。
Ｈ（ｓ）＝−ｇ_{ｍ（Ｍ１）}・｛（Ｒ＋ｓＬ）／（ｓ^２ＬＣ_Ｌ＋ｓＲＣ_Ｌ＋１）｝・・・数式３

一方、図７（ｄ）から誘導素子Ｌを省略した構成における入力信号Ｖ_ｉｎ及び出力信号Ｖ_ｏｕｔ間の伝達関数Ｈ（ｓ）は、次の数式４で表される。
Ｈ（ｓ）＝−ｇ_{ｍ（Ｍ１）}・｛Ｒ／（ｓＲＣ_Ｌ＋１）｝・・・数式４

数式４より、図７（ｄ）から誘導素子Ｌを省略した構成の周波数特性では、ゼロが存在せず、ポールが１つ存在し、図８に一点鎖線で示すようになることが分かる。図８は、数式３，４の周波数特性を示す図であり、縦軸が回路のゲインを示し、横軸が周波数の大きさを示す。図８に一点鎖線で示す周波数特性では、所望の周波数ｆ_Ｎで信号強度が減衰する傾向にある。

それに対して、数式３より、図７（ｄ）に示す構成の周波数特性では、ゼロとポールとが１個ずつ増加しており、図８に実線で示すように、周波数ｆ_Ｎより若干低周波数側でゲインの減衰が抑制され、所望の周波数ｆ_Ｎでゲインが確保され得る。例えば、ゼロの周波数が周波数ｆ_Ｎより若干低周波数となり、ゼロの周波数の近傍でゲインが若干増加傾向を示し、ポールの周波数が周波数ｆ_Ｎ近傍となり、ポールの周波数でゲインが減少傾向に転じる。図８に実線で示す周波数特性より、所望の周波数ｆ_Ｎで信号強度の減衰が抑制され得ることが分かる。

これを信号波形についてみると、図９に示すようになる。図９は、実施形態における入力回路の動作を示す波形図である。図９（ａ）は、ファーストアンプ１０に入力されるデータ信号ＤＱ及び参照信号ＶＲＥＦの波形である。図９（ｂ）は、トランジスタＭ３のゲート電位の波形である。図９（ｃ）は、ノードＮ５の電位の波形であり、トランジスタＭ４のゲート電位の波形とみることもできる。図９（ｄ）は、出力データ信号ＤＱ１の波形であり、ノードＮ３の電位の波形とみることもできる。

図９（ａ）に示すタイミングｔ１〜ｔ４の期間において、コンパレータＣＯＭＰ１で受けるデータ信号ＤＱが、ＬレベルＶ_Ｌ１からＨレベルＶ_Ｈ１へ遷移する。

仮に、図５から時定数付加回路２４が省略された構成を考える。この構成では、図９（ｂ）に一点鎖線で示すように、タイミングｔ１〜ｔ４より遅れたタイミングｔ２〜ｔ６の期間において、負荷回路２２のトランジスタＭ３のゲート電位は、ＨレベルＶ_Ｈ２からＬレベルＶ_Ｌ２へ遷移する。また、図９（ｃ）に一点鎖線で示すように、タイミングｔ２〜ｔ６の期間において、ノードＮ５の電位は、ＨレベルＶ_Ｈ３からＬレベルＶ_Ｌ３へ遷移する。これに応じて、図９（ｄ）に一点鎖線で示すように、タイミングｔ２〜ｔ６より遅れたタイミングｔ３〜ｔ８の期間において、出力データ信号ＤＱ１は、ＬレベルＶ_Ｌ４からＨレベルＶ_Ｈ４へ遷移する。

それに対して、時定数付加回路２４を含む図５の構成では、図９（ｂ）に実線で示すように、トランジスタＭ３のゲート電位の波形の傾きがよりなだらかになるが、図９（ｃ）に実線で示すように、ノードＮ５の電位の波形をアンダーシュートさせることができ、その傾きをより急峻にできる。すなわち、トランジスタＭ３のゲート電位は、より遅いタイミングｔ２〜ｔ８の期間において、ＨレベルＶ_Ｈ２からＬレベルＶ_Ｌ２へ遷移し、ノードＮ５の電位は、より早いタイミングｔ２〜ｔ５の期間において、ＨレベルＶ_Ｈ３からＬレベルＶ_Ｌ３へ遷移する。これに応じて、図９（ｄ）に実線で示すように、より早いタイミングｔ３〜ｔ７の期間において、出力データ信号ＤＱ１は、ＬレベルＶ_Ｌ４からＨレベルＶ_Ｈ４へ遷移する。

すなわち、入力回路２２１へ供給する電源電流を増加させることなく、入力データ信号ＤＱを高利得・広帯域で増幅でき、出力データ信号ＤＱ１波形の立ち上がりのスルーレートを向上できる。この結果、データラッチ２２５へ転送されるデータ信号ＤＱ２のジッタを低消費電力で抑制できる。

また、図９（ａ）に示すタイミングｔ１１〜ｔ１４の期間において、コンパレータＣＯＭＰ１で受けるデータ信号ＤＱが、ＨレベルＶ_Ｈ１からＬレベルＶ_Ｌ１へ遷移する。

仮に、図５から時定数付加回路２４が省略された構成を考える。この構成では、図９（ｂ）に一点鎖線で示すように、タイミングｔ１１〜ｔ１４より遅れたタイミングｔ１２〜ｔ１６の期間において、負荷回路２２のトランジスタＭ３のゲート電位は、ＬレベルＶ_Ｌ２からＨレベルＶ_Ｈ２へ遷移する。また、図９（ｃ）に一点鎖線で示すように、タイミングｔ１２〜ｔ１６の期間において、ノードＮ５の電位は、ＬレベルＶ_Ｌ３からＨレベルＶ_Ｈ３へ遷移する。これに応じて、図９（ｄ）に一点鎖線で示すように、タイミングｔ１２〜ｔ１６より遅れたタイミングｔ１３〜ｔ１８の期間において、出力データ信号ＤＱ１は、ＨレベルＶ_Ｈ４からＬレベルＶ_Ｌ４へ遷移する。

それに対して、時定数付加回路２４を含む図５の構成では、図９（ｂ）に実線で示すように、トランジスタＭ３のゲート電位の波形の傾きがよりなだらかになるが、図９（ｃ）に実線で示すように、ノードＮ５の電位の波形をオーバーシュートさせることができ、その傾きをより急峻にできる。すなわち、トランジスタＭ３のゲート電位は、より遅いタイミングｔ１２〜ｔ１８の期間において、ＬレベルＶ_Ｌ２からＨレベルＶ_Ｈ２へ遷移し、ノードＮ５の電位は、より早いタイミングｔ１２〜ｔ１５の期間において、ＬレベルＶ_Ｌ３からＨレベルＶ_Ｈ３へ遷移する。これに応じて、図９（ｄ）に実線で示すように、より早いタイミングｔ１３〜ｔ１７の期間において、出力データ信号ＤＱ１は、ＨレベルＶ_Ｈ４からＬレベルＶ_Ｌ４へ遷移する。

すなわち、入力回路２２１へ供給する電源電流を増加させることなく、入力データ信号ＤＱを高利得・広帯域で増幅でき、出力データ信号ＤＱ１波形の立ち下がりのスルーレートを向上できる。この結果、データラッチ２２５へ転送されるデータ信号ＤＱ２のジッタを低消費電力で抑制できる。

以上のように、実施形態では、半導体集積回路１３２において、入力回路２２１のコンパレータＣＯＭＰ１のセカンドアンプ２０内の負荷回路２２と中間ノードＮ５との間に時定数付加回路２４を追加する。時定数付加回路２４は、負荷回路２２から中間ノードＮ５への信号伝達の特性を向上させるように、負荷回路２２と中間ノードＮ５との間に時定数を付加する。これにより、入力回路２２１へ供給する電源電流を増加させることなく、入力データ信号ＤＱを高利得・広帯域で増幅でき、出力データ信号ＤＱ１波形のスルーレートを向上できる。この結果、データラッチ２２５へ転送されるデータ信号ＤＱ２のジッタを低消費電力で抑制できる。すなわち、半導体集積回路１３２において、ジッタの抑制と消費電力の抑制とを両立化できる。

なお、時定数付加回路２４における抵抗素子Ｒ１は、所定の制御信号に応じて抵抗値が可変である可変抵抗素子であってもよい。例えば、抵抗素子及びスイッチの直列接続を複数セット用意し、その複数セットを並列接続して抵抗素子Ｒ１を構成することで、抵抗素子Ｒ１を可変抵抗素子とすることが可能である。

あるいは、入力回路２２１ｉのコンパレータＣＯＭＰ１ｉのセカンドアンプ２０ｉにおいて、図１０に示すように、時定数付加回路２４ｉは、容量素子Ｃ１をさらに有していてもよい。図１０は、実施形態の第１の変形例における入力回路２２１ｉの構成を示す図である。容量素子Ｃ１は、一端がラインＬＮ１に電気的に接続され、他端がグランド電位に電気的に接続されている。この構成によっても、時定数付加回路２４ｉは、負荷回路２２から中間ノードＮ５への信号伝達の特性を向上させるように、負荷回路２２と中間ノードＮ５との間に時定数を付加できる。

あるいは、入力回路２２１ｊのコンパレータＣＯＭＰ１ｊのファーストアンプ１０ｊ及びセカンドアンプ２０ｊのそれぞれにおいて、図１１に示すように、各トランジスタの極性が図５に対して反転されていてもよい。図１１は、実施形態の第２の変形例における入力回路２２１ｊの構成を示す図である。

ファーストアンプ１０ｊでは、差動回路１１ｊのトランジスタＭ５ｊ及びトランジスタＭ６ｊは、それぞれ、ＮＭＯＳトランジスタで構成され得る。電流源ＣＳｊは、ＮＭＯＳトランジスタなどのトランジスタＭ１０ｊで構成され得る。トランジスタＭ１０ｊは、ソースがグランド電位に電気的に接続されている。負荷回路１２の素子Ｚ１１ｊ及び素子Ｚ１２ｊは、それぞれ、他端が電源電位に電気的に接続される。

セカンドアンプ２０ｊでは、差動回路２１ｊのトランジスタＭ１ｊ及びトランジスタＭ２ｊは、それぞれ、ＮＭＯＳトランジスタで構成され得る。素子Ｚ１ｊ及び素子Ｚ３ｊは、それぞれ、他端がグランド電位に電気的に接続される。負荷回路２２ｊのトランジスタＭ３ｊは、ＰＭＯＳトランジスタで構成され得る。素子Ｚ２ｊは、他端が電源電位に電気的に接続される。負荷回路２３ｊのトランジスタＭ４ｊは、ＰＭＯＳトランジスタで構成され得る。素子Ｚ４ｊは、他端が電源電位に電気的に接続される。時定数付加回路２４ｊは、寄生容量Ｃｐ（図５参照）に代えて寄生容量Ｃｐｊを有する。寄生容量Ｃｐｊは、ラインＬＮ１およびトランジスタＭ３ｊが寄生的にＧＮＤ電位との間に形成する等価容量成分である。

この構成によっても、時定数付加回路２４ｊは、負荷回路２２ｊから中間ノードＮ５への信号伝達の特性を向上させるように、負荷回路２２ｊと中間ノードＮ５との間に時定数を付加できる。

あるいは、入力回路２２１のコンパレータＣＯＭＰ１は、図５に示すファーストアンプ１０と図１１に示すセカンドアンプ２０ｊとが組み合わされた構成であってもよい。この構成によっても、時定数付加回路２４ｊは、負荷回路２２ｊから中間ノードＮ５への信号伝達の特性を向上させるように、負荷回路２２ｊと中間ノードＮ５との間に時定数を付加できる。

あるいは、入力回路２２１のコンパレータＣＯＭＰ１は、図１１に示すファーストアンプ１０ｊと図５に示すセカンドアンプ２０とが組み合わされた構成であってもよい。この構成によっても、時定数付加回路２４は、負荷回路２２から中間ノードＮ５への信号伝達の特性を向上させるように、負荷回路２２と中間ノードＮ５との間に時定数を付加できる。

あるいは、入力回路２２１ｋのコンパレータＣＯＭＰ１ｋにおいて、図１２に示すように、ファーストアンプ１０ｋが差動入力・差動出力型のアンプであってもよい。ファーストアンプ１０ｋは、差動回路１１（図５参照）に代えて差動回路１１ｋを有する。差動回路１１ｋは、トランジスタＭ５のゲートで参照信号ＶＲＥＦに代えてデータ信号／ＤＱを受ける。データ信号／ＤＱは、トランジスタＭ６のゲートで受けるデータ信号ＤＱと逆極性の信号である。例えば、ファーストアンプ１０ｋは、データ信号ＤＱがデータ信号／ＤＱより低いことに応じて、Ｐ側の信号ＩＭＰを参照信号ＶＲＥＦより高くし、Ｎ側の信号ＩＭＮを参照信号ＶＲＥＦより低くする。ファーストアンプ１０ｋは、データ信号ＤＱがデータ信号／ＤＱより高いことに応じて、Ｐ側の信号ＩＭＰを参照信号ＶＲＥＦより低くし、Ｎ側の信号ＩＭＮを参照信号ＶＲＥＦより高くする。これにより、ファーストアンプ１０ｋは、差動信号ＤＱ，／ＤＱに応じて差動信号ＩＭＰ，ＩＭＮを生成してセカンドアンプ２０へ供給する。セカンドアンプ２０の動作は、実施形態と同様である。すなわち、この構成によっても、時定数付加回路２４は、負荷回路２２から中間ノードＮ５への信号伝達の特性を向上させるように、負荷回路２２と中間ノードＮ５との間に時定数を付加できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０，１０ｊ，１０ｋ ファーストアンプ、２０，２０ｉ，２０ｊ セカンドトアンプ、２４，２４ｉ，２４ｊ 時定数付加回路、１２０ 半導体記憶装置、１３２ 半導体集積回路、２２１ 入力回路。

Claims (8)

1. 第１のアンプと前記第１のアンプに電気的に接続された第２のアンプとを有する入力回路を備え、
   前記第２のアンプは、
   ゲートが前記第１のアンプの第１のノードに電気的に接続された第１のトランジスタと、
   ゲートが前記第１のアンプの第２のノードに電気的に接続された第２のトランジスタと、
   前記第１のトランジスタのドレイン側に配された第３のトランジスタと、
   前記第２のトランジスタのドレイン側に配された第４のトランジスタと、
   前記第３のトランジスタのゲートと前記第３のトランジスタのドレイン及び前記第４のトランジスタのゲートとの間に電気的に接続された時定数付加回路と、
   を有する
   半導体集積回路。
2. 前記時定数付加回路は、一端が前記第３のトランジスタのゲートに電気的に接続され他端が前記第３のトランジスタのドレイン及び前記第４のトランジスタのゲートに電気的に接続された抵抗素子を有する
   請求項１に記載の半導体集積回路。
3. 前記時定数付加回路は、一端が前記第３のトランジスタのゲートに電気的に接続された容量素子をさらに有する
   請求項２に記載の半導体集積回路。
4. 前記第３のトランジスタ及び前記第４のトランジスタは、前記時定数付加回路を介してカレントミラー回路を構成する
   請求項１から３のいずれか１項に記載の半導体集積回路。
5. 前記第１のアンプは、
   ドレインが前記第１のノードに電気的に接続され、参照信号をゲートで受ける第５のトランジスタと、
   ドレインが前記第２のノードに電気的に接続され、データ信号をゲートで受ける第６のトランジスタと、
   を有する
   請求項１から４のいずれか１項に記載の半導体集積回路。
6. 前記第１のアンプは、
   ドレインが前記第１のノードに電気的に接続され、第１のデータ信号をゲートで受ける第５のトランジスタと、
   ドレインが前記第２のノードに電気的に接続され、第２のデータ信号をゲートで受ける第６のトランジスタと、
   を有する
   請求項１から４のいずれか１項に記載の半導体集積回路。
7. 前記第２のアンプに電気的に接続されたインバータをさらに備えた
   請求項１から６のいずれか１項に記載の半導体集積回路。
8. メモリセルアレイと、
   前記メモリセルアレイの周辺に配された請求項１から７のいずれか１項に記載の半導体集積回路と、
   を備えた半導体記憶装置。

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