JP5917858B2 - 半導体集積回路装置 - Google Patents
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Description
図1は、本発明の実施の形態1による半導体集積回路装置1、および半導体集積回路装置2が接続された構成の一例を示すブロック図、図2は、図1における半導体集積回路装置1と半導体集積回路装置2の接続部分の説明図、図3は、図2のI/Oセルにおける構成の一例を示す説明図、図4は、本発明者が検討したI/Oセルに用いられる入力バッファの一例を示す説明図、図5は、図4の差動増幅回路におけるDC特性の一例を示す説明図、図6は、図4の差動増幅回路における入力波形と出力波形との一例を示す説明図、図7は、図3の入力バッファにおける構成の一例を示す回路図、図8は、図7の差動増幅回路におけるDC特性の一例を示す説明図、図9は、図7の差動増幅回路における入力波形、および出力波形のタイミングの一例を示す説明図である。
前記実施の形態1では、入力バッファ9の差動増幅回路11(図4)において、入力側の電流を抵抗14,14aを用いて検出していたが、この入力側の電流の検出を抵抗以外で行う技術について記載する。
図11は、本発明の実施の形態2による差動信号が入力されるI/Oセルの構成の一例を示した説明図である。
本発明の第2の概要は、差動信号の一方が入力される第1の入力バッファ(入力バッファ30)、および差動信号の他方が入力される第2の入力バッファ(入力バッファ31)と、差動信号の一方が入力される第1の出力バッファ(出力バッファ32)、および差動信号の他方が入力される第2の出力バッファ(出力バッファ33)からなるI/O回路(I/Oセル89)を有する半導体集積回路装置であって、前記第1の入力バッファは、前記差動信号のうち、第1の信号(クロック信号DQS)を増幅して出力する第1の差動増幅回路を有し、前記第2の入力バッファは、前記差動信号のうち、第1の信号の反転信号である第2の信号(クロック信号DQSB)を増幅して出力する第2の差動増幅回路とを有するものである。
図12は、本発明の実施の形態3によるクロック信号が入力されるI/Oセルの構成の一例を示した説明図、図13は、図12のI/Oセルに設けられた遅延調整回路の動作例を示す説明図である。
1a I/O領域
2 半導体集積回路装置
2a I/Oセル部
2a1〜2a9 I/Oセル
2b メモリ内部回路
3 コア領域
4 CPU
5 RAM
6 メモリインタフェースコントローラ
61〜69 フリップフロップ部
7 基準電圧生成回路
8 I/Oセル部
81〜89 I/Oセル
9 入力バッファ
10 出力バッファ
11 差動増幅回路
12 差動増幅回路
13 インバータ
14 抵抗
14a 抵抗
15 抵抗
16 トランジスタ
17 トランジスタ
18 トランジスタ
19 トランジスタ
20 トランジスタ
21 トランジスタ
22 トランジスタ
23 トランジスタ
24 トランジスタ
25 トランジスタ
26 トランジスタ
27 トランジスタ
28 トランジスタ
29 トランジスタ
30 入力バッファ
31 入力バッファ
32 出力バッファ
33 出力バッファ
34 遅延調整回路
35 インバータ
36 インバータ
37 インバータ
38 インバータ
39 インバータ
40 インバータ
PAD パッド
P1 パッド
P2 パッド
100 入力バッファ
101 差動増幅回路
102 差動増幅信号
103 インバータ
104 抵抗
105 抵抗
106 トランジスタ
107 トランジスタ
108 トランジスタ
109 トランジスタ
110 トランジスタ
111 トランジスタ
112 トランジスタ
113 トランジスタ
114 トランジスタ
115 トランジスタ
116 トランジスタ
Claims (14)
- DDRインタフェース信号を受ける外部接続端子と、
前記外部接続端子に接続される差動増幅回路とを有し、
前記差動増幅回路は、
前記外部端子からの入力信号を受ける第1の差動入力部と、
基準電圧を受ける第2の差動入力部と、
前記第1の差動入力部の電流と前記第2の差動入力部の電流を受けるテイル電流源と、
前記第1の差動入力部側の電流を検出する電流検出部とを有し、
前記電流検出部は、前記第1の差動入力部側の電圧を分圧する第1の抵抗および第2の抵抗を有し、
前記第1の抵抗および前記第2の抵抗によって分圧された分圧電圧を前記テイル電流源にフィードバックし、前記テイル電流源に流れるテイル電流を制御する半導体集積回路装置。 - 前記第1の差動入力部および前記第2の差動入力部をそれぞれ構成する第1および第2のトランジスタと、
前記第1および前記第2のトランジスタのテイル電流源用として用いられる第3のトランジスタと、を有し、
前記第3のトランジスタは、
前記電流検出部が検出した前記分圧電圧に基づいて、前記テイル電流源におけるテイル電流の電流量を制御する請求項1記載の半導体集積回路装置。 - 前記第3のトランジスタは、
前記電流検出部が分圧した前記分圧電圧に基づいて前記テイル電流源におけるテイル電流の電流量を制御する請求項2記載の半導体集積回路装置。 - 前記第3のトランジスタと電源電圧が印加される電源線との間に接続され、ゲートに前記差動増幅回路の動作を許可する動作許可信号が入力される第4のトランジスタを有し、
前記第4のトランジスタは、
前記動作許可信号がアクティブの際にオン状態となり、前記差動増幅回路を動作させる請求項2または3記載の半導体集積回路装置。 - さらに、前記差動増幅回路から出力された出力信号、および前記出力信号の反転信号がそれぞれ入力され、前記出力信号と前記反転信号との遅延差が略なくなるように調整して前記出力信号及び前記反転信号を出力する遅延時間調整回路を有する請求項1〜4のいずれか1項に記載の半導体集積回路装置。
- 差動信号のうちの第1の信号を受ける第1の外部接続端子と、
前記差動信号のうちの前記第1の信号の反転信号である第2の信号を受ける第2の外部接続端子と、
前記第1の外部接続端子から前記第1の信号を受ける第1の差動入力部及び基準電圧を受ける第2の差動入力部を有し、前記第1の信号と前記基準電圧との差動増幅を行う第1の差動増幅回路と、
前記第2の外部接続端子から前記第2の信号を受ける第3の差動入力部及び前記基準電圧を受ける第4の差動入力部を有し、前記第2の信号と前記基準電圧との差動増幅を行う第2の差動増幅回路と、
を備え、
前記第1の差動増幅回路は、
前記第1の差動入力部側の電流を検出して前記第1の差動増幅回路の第1のテイル電流源にフィードバックし、前記第1のテイル電流源におけるテイル電流を制御し、
前記第2の差動増幅回路は、
前記第3の差動入力部側の電流を検出して前記第2の差動増幅回路の第2のテイル電流源にフィードバックして前記第2のテイル電流を制御する半導体集積回路装置。 - 前記第1の差動増幅回路は、
前記第1の差動入力部側の電流を抵抗により電圧に変換して前記第1のテイル電流源にフィードバックし、
前記第2の差動増幅回路は、
前記第3の差動入力部に生じる電流を抵抗により電圧に変換して前記第2のテイル電流源にフィードバックする請求項6記載の半導体集積回路装置。 - 前記第1の差動増幅回路は、
前記第1の差動入力部および前記第2の差動入力部をそれぞれ構成する第5および第6のトランジスタと、
前記第5および前記第6のトランジスタに接続され、前記第1のテイル電流源を構成する第7のトランジスタと、
前記第5のトランジスタに流れる電流を検出する第1の電流検出部とを有し、
前記第7のトランジスタは、
前記第1の電流検出部が検出した電流に基づいて前記第7のトランジスタに流れるテイル電流の電流量を制御し、
前記第2の差動増幅回路は、
前記第3の差動入力部および前記第4の差動入力部をそれぞれ構成する第8および第9のトランジスタと、
前記第8および前記第9のトランジスタに接続され、前記第2のテイル電流源を構成する第10のトランジスタと、
前記第10のトランジスタに流れる電流を検出する第2の電流検出部とを有し、
前記第10のトランジスタは、
前記第2の電流検出部が検出した電流に基づいて前記第10のトランジスタに流れるテイル電流の電流量を制御する請求項6記載の半導体集積回路装置。 - 前記第1の電流検出部は、
前記第5のトランジスタに流れる電流を電圧に変換する第1の抵抗を有し、
前記第7のトランジスタは、
前記第1の抵抗が変換した電圧に基づいて前記第7のトランジスタに流れるテイル電流の電流量を制御し、
前記第2の電流検出部は、
前記第8のトランジスタに流れる電流を電圧に変換する第2の抵抗を有し、
前記第10のトランジスタは、
前記第2の抵抗が変換した電圧に基づいて前記第10のトランジスタに流れるテイル電流の電流量を制御する請求項8記載の半導体集積回路装置。 - 前記第1の差動増幅回路は、
前記第7のトランジスタと電源電圧が印加される電源線との間に接続され、ゲートに前記入力バッファの動作を許可する動作許可信号が入力された第11のトランジスタを有し、
前記第2の差動増幅回路は、
前記第10のトランジスタと電源電圧が印加される電源線との間に接続され、ゲートに前記動作許可信号が入力された第12のトランジスタを有し、
前記第11のトランジスタは、
前記動作許可信号がアクティブの際にオン状態となり、前記第1の差動増幅回路を動作させ、
前記第12のトランジスタは、
前記動作許可信号がアクティブの際にオン状態となり、前記第2の差動増幅回路を動作させる請求項8または9記載の半導体集積回路装置。 - さらに、前記第1の差動増幅回路から出力された出力信号、および前記第2の差動増幅回路から出力された反転信号がそれぞれ入力され、前記出力信号と前記反転信号との遅延差が略なくなるように調整して出力する遅延時間調整回路を有する請求項8〜10のいずれか1項に記載の半導体集積回路装置。
- DDRインタフェース信号を受ける外部接続端子と、
前記外部接続端子に接続され、前記外部接続端子からの入力信号を受ける第1の差動入力部と基準電圧を受ける第2の差動入力部を有する差動増幅回路を有し、
前記差動増幅回路は、
第1および第2の負荷素子と、
第1および第2の入力トランジスタとテイルトランジスタとを有し、
前記第1の入力トランジスタのゲート端子は前記第1の差動入力部と接続され、
前記第2の入力トランジスタのゲート端子は前記第2の差動入力部と接続され、
前記第1の入力トランジスタのドレイン端子と前記第1の負荷素子の第1導通端子は電気的に接続され、
前記第2の入力トランジスタのドレイン端子と前記第2の負荷素子の第1導通端子は電気的に接続され、
第1の抵抗の他方端および第2の抵抗の他方端は第1の電源電圧が供給される第1の電源線に接続され、
前記第1および第2の入力トランジスタのソース端子は前記テイルトランジスタを介して第2の電源電圧が供給される第2の電源線に接続され、
前記第1抵抗の一方端は前記テイルトランジスタのゲート端子と接続される半導体集積回路装置。 - 前記外部接続端子は、クロック信号の立上りおよび立下りに同期してデータを転送するメモリチップと接続される請求項12記載の半導体集積回路装置。
- 内部メモリ回路を有し、
クロック信号の立上りおよび立下りに同期してデータを転送する請求項12記載の半導体集積回路装置。
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