JP4676885B2 - バイアス回路 - Google Patents
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Description
ここで、製造条件や温度条件などが変動すると相互コンダクタンスGmや抵抗値Rは変動するため、利得Avもこれらの影響を受けて変動する。ここで、図7Aの回路を同一の半導体基板上に形成すると、相互コンダクタンスGmの変動や抵抗値Rの変動は各トランジスタ間あるいは各抵抗間でほぼ連動して生じる性質を有している。
このような関係を有する抵抗負荷差動増幅器において、製造条件や温度条件などの変動に対して利得を安定化させるために、差動対を構成しているトランジスタの相互コンダクタンスGmが、負荷抵抗の抵抗値Rと反比例の関係になるようなバイアス条件を作り出す回路が提案されている。これは、相互コンダクタンスGmと抵抗値Rとが反比例の関係を有していれば、
そのようなバイアス回路の例として、非特許文献1には、図8に示す回路が提案されている。
ここで、MOSトランジスタで差動対を構成した回路の入出力特性について検討する。
ベザード・ラザビィ(Behzad Razavi )著、「デザイン・オブ・アナログ・シーモス・インテグレーテッド・サーキッツ(Design of Analog CMOS Integrated Circuits )」、(米国)、ザ・マクグロウヒル・カンパニーズ・インク(The McGraw-Hill Companies, Inc. )、2001年、p.107−108、p.377−379
この(7)式は、前掲した(3)式から(6)式の各式の基本となっている。ここで、これらの各式は、回路を構成する全てのトランジスタの閾値電圧Vthが等しいという仮定で導いたものである。ところが、各トランジスタの動作電位が異なると、基板バイアス効果(Body Effect )等により、個々のトランジスタの閾値電圧Vthが異なるため、(3)式から(6)式の各式は正確ではなくなる。
こうすることにより、第二の差動対のテール電流を、当該第一の差動対のテール電流に比例させることで、抵抗負荷差動増幅器を構成している第二の差動対の相互コンダクタンスを当該抵抗負荷差動増幅器の負荷抵抗に反比例する関係とすることができる。
こうすることにより、第二の差動対のテール電流を、第一の差動対のテール電流と同一とすることで、抵抗負荷差動増幅器を構成している第二の差動対の相互コンダクタンスを当該抵抗負荷差動増幅器の負荷抵抗に反比例する関係とすることができる。
なお、このとき、当該テール電流制御部は、当該電流源が流し出す電流を当該第一の差動対の出力点へ流し込んだときに当該出力点に生じる電圧が所定の基準電圧になるように、当該第一の差動対のテール電流を制御するようにしてもよい。
なお、このとき、当該テール電流制御部は、当該第一の差動対の出力点に生じる電圧が入力されて当該所定の基準電圧と比較する比較器を有しており、当該第一の差動対のテール電流を決定するトランジスタを、当該比較器の出力で制御するようにしてもよい。
なお、このとき、当該比較器は、入力と出力との間に、コンデンサ、若しくは、コンデンサと抵抗との直列接続、が接続されているように構成してもよい。
また、このとき、当該第二の差動対のテール電流を決定するトランジスタを当該比較器の出力で制御するようにしてもよい。
また、前述した構成において、当該テール電流制御部は、当該第一の差動対の出力点に生じる電圧が入力されて当該所定の基準電圧と比較する比較器と、当該比較値の出力に基づいて電流を制御する第一及び第二のトランジスタと、当該第一の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第三のトランジスタと、を有しており、当該第一のトランジスタによって制御されている電流を当該第三のトランジスタに流し、当該第二のトランジスタによって制御されている電流で、当該第二の差動対のテール電流を決定するトランジスタを制御するようにしてもよい。
また、このとき、当該第三のトランジスタと当該第一の差動対のテール電流を決定するトランジスタとの接続点と、当該比較器の入力との間に、コンデンサ、若しくは、コンデンサと抵抗との直列接続が接続されているようにしてもよい。
まず図1について説明する。同図は、本発明を実施するバイアス回路(Gm補正回路)の原理構成を示している。
電流源30は、利得安定化の対象である抵抗負荷差動増幅器における負荷抵抗の抵抗値の変動に電流値が反比例している電流を流し出す。この電流は、差動対10の出力点である、トランジスタM12のドレインへ流し込まれる。
差動対に印加する入力電圧ΔVinが十分に小さいときは、差動対の出力電流ΔIdは、(4)式にも示されているように、次式で与えられる。
そこで、図1に示すように、入力電圧ΔVinが一定の電圧であるときに、差動対10の出力であるトランジスタM12のドレインへ、電流値がα×1/R(αは定数、Rは、利得安定化の対象である抵抗負荷差動増幅器における負荷抵抗の抵抗値)である電流を電流源30から流し込む。そして、テール電流調整回路40によるフィードバック制御によってトランジスタM13のゲートへ印加する電圧を制御し、差動対10の出力電流Iout(すなわちΔId)と電流源30から流し込まれている電流(α×1/R)とが一致するように差動対10のテール電流Iss1を調整する。この出力電流Ioutと電流(α×1/R)とが一致すると、差動対10の相互コンダクタンスGmは、
以上のように、図1の回路では、差動対10のテール電流Iss1を制御して、差動対10の入力に一定の電位差ΔVinを与えたときの差動対10の出力電流Ioutを、抵抗負荷差動増幅器における負荷抵抗に反比例させるようにしているのである。
図2に示されているバイアス回路1は、図1に原理構成を示したバイアス回路の具体的な回路構成を示しており、図1に示したものと同一の構成要素には同一の符号を付している。
差動対10は、n型MOSFETであるトランジスタM11及びM12により、図1に示したものと同様に接続されて構成されており、n型MOSFETであるトランジスタM13も図1に示したものと同様に接続されている。従って、トランジスタM13は、差動対10のテール電流Iss1の値を決定するトランジスタである。
図3の回路において、オペアンプ31の作用により、オペアンプ31の非反転入力は、オペアンプ31の反転入力と同電位に保たれる。従って、抵抗R31とトランジスタM31のドレインとの接続点の電位は、基準電圧Vrefとなる。このとき、抵抗R31を流れる電流Iの値は、Vref/Rとなる。この電流IはトランジスタM31が流し出すドレイン電流であるから、オペアンプ31は、トランジスタM31がこのようなドレイン電流を流し出し得る電圧をトランジスタM31のゲートに印加する。
テール電流調整回路40は、比較器であるオペアンプ41、コンデンサC41、及び抵抗R41を備えて構成されており、トランジスタM13のゲートに印加する電圧を変化させて差動対10のテール電流Iss1を制御し、差動対10の出力電流を電流源30が流し出す電流に一致させる。
更に、コンデンサC41と抵抗R41との直列接続が、オペアンプ41の入力(非反転入力)と出力との間に接続されている。
次に図5について説明する。同図は、本発明の第二の実施例の構成を示している。なお、同図において、図2に示した本発明の第一の実施例におけるものと同一の構成要素には同一の符号を付している。
なお、本発明は、回路の利得Avが相互コンダクタンスGmと負荷抵抗の抵抗値Rとの積に比例する関係を有している抵抗負荷差動増幅器であれば適用可能である。すなわち、上述した実施例の説明のために用いた、図7Aに示したごく一般的な回路構成の抵抗負荷差動増幅器でなくても、例えば、図7Bや図7Cに示した抵抗負荷差動増幅器でも本発明を適用することができる。
図6に示した構成は、n型MOSFETであるトランジスタM14及びM15を、図2に示した本発明の第一の実施例における差動対10のトランジスタM11及びM12にカスケード接続すると共に、n型MOSFETであるトランジスタM55及びM56を、図2に示した本発明の第一の実施例における差動対10のトランジスタM51及びM52にカスケード接続して構成されたものである。
なお、上記した実施の形態から次のような構成の技術的思想が導かれる。
第一の差動対と、
前記第一の差動対のテール電流を制御して、当該第一の差動対の入力に一定の電位差を与えたときの当該第一の差動対の出力電流を、前記抵抗負荷差動増幅器における負荷抵抗に反比例させる制御部と、
を有しており、
前記抵抗負荷差動増幅器を構成している第二の差動対のテール電流を、前記第一の差動対のテール電流に比例させる、
ことを特徴とするバイアス回路。
(付記3)前記第一の差動対を構成するトランジスタと前記第二の差動対を構成するトランジスタとは、トランジスタサイズ比が同一であることを特徴とする付記2に記載のバイアス回路。
前記第一の差動対を構成している一対のトランジスタの各々へ同量の電流を流し込むカレントミラーと、
前記負荷抵抗に反比例している電流を流し出す電流源と、
前記第一の差動対のテール電流を制御して、前記出力電流を前記電流源が流し出す電流に一致させるテール電流制御部と、
を有する、
ことを特徴とする付記1に記載のバイアス回路。
(付記8)前記第二の差動対のテール電流を決定するトランジスタを前記比較器の出力で制御することを特徴とする付記6に記載のバイアス回路。
前記第一の差動対の出力点に生じる電圧が入力されて前記所定の基準電圧と比較する比較器と、
前記比較値の出力に基づいて電流を制御する第一及び第二のトランジスタと、
前記第一の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第三のトランジスタと、
を有しており、
前記第一のトランジスタによって制御されている電流を前記第三のトランジスタに流し、
前記第二のトランジスタによって制御されている電流で、前記第二の差動対のテール電流を決定するトランジスタを制御する、
ことを特徴とする付記5に記載のバイアス回路。
前記第二のトランジスタによって制御されている電流を前記第四のトランジスタに流す、
ことを特徴とする付記9に記載のバイアス回路。
2 抵抗負荷差動増幅器
10 差動対
E11、E12 定電圧源
M11、M12、M13 トランジスタ
20 カレントミラー
M21、M22 トランジスタ
30 電流源
31 オペアンプ
E31 定電圧源
M31、M32 トランジスタ
R31抵抗
40 テール電流調整回路
41 オペアンプ
C41 コンデンサ
M41、M42、M43 トランジスタ
R41 抵抗
50 差動対
M51、M52、M53、M54、M55、M56 トランジスタ
R51、R52 抵抗
Claims (9)
- 抵抗負荷差動増幅器のバイアス回路であって、
第一の差動対と、
前記第一の差動対のテール電流を制御して、当該第一の差動対の入力に一定の電位差を与えたときの当該第一の差動対の出力電流を、前記抵抗負荷差動増幅器における負荷抵抗に反比例させる制御部と、
を有しており、
前記抵抗負荷差動増幅器を構成している第二の差動対のテール電流を、前記第一の差動対のテール電流に比例させ、
前記制御部は、
前記第一の差動対を構成している一対のトランジスタの各々へ同量の電流を流し込むカレントミラーと、
前記負荷抵抗に反比例している電流を流し出す電流源と、
前記第一の差動対のテール電流を制御して、前記出力電流を前記電流源が流し出す電流に一致させるテール電流制御部と、
を有する、
ことを特徴とするバイアス回路。 - 前記第一の差動対と前記第二の差動対とは同一の回路構成であることを特徴とする請求項1に記載のバイアス回路。
- 前記第一の差動対を構成するトランジスタと前記第二の差動対を構成するトランジスタとは、トランジスタサイズ比が同一であることを特徴とする請求項2に記載のバイアス回路。
- 前記テール電流制御部は、前記電流源が流し出す電流を前記第一の差動対の出力点へ流し込んだときに当該出力点に生じる電圧が所定の基準電圧になるように、当該第一の差動対のテール電流を制御することを特徴とする請求項1に記載のバイアス回路。
- 前記テール電流制御部は、前記第一の差動対の出力点に生じる電圧が入力されて前記所定の基準電圧と比較する比較器を有しており、当該第一の差動対のテール電流を決定するトランジスタを、当該比較器の出力で制御することを特徴とする請求項4に記載のバイアス回路。
- 前記比較器は、入力と出力との間に、コンデンサ、若しくは、コンデンサと抵抗との直列接続、が接続されていることを特徴とする請求項5に記載のバイアス回路。
- 前記第二の差動対のテール電流を決定するトランジスタを前記比較器の出力で制御することを特徴とする請求項5に記載のバイアス回路。
- 前記テール電流制御部は、
前記第一の差動対の出力点に生じる電圧が入力されて前記所定の基準電圧と比較する比較器と、
前記比較値の出力に基づいて電流を制御する第一及び第二のトランジスタと、
前記第一の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第三のトランジスタと、
を有しており、
前記第一のトランジスタによって制御されている電流を前記第三のトランジスタに流し、
前記第二のトランジスタによって制御されている電流で、前記第二の差動対のテール電流を決定するトランジスタを制御する、
ことを特徴とする請求項4に記載のバイアス回路。 - 前記第二の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第四のトランジスタを更に有しており、
前記第二のトランジスタによって制御されている電流を前記第四のトランジスタに流す、
ことを特徴とする請求項8に記載のバイアス回路。
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