CN104517625B - 电子装置与用于电子装置的控制方法 - Google Patents

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Abstract

本发明是提供了一种电子装置以及一种用于该电子装置的控制方法，该电子装置包含有：一存储器单元、一金属垫以及一控制单元。该金属垫耦接于该存储器单元，并且用于接收一第一信号与一第二信号；该控制单元耦接于该金属垫，并且用于在一特定时间区间产生一控制信号以控制该金属垫所接收的该第一信号与该第二信号，并且在该特定时间区间将该第一信号的电平上拉以及将该第二信号的电平下拉，以使该第一信号与该第二信号具有一电压差。本发明可以消除毛刺，并且避免输入毛刺造成的问题。

Description

电子装置与用于电子装置的控制方法
技术领域
本发明是有关于一种电子装置以及一种用于该电子装置的控制方法，特别是有关于可消除输入毛刺（glitch）的一种电子装置以及一种用于该电子装置的控制方法。
背景技术
为了提升同步动态随机存取存储器（synchronous dynamic random accessmemory，SDRAM）写入/读取数据的速度，发展出第三代双倍速数据传输（Double Data RateThree，DDR3）技术的应用。应用此技术的随机存取存储器即第三代双倍速同步动态随机存取存储器（Double Data Rate Three Synchronous Dynamic Random Access Memory，DDR3SDRAM）。
图1所示是传统的第三代双倍速同步动态随机存取存储器的频率信号CLK、第一数据选通信号DQS、第二数据选通信号DQS#、输入数据选通信号DQS_input、输入使能数据选通信号DQS_input enable以及输入芯片数据选通信号DQS_input chip的信号时序图。如图1所示，传统的第三代双倍速同步动态随机存取存储器在进行一读取操作时（例如在图1中的时间区间T0～T3），第一数据选通信号DQS以及第二数据选通信号DQS#会先将片内终结电阻器（On-Die Termination，ODT）打开，使得第一数据选通信号DQS以及第二数据选通信号DQS#都停留在1/2VDD的电平，由于第一数据选通信号DQS以及第二数据选通信号DQS#是一组差分信号（differential signal），当第一数据选通信号DQS以及第二数据选通信号DQS#具有相同电平时会造成毛刺（glitch），而输入使能数据选通信号DQS_input enable的开关时间的不确定性又会造成输入毛刺，所以传统的第三代双倍速同步动态随机存取存储器会因为毛刺（glitch）而有获取错数据的问题。
发明内容
有鉴于此，本发明的主要目的在于提供一种电子装置以及一种用于该电子装置的控制方法，其可消除毛刺（glitch），并且避免输入毛刺造成获取错数据的问题。
根据本发明的权利要求，其披露了一种电子装置，该电子装置包含有：一存储器单元、一金属垫以及一控制单元。该金属垫耦接于该存储器单元，并且用于接收一第一信号与一第二信号；该控制单元耦接于该金属垫，并且用于在一特定时间区间产生一控制信号以控制该金属垫所接收的该第一信号与该第二信号，并且在该特定时间区间将该第一信号的电平上拉以及将该第二信号的电平下拉，以使该第一信号与该第二信号具有一电压差。
根据本发明的权利要求，其披露了一种用于一电子装置的控制方法，该电子装置包含有一存储器单元，该控制方法包含有：利用耦接于该存储器单元的一金属垫来接收一第一信号与一第二信号；以及利用耦接于该金属垫的一控制单元在一特定时间区间产生一控制信号以控制该金属垫所接收的该第一信号与该第二信号，并且在该特定时间区间将该第一信号的电平上拉以及将该第二信号的电平下拉，以使该第一信号与该第二信号具有一电压差。
综上所述，与先前技术相比，由于本发明所披露的电子装置以及用于该电子装置的控制方法可在该特定时间区间使该第一信号与该第二信号具有一电压差，所以本发明可以消除毛刺，并且避免输入毛刺造成获取错数据的问题。
附图说明
图1所示是传统的第三代双倍速同步动态随机存取存储器的频率信号CLK、第一数据选通信号DQS、第二数据选通信号DQS#、输入数据选通信号DQS_input、输入使能数据选通信号DQS_input enable以及输入芯片数据选通信号DQS_input chip的信号时序图。
图2所示是依据本发明的一实施方式的电子装置的简化的方框示意图。
图3所示是本发明的电子装置的频率信号CLK、第一数据选通信号DQS、第二数据选通信号DQS#、输入数据选通信号DQS_input、输入使能数据选通信号DQS_input enable以及输入芯片数据选通信号DQS_input chip的信号时序图。
[图的符号简单说明]：
200：电子装置
202：存储器单元
204：金属垫
206：控制单元
具体实施方式
请参考图2以及图3，图2所示是依据本发明的一实施方式的电子装置200的简化的方框示意图，电子装置200包含有：一存储器单元202、一金属垫204以及一控制单元206，其中，存储器单元202可以是一第三代双倍速同步动态随机存取存储器（Double Data RateThree Synchronous Dynamic Random Access Memory，DDR3 SDRAM）。图3所示是电子装置200的频率信号CLK、第一数据选通信号DQS、第二数据选通信号DQS#、输入数据选通信号DQS_input、输入使能数据选通信号DQS_input enable以及输入芯片数据选通信号DQS_input chip的信号时序图。
如图2所示，金属垫204耦接于存储器单元202，并且用于接收第一数据选通信号DQS以及第二数据选通信号DQS#，其中，第一数据选通信号DQS以及第二数据选通信号DQS#是一组差分信号（differential signal）。控制单元206耦接于金属垫204，并且用于在一时间区间T3产生一控制信号C以控制金属垫204所接收的第一数据选通信号DQS以及第二数据选通信号DQS#，并且在时间区间T3将第一数据选通信号DQS的电平上拉以及将第二数据选通信号DQS#的电平下拉，以使第一数据选通信号DQS以及第二数据选通信号DQS#具有一电压差，如图3所示，其中时间区间T3是控制单元206进行一读取操作的一时间区间。因此，本发明可消除因第一数据选通信号DQS以及第二数据选通信号DQS#具有相同电平所造成的毛刺（glitch），换句话说，本发明可防止因输入使能数据选通信号DQS_input enable的开关时间的不确定性而造成输入毛刺，所以能避免获取错数据的问题。此外，应当注意的是，上述的实施方式仅作为本发明的举例说明，而不是本发明的限制条件，举例来说，控制单元206进行该读取操作的时间区间可以依据不同设计需求改为时间区间T2或T1。
综上所述，与先前技术相比，由于本发明所披露的电子装置以及用于该电子装置的控制方法可在该特定时间区间使该第一信号与该第二信号具有一电压差，所以本发明可以消除毛刺，并且避免输入毛刺造成获取错数据的问题。
[符号说明]
200：电子装置
202：存储器单元
204：金属垫
206：控制单元

Claims (10)

1.一种电子装置，包含有：
一存储器单元；
一金属垫，耦接于所述存储器单元，用于接收一第一信号与一第二信号；以及
一控制单元，耦接于所述金属垫，用于在一特定时间区间产生一控制信号以控制所述金属垫所接收的所述第一信号与所述第二信号，并且在所述特定时间区间将所述第一信号的电平上拉以及将所述第二信号的电平下拉，以使所述第一信号与所述第二信号具有一电压差以消除因所述第一信号以及所述第二信号具有相同电平所造成的毛刺。
2.如权利要求1所述的电子装置，其中，所述特定时间区间是所述控制单元进行一读取操作的一时间区间。
3.如权利要求1所述的电子装置，其中，所述存储器单元是一第三代双倍速同步动态随机存取存储器(Double Data Rate Three Synchronous Dynamic Random Access Memory，DDR3 SDRAM)。
4.如权利要求1所述的电子装置，其中，所述第一信号与所述第二信号是数据选通信号(data strobe signal，DQS)。
5.如权利要求1所述的电子装置，其中，所述第一信号与所述第二信号是一组差分信号(differential signal)。
6.一种用于一电子装置的控制方法，所述电子装置包含有一存储器单元，所述控制方法包含有：
利用耦接于所述存储器单元的一金属垫来接收一第一信号与一第二信号；以及
利用耦接于所述金属垫的一控制单元在一特定时间区间产生一控制信号以控制所述金属垫所接收的所述第一信号与所述第二信号，并且在所述特定时间区间将所述第一信号的电平上拉以及将所述第二信号的电平下拉，以使所述第一信号与所述第二信号具有一电压差以消除因所述第一信号以及所述第二信号具有相同电平所造成的毛刺。
7.如权利要求6所述的控制方法，其中，所述特定时间区间是所述控制单元进行一读取操作的一时间区间。
8.如权利要求6所述的控制方法，其中，所述存储器单元是一第三代双倍速同步动态随机存取存储器(Double Data Rate Three Synchronous Dynamic Random Access Memory，DDR3 SDRAM)。
9.如权利要求6所述的控制方法，其中，所述第一信号与所述第二信号是数据选通信号(data strobe signal，DQS)。
10.如权利要求6所述的控制方法，其中，所述第一信号与所述第二信号是一组差分信号(differential signal)。
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