TWI566256B - 記憶體系統及其記憶體實體介面電路 - Google Patents

Description

記憶體系統及其記憶體實體介面電路

本發明是有關於一種記憶體技術，且特別是有關於一種記憶體系統及其記憶體實體介面電路。

隨著處理器性能不斷的攀升，記憶體的技術亦需不斷隨之演進，以在速度上獲得提升。以雙倍資料率同步動態隨機存取記憶體(double data Rate synchronous dynamic random access memory；DDR SDRAM)為例，目前可支援的速度高達每秒3GMbps。其時脈週期時間(clock cycle time)遠小於記憶體的實體介面電路的時脈樹延遲時間，進而造成實體介面電路設計上的困難。

因此，如何設計一個記憶體系統及其記憶體實體介面電路，以提升其精準度與操作效率，乃為此一業界亟待解決的問題。

本發明之一目的在於提供一種記憶體實體介面電路，電性連接於記憶體控制器以及記憶體裝置間。記憶體實體介面電路包含：時脈產生模組及複數先進先出模組。時 脈產生模組產生參考時脈訊號以及複數輸出相關時脈訊號，其中參考時脈訊號係傳送至記憶體裝置。先進先出模組根據寫入相關時脈訊號寫入記憶體控制器傳送之輸入資訊，以及根據輸出相關時脈訊號其中之一擷取輸入資訊以產生輸出訊號，俾傳送至記憶體裝置，以對記憶體裝置進行操作，其中寫入相關時脈訊號係根據輸出相關時脈訊號其中之一除頻產生。

本發明之另一目的在於提供一種記憶體系統。 記憶體系統包含：記憶體控制器、記憶體裝置以及記憶體實體介面電路。記憶體控制器產生輸入資訊。記憶體實體介面電路電性連接於記憶體控制器以及記憶體裝置間。記憶體實體介面電路包含：時脈產生模組及複數先進先出模組。時脈產生模組產生參考時脈訊號以及複數輸出相關時脈訊號，其中參考時脈訊號係傳送至記憶體裝置。先進先出模組根據寫入相關時脈訊號寫入記憶體控制器傳送之輸入資訊，以及根據輸出相關時脈訊號其中之一擷取輸入資訊以產生輸出訊號，俾傳送至記憶體裝置，以對記憶體裝置進行操作，其中寫入相關時脈訊號係根據輸出相關時脈訊號其中之一除頻產生。

本發明之優點在於藉由在記憶體實體介面電路 中設置先進先出模組，可有效地縮短用以傳遞各訊號的時脈樹，並可精確地控制此些訊號的傳遞時序，提升記憶體裝置的操作效率及精確度。

1‧‧‧記憶體系統

10‧‧‧記憶體控制器

12‧‧‧記憶體裝置

14‧‧‧記憶體實體介面電路

200‧‧‧時脈產生模組

202‧‧‧第一先進先出模組

204‧‧‧第二先進先出模組

206‧‧‧第三先進先出模組

208‧‧‧除頻模組

210‧‧‧延遲鎖定迴路

30‧‧‧時脈產生單元

32、34、36‧‧‧時脈輸出單元

320、340、360‧‧‧相位內插單元

322、342、362‧‧‧同步致能單元

324、344、364‧‧‧突波消除單元

38‧‧‧致能開關

第1圖為本發明一實施例中，一種記憶體系統之方塊圖；第2圖為本發明一實施例中，記憶體實體介面電路的方塊圖；第3圖為本發明一實施例中，時脈產生模組之方塊圖；第4圖為本發明一實施例中，原始時脈訊號、致能訊號、參考時脈訊號、控制輸出時脈訊號、資料輸出時脈訊號及其他內部訊號的波形圖；以及第5圖為本發明一實施例中，第一先進先出模組及第三先進先出模組及之示意圖。

請參照第1圖。第1圖為本發明一實施例中，一種記憶體系統1之方塊圖。記憶體系統1包含：記憶體控制器10、記憶體裝置12以及記憶體實體介面電路14。

如第1圖所示，記憶體實體介面電路14電性連接於記憶體控制器10以及記憶體裝置12之間。記憶體控制器10透過記憶體實體介面電路14傳送控制訊號C/A，以對記憶體裝置12進行資料Data的存取。

並且，記憶體控制器10更可與系統匯流排16連接，以與記憶體系統1外的其他電路模組進行溝通。舉例來說，記憶體系統1可設置於一個電腦系統(未繪示)中，以由電腦系統的處理器(未繪示)透過系統匯流排16存取記憶體裝置12內儲的資訊。

於一實施例中，記憶體裝置12為動態隨機存取 記憶體(dynamic random access memory；DRAM)。 於一實施例中，記憶體裝置12為雙倍資料率同步動態隨機存取記憶體(double data Rate synchronous dynamic random access memory；DDR SDRAM)。

請參照第2圖。第2圖為本發明一實施例中，記 憶體實體介面電路14的方塊圖。記憶體實體介面電路14包括時脈產生模組200及數個先進先出模組。於本實施例中，先進先出模組包含第一先進先出模組202、第二先進先出模組204以及第三先進先出模組206。

時脈產生模組200產生參考時脈訊號 PLL_DCK及數個輸出相關時脈訊號。於本實施例中，輸出相關時脈訊號包含控制輸出時脈訊號PLL_DCA以及資料輸出時脈訊號PLL_DQS。

參考時脈訊號PLL_DCK傳送至第1圖所繪示 的記憶體裝置12成為參考時脈訊號DCK，以使記憶體裝置12根據參考時脈訊號DCK運作。

第一先進先出模組202根據寫入相關時脈訊號 PLL_PHY寫入第1圖的記憶體控制器10所傳送的控制資訊c/a並予以暫存。於一實施例中，第一先進先出模組202係藉由端口WCLK接收寫入相關時脈訊號PLL_PHY，以做為將控制資訊c/a寫入的參考時脈。第一先進先出模組202進一步自端口DIN接收控制資訊c/a，以寫入至第一先進先出模組202內部包含的儲存單元(未繪示)。

於一實施例中，寫入相關時脈訊號PLL_PHY 是根據控制輸出時脈訊號PLL_DCA所產生。於一實施例中，記憶體實體介面電路14更包含除頻模組208，用以接收控制輸出時脈訊號PLL_DCA，以進行除頻並產生寫入相關時脈訊號PLL_PHY。

需注意的是，於其他實施例中，除頻模組208 亦可能設置以根據參考時脈訊號PLL_DCK、資料輸出時脈訊號PLL_DQS或其他可能的時脈訊號進行除頻，以達到產生相關時脈訊號PLL_PHY的功效，不限於由控制輸出時脈訊號PLL_DCA產生。

於不同的實施例中，除頻模組208可依實際需 求，對控制輸出時脈訊號PLL_DCA的頻率除以1(即相當於原頻率)、除以2、除以4或是除以其他倍數來產生寫入相關時脈訊號PLL_PHY。

藉由除頻的方式，第一先進先出模組202內部 大多數的邏輯單元可選擇性地在與記憶體裝置12相同的頻率下運作，亦或在較低的頻率下運作。

於一實施例中，第一先進先出模組202藉由端 口RCLK接收控制輸出時脈訊號PLL_DCA。接著，第一先進先出模組202根據控制輸出時脈訊號PLL_DCA擷取控制資訊c/a，並自端口DOUT產生控制訊號C/A，俾傳送至第1圖所繪示的記憶體裝置12。於一實施例中，控制訊號C/A包含指令及位址，並據以對記憶體裝置12進行存取。於一實施例中，記憶體裝置12可根據前述的參考時脈訊號DCK 對控制訊號C/A進行取樣，以依其時脈擷取正確的指令及位址。

於一實施例中，記憶體實體介面電路14更包含 延遲鎖定迴路(digital locked loop；DLL)210，用以對資料輸出時脈訊號PLL_DQS進行相移，以產生不同相位之第一資料輸出時脈訊號PLL_DQS1以及第二資料輸出時脈訊號PLL_DQS2。

第二先進先出模組204根據寫入相關時脈訊號 PLL_PHY寫入第1圖的記憶體控制器10所傳送的資料致能資訊Data Enable並予以暫存。於一實施例中，第二先進先出模組204係藉由端口WCLK接收寫入相關時脈訊號PLL_PHY，以做為將資料致能資訊Data Enable寫入的參考時脈。第二先進先出模組204進一步自端口DIN接收資料致能資訊Data Enable，以寫入至第二先進先出模組204內部包含的儲存單元(未繪示)。

於一實施例中，第二先進先出模組204藉由端 口RCLK接收第一資料輸出時脈訊號PLL_DQS1。接著，第二先進先出模組204根據第一資料輸出時脈訊號PLL_DQS1擷取資料致能資訊Data Enable，並自端口DOUT產生資料閃控訊號DQS，俾傳送至第1圖所繪示的記憶體裝置12。

第三先進先出模組206根據寫入相關時脈訊號 PLL_PHY寫入第1圖的記憶體控制器10所傳送的資料資訊Data並予以暫存。於一實施例中，第三先進先出模組206 係藉由端口WCLK接收寫入相關時脈訊號PLL_PHY，以做為將資料資訊Data寫入的參考時脈。第三先進先出模組206進一步自端口DIN接收資料資訊Data，以寫入至第三先進先出模組206內部包含的儲存單元(未繪示)。

於一實施例中，第三先進先出模組206藉由端 口RCLK接收第二資料輸出時脈訊號PLL_DQS2。接著，第三先進先出模組206根據第二資料輸出時脈訊號PLL_DQS2擷取資料資訊Data，並自端口DOUT產生資料訊號DQ，俾傳送至第1圖所繪示的記憶體裝置12。記憶體裝置12將可根據資料閃控訊號DQS接收資料訊號DQ。

於一實施例中，記憶體實體介面電路14更包含 時脈樹B1、B2、B3及B4。其中，時脈樹B1連接於時脈產生模組200以及記憶體裝置12間，以傳送參考時脈訊號DCK。時脈樹B2實際上連接於第一先進先出模組202、時脈產生模組200以及記憶體裝置12間，為傳送控制輸出時脈訊號PLL_DCA以及控制訊號C/A的路徑。然而，為便於說明，在第2圖中僅範例性地將時脈樹B2繪示於第一先進先出模組202和時脈產生模組200之間。

時脈樹B3實際上連接於第二先進先出模組 204、時脈產生模組200以及記憶體裝置12間，為傳送第一資料輸出時脈訊號PLL_DQS1以及資料閃控訊號DQS的路徑。時脈樹B4實際上連接於第三先進先出模組206、時脈產生模組200以及記憶體裝置12間，為傳送第二資料輸出時脈訊號PLL_DQS2以及資料訊號DQ的路徑。然而，為便於說 明，在第2圖中僅範例性地將時脈樹B3及B4繪示於第二先進先出模組204、第三先進先出模組206和時脈產生模組200之間。

藉由第一先進先出模組202、第二先進先出模 組204以及第三先進先出模組206的設置，上述的時脈樹B2、B3及B4的長度可大幅縮短。於一實施例中，上述的時脈樹B1、B2、B3及B4係為互相平衡。亦即訊號經過時脈樹B1、B2、B3及B4的時間延遲大致相等。

因此，由上述說明可知，第一至第三先進先出 模組202、204及206可有效地縮短用以傳遞各訊號的時脈樹，提升記憶體裝置12的操作效率。

並且，第一至第三先進先出模組202、204及 206可根據相同的寫入相關時脈訊號PLL_PHY同步寫入相關的輸入資訊，且此寫入相關時脈訊號PLL_PHY可經由控制輸出時脈訊號PLL_DCA或其他時脈訊號降頻而來，使第一至第三先進先出模組202、204及206內部大多數元件可運作於較低的頻率，將使自動佈局繞線的時序容易收斂。

此外，第一至第三先進先出模組202、204及 206所輸出的訊號則可依不同的輸出相關時脈訊號進行輸出，在時序上的調整較為彈性。

請同時參照第3圖。第3圖為本發明一實施例中，時脈產生模組200之方塊圖。

時脈產生模組200包含時脈產生單元30以及數個時脈輸出單元32、34及36。其中，時脈產生單元300產 生原始時脈訊號PLL_CLK。時脈輸出單元32、34及36分別根據原始時脈訊號PLL_CLK以及致能訊號CLK_EN，產生參考時脈訊號PLL_DCK、控制輸出時脈訊號PLL_DCA以及資料輸出時脈訊號PLL_DQS。

請同時參照第4圖。第4圖為本發明一實施例 中，原始時脈訊號PLL_CLK、致能訊號CLK_EN、參考時脈訊號PLL_DCK、控制輸出時脈訊號PLL_DCA、資料輸出時脈訊號PLL_DQS及其他內部訊號的波形圖。

時脈輸出單元32包含相位內插單元320、同步 致能單元322及突波消除單元324。其中，相位內插單元320對原始時脈訊號PLL_CLK進行相移，以產生相移後時脈訊號PH_DCK。於本實施例中，相移後時脈訊號PH_DCK係相對原始時脈訊號PLL_CLK相移了90度。

同步致能單元322根據致能訊號CLK_EN以及 相移後時脈訊號PH_DCK產生同步致能訊號EN_DCK。需注意的是，於本實施例中，致能訊號CLK_EN係可由時脈產生模組200包含之致能開關38產生。於一實施例中，在同步致能單元322接收到致能訊號CLK_EN後，是對應相移後時脈訊號PH_DCK之一週期內之波形負緣起始產生同步致能訊號EN_DCK。

突波消除單元324根據同步致能訊號EN_DCK 導通以輸出相移後時脈訊號PH_DCK做為參考時脈訊號PLL_DCK。

時脈輸出單元34包含相位內插單元340、同步 致能單元342及突波消除單元344。其中，相位內插單元340對原始時脈訊號PLL_CLK進行相移，以產生相移後時脈訊號PH_DCA。於本實施例中，相移後時脈訊號PH_DCA係相對原始時脈訊號PLL_CLK相移了0度。亦即相移後時脈訊號PH_DCA實際上與原始時脈訊號PLL_CLK同相。

同步致能單元342根據致能訊號CLK_EN以及 相移後時脈訊號PH_DCA產生同步致能訊號EN_DCA。於一實施例中，在同步致能單元342接收到致能訊號CLK_EN後，是對應相移後時脈訊號PH_DCA之一週期內之波形負緣起始產生同步致能訊號EN_DCA。

突波消除單元344根據同步致能訊號EN_DCA 導通以輸出相移後時脈訊號PH_DCA做為控制輸出時脈訊號PLL_DCA。

時脈輸出單元36包含相位內插單元360、同步 致能單元362及突波消除單元364。其中，相位內插單元360對原始時脈訊號PLL_CLK進行相移，以產生相移後時脈訊號PH_DQS。於本實施例中，相移後時脈訊號PH_DQS係相對原始時脈訊號PLL_CLK相移了270度。

同步致能單元362根據致能訊號CLK_EN以及 相移後時脈訊號PH_DQS產生同步致能訊號EN_DQS。於一實施例中，在同步致能單元362接收到致能訊號CLK_EN後，是對應相移後時脈訊號PH_DQS之一週期內之波形負緣起始產生同步致能訊號EN_DQS。

突波消除單元364根據同步致能訊號EN_DQS 導通以輸出相移後時脈訊號PH_DQS做為資料輸出時脈訊號PLL_DQS。

於一實施例中，對應於相移後時脈訊號 PH_DCA以及相移後時脈訊號PH_DQS的同步致能單元342及362，係於同一週期內，例如第4圖繪示的週期40中，產生同步致能訊號EN_DCA及EN_DQS。因此，控制輸出時脈訊號PLL_DCA以及資料輸出時脈訊號PLL_DQS將可在同一週期內產生，避免時序不一致時，無法使後續控制訊號C/A的指令精確地存取資料訊號DQ的缺點。

因此，本發明之優點在於藉由在記憶體實體介 面電路14中設置時脈產生模組200，可精確地控制各訊號的傳遞時序，提升記憶體裝置12的精確度。

請參照第5圖。第5圖為本發明一實施例中，第 一先進先出模組202及第三先進先出模組及206之示意圖。

於一實施例中，第一先進先出模組202及第三 先進先出模組206可配置以彼此間隔一預設延遲時間輸出對應的控制訊號C/A及資料訊號DQ。以第5圖繪示的為例，第一先進先出模組202及第三先進先出模組及206可配置以使資料訊號DQ的輸出時間比控制訊號C/A晚三個時序。因此，第一先進先出模組202在將要輸出第四筆的控制訊號C/A時，第三先進先出模組206才將要輸出第一筆的資料訊號DQ。

因此，本發明的記憶體實體介面電路14可在不同的訊號的輸出時序上，進行更為彈性的調整，以符合記憶體裝置12的需求。

雖然本案內容已以實施方式揭露如上，然其並非用以限定本案內容，任何熟習此技藝者，在不脫離本案內容之精神和範圍內，當可作各種之更動與潤飾，因此本案內容之保護範圍當視後附之申請專利範圍所界定者為準。

14‧‧‧記憶體實體介面電路

200‧‧‧時脈產生模組

202‧‧‧第一先進先出模組

204‧‧‧第二先進先出模組

206‧‧‧第三先進先出模組

208‧‧‧除頻模組

210‧‧‧延遲鎖定迴路

Claims (20)

1. 一種記憶體實體介面電路，電性連接於一記憶體控制器以及一記憶體裝置間，該記憶體實體介面電路包含：一時脈產生模組，用以產生一參考時脈訊號以及複數輸出相關時脈訊號，其中該參考時脈訊號係傳送至該記憶體裝置；複數先進先出模組，每一該等先進先出模組用以根據一寫入相關時脈訊號寫入該記憶體控制器傳送之一輸入資訊，以及根據該等輸出相關時脈訊號其中之一擷取該輸入資訊以產生一輸出訊號，俾傳送至該記憶體裝置，以對該記憶體裝置進行操作，其中該寫入相關時脈訊號係根據該等輸出相關時脈訊號其中之一除頻產生。
2. 如請求項1所述之記憶體實體介面電路，更包含一除頻模組，用以接收該等輸出相關時脈訊號其中之一進行除頻並產生該寫入相關時脈訊號。
3. 如請求項1所述之記憶體實體介面電路，其中該等輸出相關時脈訊號包含一控制輸出時脈訊號，該等先進先出模組包含一第一先進先出模組，用以根據該寫入相關時脈訊號寫入該記憶體控制器傳送之一控制資訊，以根據該控制輸出時脈訊號擷取該控制資訊以產生一控制訊號，俾傳送至該記憶體裝置。
4. 如請求項3所述之記憶體實體介面電路，其中該控制訊號為一指令及一位址。
5. 如請求項1所述之記憶體實體介面電路，其中該等輸出相關時脈訊號包含一資料輸出時脈訊號，該記憶體實體介面電路更包含一延遲鎖定迴路(digital locked loop；DLL)，用以對該資料輸出時脈訊號進行相移以產生不同相位之一第一資料輸出時脈訊號以及一第二資料輸出時脈訊號；該等先進先出模組包含一第二先進先出模組，用以根據該寫入相關時脈訊號寫入該記憶體控制器傳送之一資料致能資訊，以根據該第一資料輸出時脈訊號擷取該資料致能資訊以產生一資料閃控訊號，俾傳送至該記憶體裝置；以及該等先進先出模組包含一第三先進先出模組，用以根據該寫入相關時脈訊號寫入該記憶體控制器傳送之一資料資訊，以及根據該第二資料輸出時脈訊號擷取該資料資訊產生一資料訊號，俾傳送至該記憶體裝置，以使該記憶體裝置根據該資料閃控訊號接收該資料訊號。
6. 如請求項1所述之記憶體實體介面電路，更包含：一第一時脈樹，連接於該時脈產生模組以及該記憶體裝置間，以傳送該參考時脈訊號；以及複數第二時脈樹，各對應連接於該等先進先出模組其中之一，以及該時脈產生模組及該記憶體裝置間，分別為用以傳送該等輸出相關時脈訊號其中之一以及該輸出訊號之路徑； 其中該第一時脈樹以及該等第二時脈樹係互相平衡。
7. 如請求項1所述之記憶體實體介面電路，其中該時脈產生模組更包含：一時脈產生單元，用以產生一原始時脈訊號；複數時脈輸出單元，各包含：一相位內插單元，用以對該原始時脈訊號進行相移，以產生一相移後時脈訊號；一同步致能單元，用以根據一致能訊號以及該相移後時脈訊號產生一同步致能訊號；以及一突波消除單元，用以根據該同步致能訊號導通以輸出該相移後時脈訊號做為該等輸出相關時脈訊號及該參考時脈訊號其中之一。
8. 如請求項7所述之記憶體實體介面電路，其中該等時脈輸出單元各包含之該同步致能單元於接收到該致能訊號後，以對應該相移後時脈訊號之一週期內之一波形負緣起始產生該同步致能訊號。
9. 如請求項7所述之記憶體實體介面電路，其中對應產生該等輸出相關時脈訊號的該等時脈輸出單元各包含之該同步致能單元，係於同一週期內產生該同步致能訊號。
10. 如請求項1所述之記憶體實體介面電路，其中至少二該等先進先出模組係配置以彼此間隔一預設延遲時間輸出對應之該輸出訊號。
11. 一種記憶體系統，包含： 一記憶體控制器；一記憶體裝置；以及一記憶體實體介面電路，電性連接於該記憶體控制器以及該記憶體裝置間，該記憶體實體介面電路包含：一時脈產生模組，用以產生一參考時脈訊號以及複數輸出相關時脈訊號，其中該參考時脈訊號係傳送至該記憶體裝置；複數先進先出模組，每一該等先進先出模組用以根據一寫入相關時脈訊號寫入該記憶體控制器傳送之一輸入資訊，以及根據該等輸出相關時脈訊號其中之一擷取該輸入資訊以產生一輸出訊號，俾傳送至該記憶體裝置，以對該記憶體裝置進行操作，其中該寫入相關時脈訊號係根據該等輸出相關時脈訊號其中之一除頻產生。
12. 如請求項11所述之記憶體系統，該記憶體實體介面電路更包含一除頻模組，用以接收該等輸出相關時脈訊號其中之一進行除頻並產生該寫入相關時脈訊號。
13. 如請求項11所述之記憶體系統，其中該等輸出相關時脈訊號包含一控制輸出時脈訊號，該等先進先出模組包含一第一先進先出模組，用以根據該寫入相關時脈訊號寫入該記憶體控制器傳送之一控制資訊，以根據該控制輸出時脈訊號擷取該控制資訊以產生一控制訊號，俾傳送至該記憶體裝置。
14. 如請求項13所述之記憶體系統，其中該控制訊號為一指令及一位址。
15. 如請求項11所述之記憶體系統，其中該等輸出相關時脈訊號包含一資料輸出時脈訊號，該記憶體實體介面電路更包含一延遲鎖定迴路(digital locked loop；DLL)，用以對該資料輸出時脈訊號進行相移以產生不同相位之一第一資料輸出時脈訊號以及一第二資料輸出時脈訊號；該等先進先出模組包含一第二先進先出模組，用以根據該寫入相關時脈訊號寫入該記憶體控制器傳送之一資料致能資訊，以根據該第一資料輸出時脈訊號擷取該資料致能資訊以產生一資料閃控訊號，俾傳送至該記憶體裝置；以及該等先進先出模組包含一第三先進先出模組，用以根據該寫入相關時脈訊號寫入該記憶體控制器傳送之一資料資訊，以及根據該第二資料輸出時脈訊號擷取該資料資訊產生一資料訊號，俾傳送至該記憶體裝置，以使該記憶體裝置根據該資料閃控訊號接收該資料訊號。
16. 如請求項11所述之記憶體系統，其中該記憶體實體介面電路更包含：一第一時脈樹，連接於該時脈產生模組以及該記憶體裝置間，以傳送該參考時脈訊號；以及 複數第二時脈樹，各對應連接於該等先進先出模組其中之一，以及該時脈產生模組及該記憶體裝置間，分別用以傳送該等輸出相關時脈訊號其中之一以及該輸出訊號；其中該第一時脈樹以及該等第二時脈樹係互相平衡。
17. 如請求項11所述之記憶體系統，其中該時脈產生模組更包含：一時脈產生單元，用以產生一原始時脈訊號；複數時脈輸出單元，各包含：一相位內插單元，用以對該原始時脈訊號進行相移，以產生一相移後時脈訊號；一同步致能單元，用以根據一致能訊號以及該相移後時脈訊號產生一同步致能訊號；以及一突波消除單元，用以根據該同步致能訊號導通以輸出該相移後時脈訊號做為該等輸出相關時脈訊號及該參考時脈訊號其中之一。
18. 如請求項17所述之記憶體系統，其中該等時脈輸出單元各包含之該同步致能單元於接收到該致能訊號後，以對應該相移後時脈訊號之一週期內之一波形負緣起始產生該同步致能訊號。
19. 如請求項17所述之記憶體系統，其中對應產生該等輸出相關時脈訊號的該等時脈輸出單元各包含之該同步致能單元，係於同一週期內產生該同步致能訊號。
20. 如請求項11所述之記憶體系統，其中至少二該等先進先出模組係配置以彼此間隔一預設延遲時間輸出對應之該輸出訊號。