CN108268416A - 一种异步接口转同步接口控制电路 - Google Patents

Abstract

本发明公开了一种异步接口转同步接口控制电路，涉及集成电路技术领域，采用读时钟探测单元、写时钟探测单元、第一单稳单元、第二单稳单元和延时控制单元的结合，实现异步接口到同步接口的转换，完成数据的同步传输，使得外部异步接口与本地同步电路实现通信，单周期完成，提高信号转换效率，并且避免亚稳态。

Description

一种异步接口转同步接口控制电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种异步接口转同步接口控制电路。

背景技术

异步接口是一种不需要时钟信号进行数据传输的接口，以异步随机存储器接口为例，包括片选控制端、写控制端、读控制端、地址端和数据端。

同步接口是一种通过时钟信号进行数据传输的接口，所有操作在时钟边沿采样接口信号，以同步随机存储器接口为例，包括时钟端、片选控制端、写控制端、输出控制端、地址端和数据端。

目前为了避免系统出现亚稳态，异步接口转同步接口一般需要提供一个时钟信号进行两个周期的同步采样，导致异步信号不能够在单周期内完成采样使用，转换效率低。在需要单周期实现异步接口转同步接口的情况下，系统并没有提供时钟信号，无法采用目前常用的时钟信号进行两个周期同步采用的方法。

发明内容

为了解决上述技术问题，本发明的目的是提供一种异步接口转同步接口控制电路，提高信号转换效率，避免亚稳态。

本发明所采用的技术方案是：

一种异步接口转同步接口控制电路，所述异步接口包括异步读控制端、异步写控制端、异步控制端、异步地址端和异步数据端，所述控制电路的输入端与所述异步接口的输出端连接，所述控制电路的输出端与同步电路的输入端连接，所述控制电路包括读时钟探测单元、写时钟探测单元、第一单稳单元、第二单稳单元和延时控制单元，所述读时钟探测单元的输入端分别与所述异步读控制端和所述异步地址端连接，所述读时钟探测单元的输出端与所述第一单稳单元的输入端连接，所述写时钟探测单元的输入端分别与所述异步地址端和所述写控制端连接，所述写时钟探测单元的输出端与所述第一单稳单元的输入端连接，所述第一单稳单元的输出端与所述第二单稳单元的输入端连接，所述第二单稳单元的输出端输出时钟信号，所述延时控制单元的输入端分别与所述异步控制端、所述异步地址端和所述异步数据端连接，所述延时控制单元的输出端分别输出片选控制信号、读控制信号、写控制信号、地址信号和数据信号。

作为上述方案的进一步改进，所述读时钟探测单元包括读控制支路、第一地址支路和第一多输入或门，所述读控制支路的输出端和所述第一地址支路的输出端分别与所述第一多输入或门的输入端一一对应连接，所述读控制支路的输入端与所述异步读控制端连接，所述地址支路的输入端与所述异步地址端连接，所述第一多输入或门的输出端与所述第一单稳单元的输入端连接。

作为上述方案的进一步改进，所述读控制支路和所述地址支路均包括第一缓冲器和第一异或门，所述第一缓冲器的输出端与所述第一异或门的第一输入端连接，所述异步读控制端或所述异步地址端均与所述第一缓冲器的输入端和所述第一异或门的第二输入端连接，所述第一异或门的输出端与所述第一多输入或门的输入端连接。

作为上述方案的进一步改进，所述写时钟探测单元包括第二地址支路、写控制支路和第二多输入或门，所述写控制支路的输出端和所述第二地址支路的输出端与所述第二多输入或门的输入端一一对应连接，所述写控制支路的输入端与所述异步写控制端连接，所述地址支路的输入端与所述异步地址端连接，所述第二多输入或门的输出端与所述第一单稳单元的输入端连接。

作为上述方案的进一步改进，所述第一单稳单元包括第一或门、第一非门、第一电阻、第一电容和第一与非门，所述第一或门的第一输入端与所述第一多输入或门的输出端连接，所述第一或门的第二输入端与所述第二多输入或门的输出端连接，所述第一或门的输出端与所述第一非门的输入端连接，所述第一与非门的第一输入端与所述第一多输入或门的输出端和所述第二多输入或门的输出端连接，所述第一非门的输出端通过串联所述第一电阻与所述第一与非门的第二输入端连接，所述第一与非门的第二输入端通过串联所述第一电容与电源地连接，所述第一与非门的输出端与所述第二单稳单元的输入端连接。

作为上述方案的进一步改进，所述第二单稳单元包括第二非门、第二电阻、第二电容和第二与非门，所述第二非门的输入端与所述第一与非门的输出端连接，所述第二与非门的第一输入端与所述第一与非门的输出端连接，所述第一非门的输出端通过串联所述第二电阻与所述第二与非门的第二输入端连接，所述第二与非门的第二输入端通过串联所述第二电容与电源地连接，所述第二与非门的输出端输出时钟信号。

作为上述方案的进一步改进，所述延时控制单元包括若干个延时支路，所述延时支路包括串联的若干个延时缓冲器。

本发明的有益效果是：

一种异步接口转同步接口控制电路，采用读时钟探测单元、写时钟探测单元、第一单稳单元、第二单稳单元和延时控制单元的结合，实现异步接口到同步接口的转换，完成数据的同步传输，使得外部异步接口与本地同步电路实现通信，单周期完成，提高信号转换效率，并且避免亚稳态。

附图说明

下面结合附图对本发明的具体实施方式作进一步说明：

图1是本发明一种异步接口转同步接口控制电路模块框图；

图2是本发明一种异步接口转同步接口读时钟探测单元结构示意图；

图3是本发明一种异步接口转同步接口第一单稳单元结构示意图；

图4是本发明一种异步接口转同步接口延时控制单元结构示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

一种异步接口转同步接口控制电路，异步接口包括异步读控制端、异步写控制端、异步控制端、异步地址端和异步数据端，图1是本发明一种异步接口转同步接口控制电路模块框图，参照图1，控制电路的输入端与异步接口的输出端连接，控制电路的输出端与同步电路的输入端连接。

具体的，控制电路包括读时钟探测单元、写时钟探测单元、第一单稳单元、第二单稳单元和延时控制单元。其中，读时钟探测单元的输出端输入端分别与异步读控制端和异步地址端连接，读时钟探测单元的输出端与第一单稳单元的输入端连接，写时钟探测单元的输入端分别与异步地址端和异步写控制端连接，写时钟探测单元的输出端与第一单稳单元的输入端连接，第一单稳单元的输出端与第二单稳单元的输入端连接，第二单稳单元的输出端输出时钟信号。延时控制单元的输入端分别与异步控制端、异步地址端和异步数据端连接，延时控制单元的输出端分别输出片选控制信号、读控制信号、写控制信号、地址信号和数据信号。

图2是本发明一种异步接口转同步接口读时钟探测单元结构示意图，参照图2，读时钟探测单元包括读控制支路1、第一地址支路2和第一多输入或门O1，第一多输入或门O1具有多个输入端，读控制支路1的输出端与第一地址支路2的输出端分别与第一多输入或门O1的输入端一一对应连接，读控制支路1的输入端与异步读控制端连接，本实施例中，读控制支路1包括一个或者两个支路，单个支路与单个异步读控制端对应连接，第一地址支路2的输入端与异步地址端连接，由于异步地址端具有多根地址线，因此，第一地址支路2具有多个支路，每个支路与异步地址端的一位对应连接，第一多输入或门O1的输出端与第一单稳单元的输入端连接。

读控制支路1的结构和第一地址支路2的结构相同，均包括第一缓冲器B1和第一异或门X1，第一缓冲器B1的输出端与第一异或门1的第一输入端连接，异步读控制端或异步地址端均与第一缓冲器B1的输入端和第一异或门X1的第二输入端连接，第一异或门X1的输出端与第一多输入或门O1的输入端连接。

当异步接口进行读操作时，读时钟检测单元检测到异步读控制端的读控制信号从无效到有效的变化后，产生一个读操作高脉冲，或者读控制信号有效时，出现任何一位地址线的翻转，读时钟检测单元也产生一个高脉冲，当读时钟检测单元产生高脉冲后，将所有读控制信号和所有地址线产生的高脉冲做或运算发送给第一单稳单元进行滤波。

本发明写时钟探测单元的结构与读时钟探测单元结构相同。写时钟探测单元包括第二地址支路、写控制支路和第二多输入或门，写控制支路的输出端和第二地址支路的输出端与第二多输入或门的输入端一一对应连接，写控制支路的输入端与异步写控制端连接，地址支路的输入端与异步地址端连接，第二多输入或门的输出端与第一单稳单元的输入端连接。

写控制支路的结构和第二地址支路的结构相同，均包括缓冲器和异或门，缓冲器的输出端与异或门的第一输入端连接，异步写控制端或异步地址端均与缓冲器的输入端和异或门的第二输入端连接，异或门的输出端与第二多输入或门的输入端连接。第二多输入或门的输出端与第一单稳单元的输入端连接。

当异步接口进行写操作时，写时钟探测单元检测到异步写控制端的写控制信号从无效到有效的变化，进而产生一个写操作高脉冲，或者写控制信号有效时，出现任何一位地址线的翻转，写时钟检测单元也产生一个高脉冲，当写时钟检测单元产生高脉冲后，将所有写控制信号和所有地址线产生的高脉冲做或运算发送给第一单稳单元进行滤波。

图3是本发明一种异步接口转同步接口第一单稳单元结构示意图，参照图3，第一单稳单元包括第一或门(图3中未示出)、第一非门N1、第一电阻R、第一电容C和第一与非门Z1，第一或门的第一输入端与读时钟探测单元的第一多输入或门的输出端连接，第一或门的第二输入端与写时钟探测单元的第二多输入或门的输出端连接，第一或门的输出端与第一非门N1的输入端连接；第一非门N1的输出端通过串联第一电阻R和与第一非门Z1的第二输入端连接，第一与非门Z1的第二输入端通过串联第一电容C与电源地连接，第一与非门Z1的输出端与第二单稳单元的输入端连接。

第一单稳单元对读时钟探测单元和写时钟探测单元输出的高脉冲进行滤波，滤除两次高脉冲之间的低脉冲，并将检测滤波之后的高脉冲的下降沿作为信号输出，即每检测到一次高脉冲的下降沿，第一单稳单元输出一个脉冲信号。

第二单稳单元的结构与第一单稳单元的结构相同，第二单稳单元包括第二非门、第二电阻、第二电容和第二与非门，第二非门的输入端与第一与非门的输出端连接，第一非门的输出端通过串联第二电阻与第二与非门的第二输入端连接，第二与非门的第二输入端通过串联第二电容与电源地连接，第二与非门的输出端输出时钟信号。

第二单稳单元对第一单稳单元输出的滤波后的读时钟窄脉冲或写时钟窄脉冲进行展宽，以保证输出的时钟信号能满足同步电路要求的时钟脉宽。

图4是本发明一种异步接口转同步接口延时控制单元结构示意图，参照图4，延时控制单元包括若干个延时支路，延时支路包括串联的若干个延时缓冲器，本实施例中，延时支路包括四个延时缓冲器。延时支路的输入端与异步控制端、异步地址端和异步数据端一一对应连接，延时支路的输出端分别输出片选控制信号、读控制信号、写控制信号、地址信号和数据信号给同步电路。所有延时支路的结构相同，使得异步接口到同步电路接口的信号路径延迟均衡，保证同步电路接口的输入信号和时钟时序匹配。

一种异步接口转同步接口控制电路，采用读时钟探测单元、写时钟探测单元、第一单稳单元、第二单稳单元和延时控制单元的结合，实现异步接口到同步接口的转换，完成数据的同步传输，使得外部异步接口与本地同步电路实现通信，单周期完成，提高信号转换效率，并且避免亚稳态。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (7)

1.一种异步接口转同步接口控制电路，所述异步接口包括异步读控制端、异步写控制端、异步控制端、异步地址端和异步数据端，其特征在于，所述控制电路的输入端与所述异步接口的输出端连接，所述控制电路的输出端与同步电路的输入端连接，所述控制电路包括读时钟探测单元、写时钟探测单元、第一单稳单元、第二单稳单元和延时控制单元，所述读时钟探测单元的输入端分别与所述异步读控制端和所述异步地址端连接，所述读时钟探测单元的输出端与所述第一单稳单元的输入端连接，所述写时钟探测单元的输入端分别与所述异步地址端和所述写控制端连接，所述写时钟探测单元的输出端与所述第一单稳单元的输入端连接，所述第一单稳单元的输出端与所述第二单稳单元的输入端连接，所述第二单稳单元的输出端输出时钟信号，所述延时控制单元的输入端分别与所述异步控制端、所述异步地址端和所述异步数据端连接，所述延时控制单元的输出端分别输出片选控制信号、读控制信号、写控制信号、地址信号和数据信号。

2.根据权利要求1所述的一种异步接口转同步接口控制电路，其特征在于，所述读时钟探测单元包括读控制支路、第一地址支路和第一多输入或门，所述读控制支路的输出端和所述第一地址支路的输出端分别与所述第一多输入或门的输入端一一对应连接，所述读控制支路的输入端与所述异步读控制端连接，所述地址支路的输入端与所述异步地址端连接，所述第一多输入或门的输出端与所述第一单稳单元的输入端连接。

3.根据权利要求2所述的一种异步接口转同步接口控制电路，其特征在于，所述读控制支路和所述地址支路均包括第一缓冲器和第一异或门，所述第一缓冲器的输出端与所述第一异或门的第一输入端连接，所述异步读控制端或所述异步地址端均与所述第一缓冲器的输入端和所述第一异或门的第二输入端连接，所述第一异或门的输出端与所述第一多输入或门的输入端连接。

4.根据权利要求1或3所述的一种异步接口转同步接口控制电路，其特征在于，所述写时钟探测单元包括第二地址支路、写控制支路和第二多输入或门，所述写控制支路的输出端和所述第二地址支路的输出端与所述第二多输入或门的输入端一一对应连接，所述写控制支路的输入端与所述异步写控制端连接，所述地址支路的输入端与所述异步地址端连接，所述第二多输入或门的输出端与所述第一单稳单元的输入端连接。

5.根据权利要求4所述的一种异步接口转同步接口控制电路，其特征在于，所述第一单稳单元包括第一或门、第一非门、第一电阻、第一电容和第一与非门，所述第一或门的第一输入端与所述第一多输入或门的输出端连接，所述第一或门的第二输入端与所述第二多输入或门的输出端连接，所述第一或门的输出端与所述第一非门的输入端连接，所述第一与非门的第一输入端与所述第一多输入或门的输出端和所述第二多输入或门的输出端连接，所述第一非门的输出端通过串联所述第一电阻与所述第一与非门的第二输入端连接，所述第一与非门的第二输入端通过串联所述第一电容与电源地连接，所述第一与非门的输出端与所述第二单稳单元的输入端连接。

6.根据权利要求5所述的一种异步接口转同步接口控制电路，其特征在于，所述第二单稳单元包括第二非门、第二电阻、第二电容和第二与非门，所述第二非门的输入端与所述第一与非门的输出端连接，所述第二与非门的第一输入端与所述第一与非门的输出端连接，所述第一非门的输出端通过串联所述第二电阻与所述第二与非门的第二输入端连接，所述第二与非门的第二输入端通过串联所述第二电容与电源地连接，所述第二与非门的输出端输出时钟信号。

7.根据权利要求6所述的一种异步接口转同步接口控制电路，其特征在于，所述延时控制单元包括若干个延时支路，所述延时支路包括串联的若干个延时缓冲器。