CN103247323B - 一种串行接口快闪存储器 - Google Patents

Abstract

本发明公开了一种串行接口快闪存储器，包括：输入接口、存储单元、输出接口；所述输出接口用于输出所述存储单元中的数据；所述输入接口用于接收外部时钟信号和输入信号，在外部时钟信号的上升沿对输入信号采样，得到第一路数据输入结果，在所述外部时钟信号的下降沿对输入信号采样，得到第二路数据输入结果；将第一、第二路数据输入结果保存进所述存储单元中。本发明能提高串行接口快闪存储器的数据传输速率。

Description

一种串行接口快闪存储器

技术领域

本发明涉及电路领域，尤其涉及一种串行接口快闪存储器。

背景技术

串行接口快闪存储器是一种应用广泛的数据存储器件，但是由于所有的读写等指令、地址和数据都是串行输入输出，数据传输速率较慢成为串行接口快闪存储器的缺点。

为了提高其传输速率，现有的方案主要在提高时钟频率和管脚复用上进行改进。现有的一种提高串行接口块闪存储器的数据传输速率的解决方案是：采用时钟转换电路对外部时钟的上升沿和下降沿进行采样，并将采样结果作为内部时钟信号输出，从而实现了两倍于外部时钟频率的数据传输速率。另外，通过与端口复用等技术结合，还可以进一步提高串行接口快闪存储器的数据传输速率。

上述方案的不足是内部时钟信号的生成对外部时钟的频率大小有限制。当延时电路的延时与时钟周期的一半相等时，将不会产生内部时钟信号。另外，内部时钟信号的占空比在不同外部时钟频率下也不相同，某些情况下生成的内部时钟信号的占空比太小，将会影响数据的采样。

发明内容

本发明要解决的技术问题是如何提高串行接口快闪存储器的数据传输速率。

为了解决上述问题，本发明提供了一种串行接口快闪存储器，包括：输入接口、存储单元、输出接口；

所述输出接口用于输出所述存储单元中的数据；

所述输入接口用于接收外部时钟信号和输入信号，在外部时钟信号的上升沿对输入信号采样，得到第一路数据输入结果，在所述外部时钟信号的下降沿对输入信号采样，得到第二路数据输入结果；将第一、第二路数据输入结果保存进所述存储单元中。

进一步地，所述输出接口用于输出所述存储单元中的数据是指：

所述输出接口从所述存储单元接收第一路输出数据和第二路输出数据，在所述外部时钟信号的上升沿输出所述第一路输出数据，在所述外部时钟信号的下降沿输出所述第二路输出数据。

进一步地，所述输出接口包括：

输出同步模块，用于根据所述外部时钟信号对存储单元输出的交错的第一、第二路输出数据进行同步；

选择模块，用于根据所述外部时钟信号在同步后的第一、第二路输出数据中选择一路输出。

进一步地，所述输出同步模块包括第五D触发器、第六D触发器；所述第五D触发器的CLK端连接所述外部时钟信号，D端接收所述存储单元输出的第一路输出数据；所述第六D触发器的CLK端连接所述外部时钟信号，D端接收所述存储单元输出的第二路输出数据；

所述选择模块为多路选择器；所述多路选择器的两个输入端分别连接所述第五、第六D触发器的Q端，选择端连接所述外部时钟信号，当所述外部时钟信号为高电平时，选择所述第五D触发器Q端的数据输出，当所述外部时钟信号为低电平时，选择所述第六D触发器Q端的数据输出。

进一步地，所述输入接口还用于对所述第一、第二路数据输入结果进行同步。

进一步地，所述输入接口在所述外部时钟信号的上升沿将所述第一、第二路数据输入结果保存进所述存储单元中。

进一步地，所述输入接口包括：

第一输入模块，接收所述外部时钟信号和输入信号，用于在外部时钟信号的上升沿对所述输入信号采样，得到所述第一路数据输入结果；

第二输入模块，接收所述外部时钟信号和输入信号，用于在外部时钟信号的下降沿对所述输入信号采样，得到所述第二路数据输入结果；

输入同步模块，接收所述外部时钟信号及第一、第二路数据输入结果，用于在外部时钟信号的上升沿输出所述第一、第二路数据输入结果到所述存储单元。

进一步地，所述第一输入模块为第一D触发器，CLK端直接连接所述外部时钟信号，D端连接所述输入信号；

所述第二输入模块包括第二D触发器及反相器；所述第二D触发器的CLK端通过所述反相器直接连接所述外部时钟信号，D端连接所述输入信号；

所述输入同步模块包括第三D触发器及第四D触发器；所述第三D触发器的CLK端直接连接所述外部时钟信号，D端连接所述第一D触发器的Q端，Q端输出所述第一路数据输入结果；所述第四D触发器的CLK端直接连接所述外部时钟信号，D端连接所述第二D触发器的Q端，Q端输出所述第二路数据输入结果。

本发明在不增加时钟信号频率的情况下，通过在时钟的上升沿和下降沿进行数据采样，实现了两倍的数据传输速率。既可以提高串行接口快闪存储器的数据传输速率，又可以避免增加时钟信号的频率。

附图说明

图1是实施例一的串行接口快闪存储器的示意框图；

图2是实施例一的串行接口快闪存储器的输入接口示意图；

图3是实施例一的串行接口快闪存储器的输入接口时序示意图；

图4是实施例一的串行接口快闪存储器的输出接口示意图；

图5是实施例一的串行接口快闪存储器的输出接口时序示意图。

具体实施方式

下面将结合附图及实施例对本发明的技术方案进行更详细的说明。

需要说明的是，如果不冲突，本发明实施例以及实施例中的各个特征可以相互结合，均在本发明的保护范围之内。另外，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

实施例一，一种串行接口快闪存储器，如图1所示，包括：

输入接口、存储单元、输出接口；

所述输入接口用于接收外部时钟信号SCK和输入信号SI，在外部时钟信号SCK的上升沿对输入信号采样，得到第一路数据输入结果SI_H，在所述外部时钟信号的下降沿对输入信号采样，得到第二路数据输入结果SI_L；将第一、第二路数据输入结果保存进所述存储单元中；

所述输出接口用于输出所述存储单元中的数据。

本实施例中，通过输入接口在时钟的上升沿和下降沿分别对输入信号采样，实现低频率时钟下两倍的数据输入速率。

本实施例中，所述输出接口用于输出所述存储单元中的数据可以是指：

所述输出接口从所述存储单元接收第一路输出数据SO_H和第二路输出数据SO_L，在所述外部时钟信号SCK的上升沿输出所述第一路输出数据，在所述外部时钟信号SCK的下降沿输出所述第二路输出数据；得到的输出数据为SO。

本实施例中，通过输出接口在时钟的上升沿和下降沿分别输出两路输出数据，实现低频率时钟下两倍的数据输出速率。

本实施例主要是对串行接口快闪存储器的输入接口和输出接口进行了改进，串行接口快闪存储器的其它组成部分、各部分之间的传输、控制实现方案、及与外部的连接方案(比如图1中还连接高电平Vcc、地GND、信号CS#、W#及HOLD#)可同现有技术。

本实施例中，所述输入接口还可以用于对所述第一、第二路数据输入结果进行同步。

本实施例中，所述输入接口可以但不限于在所述外部时钟信号的上升沿将所述第一、第二路数据输入结果保存进所述存储单元中。

当然也可以在所述外部时钟信号的下降沿将所述第一、第二路数据输入结果保存进所述存储单元中。

本实施例中，所述输入接口具体可以包括：

第一输入模块，接收所述外部时钟信号和输入信号，用于在外部时钟信号的上升沿对所述输入信号采样，得到所述第一路数据输入结果；

第二输入模块，接收所述外部时钟信号和输入信号，用于在外部时钟信号的下降沿对所述输入信号采样，得到所述第二路数据输入结果；

输入同步模块，接收所述外部时钟信号及第一、第二路数据输入结果，用于在外部时钟信号的上升沿输出所述第一、第二路数据输入结果到所述存储单元，从而使第一、第二路数据输入结果在保存到所述存储单元时同步。

本实施例的输入接口的一种实施方式如图2所示，所述第一输入模块为第一D触发器D1，CLK端直接连接所述外部时钟信号Clock，D端连接所述输入信号Data_in。

所述第二输入模块包括第二D触发器D2及反相器，所述第二D触发器的CLK端通过所述第一反相器连接所述外部时钟信号Clock，D端连接所述输入信号Data_in。

所述输入同步模块包括第三D触发器D3及第四D触发器D4；所述第三D触发器的CLK端直接连接所述外部时钟信号Clock，D端连接所述第一D触发器的Q端，Q端输出所述第一路数据输入结果Data_in_h；所述第四D触发器的CLK端直接连接所述外部时钟信号Clock，D端连接所述第二D触发器的Q端，Q端输出所述第二路数据输入结果Data_in_l。

本实施例中，所述输入信号Data_in的数据速率可达到所述外部时钟信号Clock速率的两倍。可见，第一D触发器D1在所述外部时钟信号Clock的上升沿采样数据，第二D触发器D2在所述外部时钟信号Clock的下降沿采样数据。第三D触发器D3和第四D触发器D4将第一、第二D触发器D1和D2输出的数据同步，使得两路数据输入结果均在Clock的上升沿同步输出到存储单元。

该实施方式中，所述外部时钟信号Clock、输入信号Data_in、第一路数据输入结果Data_in_h及第二路数据输入结果Data_in_l的波形示意图如图3所示。可以看出，在不改变所述外部时钟信号频率的情况下，实现了输入数据传输速率加倍。同时，在芯片内部将数据速率降低，便于后续处理。

上面只是本实施例的输入接口的一种实现方案，实际应用时也可以采用其它方案来实现本实施例的输入接口，只要保证在外部时钟信号的上升沿和下降沿均采样输入信号、并一起在所述外部时钟信号的上升沿(或下降沿)同步保存进所述存储单元。

本实施例中，所述输出接口具体可以包括：

输出同步模块，用于根据所述外部时钟信号对存储单元输出的交错的第一、第二路输出数据进行同步；

选择模块，用于根据所述外部时钟信号在同步后的第一、第二路输出数据中选择一路输出。

本实施例的输出接口的一种实施方式如图4所示，所述存储单元会输出两路交错的数据，第一路输出数据Data_out_h和第二路输出数据Data_out_l；所述输出同步模块包括第五D触发器D5、第六D触发器D6；所述第五D触发器的CLK端连接所述外部时钟信号Clock，D端接收所述存储单元输出的第一路输出数据Data_out_h；所述第六D触发器的CLK端连接所述外部时钟信号Clock，D端接收所述存储单元输出的第二路输出数据Data_out_l；

所述选择模块为多路选择器MUX；所述多路选择器MUX的两个输入端分别连接所述第五、第六D触发器的Q端，选择端sel连接所述外部时钟信号Clock，当所述外部时钟信号Clock为高电平时，选择所述第五D触发器Q端的数据输出，当所述外部时钟信号Clock为低电平时，选择所述第六D触发器Q端的数据输出，得到所述输出数据Data_out。

可见，触发器D5和D6将两路输出数据同步。多路选择器MUX在时钟为高电平时，选择D5的输出数据；当时钟为低电平时，选择D6的输出数据。

该实施方式中，所述外部时钟信号Clock、输出数据Data_out、第一路输出数据Data_out_h及第二路输出数据Data_out_l的波形示意图如图5所示。可以看出，在不改变时钟频率的情况下，实现了数据输出速率的加倍。

上面只是本实施例的输出接口的一种实现方案，实际应用时也可以采用其它方案来实现本实施例的输出接口，只要保证在外部时钟信号的上升沿和下降沿均输出数据。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明的权利要求的保护范围。

Claims (5)

1.一种串行接口快闪存储器，包括：输入接口、存储单元、输出接口；

所述输出接口用于输出所述存储单元中的数据；

所述输入接口包括：

第一输入模块，接收外部时钟信号和输入信号，用于在外部时钟信号的上升沿对所述输入信号采样，得到第一路数据输入结果；

第二输入模块，接收所述外部时钟信号和输入信号，用于在外部时钟信号的下降沿对所述输入信号采样，得到第二路数据输入结果；

输入同步模块，接收所述外部时钟信号及第一、第二路数据输入结果，用于在外部时钟信号的上升沿或下降沿输出所述第一、第二路数据输入结果到所述存储单元；

其特征在于：

所述第一输入模块为第一D触发器，CLK端直接连接所述外部时钟信号；

所述第二输入模块包括第二D触发器及反相器；所述第二D触发器的CLK端通过所述反相器直接连接所述外部时钟信号；

所述输入同步模块包括第三D触发器及第四D触发器；所述第三D触发器的CLK端直接连接所述外部时钟信号；所述第四D触发器的CLK端直接连接所述外部时钟信号。

2.如权利要求1所述的串行接口快闪存储器，其特征在于，所述输出接口用于输出所述存储单元中的数据是指：

所述输出接口从所述存储单元接收第一路输出数据和第二路输出数据，在所述外部时钟信号的上升沿输出所述第一路输出数据，在所述外部时钟信号的下降沿输出所述第二路输出数据。

3.如权利要求2所述的串行接口快闪存储器，其特征在于，所述输出接口包括：

输出同步模块，用于根据所述外部时钟信号对存储单元输出的交错的第一、第二路输出数据进行同步；

选择模块，用于根据所述外部时钟信号在同步后的第一、第二路输出数据中选择一路输出。

4.如权利要求3所述的串行接口快闪存储器，其特征在于：

所述输出同步模块包括第五D触发器、第六D触发器；所述第五D触发器的CLK端连接所述外部时钟信号，D端接收所述存储单元输出的第一路输出数据；所述第六D触发器的CLK端连接所述外部时钟信号，D端接收所述存储单元输出的第二路输出数据；

所述选择模块为多路选择器；所述多路选择器的两个输入端分别连接所述第五、第六D触发器的Q端，选择端连接所述外部时钟信号，当所述外部时钟信号为高电平时，选择所述第五D触发器Q端的数据输出，当所述外部时钟信号为低电平时，选择所述第六D触发器Q端的数据输出。

5.如权利要求4所述的串行接口快闪存储器，其特征在于：

所述第一D触发器的D端连接所述输入信号；

所述第二D触发器的D端连接所述输入信号；

所述第三D触发器的D端连接所述第一D触发器的Q端，Q端输出所述第一路数据输入结果；

所述第四D触发器的D端连接所述第二D触发器的Q端，Q端输出所述第二路数据输入结果。