CN210199744U - 基于ddr写通道的发送电路 - Google Patents
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Abstract
本实用新型公开了一种基于DDR写通道的发送电路，包括第一至第七寄存器以及第一至第三时钟选择器；所述第一寄存器和所述第三寄存器的各自输出端分别连接所述第一时钟选择器的两个输入端；所述第二寄存器和所述第四寄存器的各自输出端分别连接所述第二时钟选择器的两个输入端；所述第一时钟选择器的输出端连接所述第五寄存器的输入端；所述第二时钟选择器的输出端连接所述第六寄存器的输入端；所述第六寄存器的输出端连接所述第七寄存器的输入端；所述第五寄存器和所述第七寄存器的各自输出端分别连接所述第三时钟选择器的两个输入端。从而可以降低电路的时序要求，使得时序收敛更容易。
Description
技术领域
本实用新型涉及基于DDR(双倍速率同步动态随机存储器)写通道的发送电路。
背景技术
现有的DDR写通道的发送，一般都是采用2倍DDR时钟来驱动时序电路的方式来实现DDR数据的双沿有效。因为采用了2倍频，所以会对电路的时序要求很高，DDR是高速接口，现在主要频率已经达到3200Mpbs(兆比特每秒)，DDR PHY(物理层)的时钟为1600Mhz(兆赫兹)，越来越高的频率，在时序收敛方面变得越来越难做。
实用新型内容
本实用新型的目的在于提供一种基于DDR写通道的发送电路，可以降低电路的时序要求，使得时序收敛更容易。
实现上述目的的技术方案是：
一种基于DDR写通道的发送电路，包括第一至第七寄存器以及第一至第三时钟选择器；
所述第一至第四寄存器的各自clk(时钟)端均接收一DDR同频时钟信号的2分频时钟；
所述第一寄存器和所述第三寄存器的各自输出端分别连接所述第一时钟选择器的两个输入端；
所述第二寄存器和所述第四寄存器的各自输出端分别连接所述第二时钟选择器的两个输入端；
所述第一时钟选择器和所述第二时钟选择器的各自控制信号端接收所述DDR同频时钟信号的2分频时钟；
所述第一时钟选择器的输出端连接所述第五寄存器的输入端；
所述第二时钟选择器的输出端连接所述第六寄存器的输入端；
所述第六寄存器的输出端连接所述第七寄存器的输入端；
所述第五寄存器和所述第七寄存器的各自输出端分别连接所述第三时钟选择器的两个输入端；
所述第三时钟选择器的控制信号端接收所述DDR同频时钟信号；
所述第五至第七寄存器的各自clk端均接收所述DDR同频时钟信号。
优选的，所述的第一至第七寄存器均为单比特的寄存器；
所述的第一至第三时钟选择器均为二选一的时钟选择器。
优选的，所述第一至第四寄存器的各自输入端分别接收4bit(比特)数据中的1bit数据。
本实用新型的有益效果是：本实用新型把写通道数据从控制器时钟切换到PHY时钟频率，最后发送到总线上，这样就用一种通用的结构来实现数据在不同时钟的转换，在不提高内部频率的情况下最终实现DDR写通道的数据双沿有效，更好的解决了时序收敛的问题。
附图说明
图1是本实用新型的基于DDR写通道的发送电路的电路图。
具体实施方式
下面将结合附图对本实用新型作进一步说明。
请参阅图1，本实用新型的基于DDR写通道的发送电路，包括第一至第七寄存器reg0-reg6，以及第一至第三时钟选择器mux0-mux2。本实施例中，第一至第七寄存器reg0-reg6均为单比特的寄存器。第一至第三时钟选择器mux0-mux2均为二选一的时钟选择器。
第一至第四寄存器reg0-reg3的各自clk端均接收一DDR同频时钟信号的2分频时钟half_rate_clk。
第一寄存器reg0和第三寄存器reg2的各自输出端分别连接第一时钟选择器mux0的两个输入端。第二寄存器reg1和第四寄存器reg3的各自输出端分别连接第二时钟选择器mux1的两个输入端。第一时钟选择器mux0和第二时钟选择器mux1的各自控制信号端接收DDR同频时钟信号的2分频时钟half_rate_clk。
第一时钟选择器mux0的输出端连接第五寄存器reg4的输入端。第二时钟选择器mux1的输出端连接第六寄存器reg5的输入端。第六寄存器reg5的输出端连接第七寄存器reg6的输入端。第五寄存器reg4和第七寄存器reg6的各自输出端分别连接第三时钟选择器mux2的两个输入端。
第三时钟选择器mux2的控制信号端接收DDR同频时钟信号full_rate_clk。第五至第七寄存器reg4-reg6的各自clk端均接收DDR同频时钟信号full_rate_clk。
DDR控制器也采用DDR时钟的2分频，所以，DDR控制器的一个时钟的一笔数据需要分成4bit传输到DDR的DQ总线上去。如图1，4bit数据分别用2分频时钟half_rate_clk打一拍，bit0对应第一寄存器reg0，bit1对应第二寄存器reg1，bit2对应第三寄存器reg2，bit3对应第四寄存器reg3。bit0和bit1采用正沿触发的方式，bit2和bit3采用负沿触发的方式，然后把bit0和bit2经过触发器的数据用选择器选择，这样，经过第一时钟选择器mux0后，数据bit0和bit2被组合到了一起。同理，bit1和bit3的数据经过第二时钟选择器mux1后，也被组合到了一起。bit0和bit2的数据经过第五寄存器reg4被同步到了DDR同频时钟信号full_rate_clk的正沿上，bit1和bit3的数据经过第六寄存器reg5和第七寄存器reg6也被同步到了DDR同频时钟信号full_rate_clk的负沿上。第三时钟选择器mux2的作用和第一时钟选择器mux0/第二时钟选择器mux1一样，经过第三时钟选择器mux2，数据bit0/bit1/bit2/bit3都被组合到了一起，并且和DDR同频时钟信号full_rate_clk保持同步。最终，4bit数据就被完整的发送到了DDR总线上。
以上实施例仅供说明本实用新型之用，而非对本实用新型的限制，有关技术领域的技术人员，在不脱离本实用新型的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本实用新型的范畴，应由各权利要求所限定。
Claims (3)
1.一种基于DDR写通道的发送电路，其特征在于，包括第一至第七寄存器以及第一至第三时钟选择器；
所述第一至第四寄存器的各自clk端均接收一DDR同频时钟信号的2分频时钟；
所述第一寄存器和所述第三寄存器的各自输出端分别连接所述第一时钟选择器的两个输入端；
所述第二寄存器和所述第四寄存器的各自输出端分别连接所述第二时钟选择器的两个输入端；
所述第一时钟选择器和所述第二时钟选择器的各自控制信号端接收所述DDR同频时钟信号的2分频时钟；
所述第一时钟选择器的输出端连接所述第五寄存器的输入端；
所述第二时钟选择器的输出端连接所述第六寄存器的输入端；
所述第六寄存器的输出端连接所述第七寄存器的输入端；
所述第五寄存器和所述第七寄存器的各自输出端分别连接所述第三时钟选择器的两个输入端；
所述第三时钟选择器的控制信号端接收所述DDR同频时钟信号；
所述第五至第七寄存器的各自clk端均接收所述DDR同频时钟信号。
2.根据权利要求1所述的基于DDR写通道的发送电路，其特征在于，所述的第一至第七寄存器均为单比特的寄存器；
所述的第一至第三时钟选择器均为二选一的时钟选择器。
3.根据权利要求1所述的基于DDR写通道的发送电路，其特征在于，所述第一至第四寄存器的各自输入端分别接收4bit数据中的1bit数据。
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| CN201921669380.2U CN210199744U (zh) | 2019-10-08 | 2019-10-08 | 基于ddr写通道的发送电路 |
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Cited By (1)
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|---|---|---|---|---|
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| CN110489363A (zh) * | 2019-10-08 | 2019-11-22 | 灿芯半导体(上海)有限公司 | 基于ddr写通道的发送电路 |
| CN110489363B (zh) * | 2019-10-08 | 2024-03-22 | 灿芯半导体(上海)股份有限公司 | 基于ddr写通道的发送电路 |
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