CN108964668B - 一种串并行转换复用电路 - Google Patents

Abstract

本申请提供一种串并转换复用电路，包括：2n+2个触发器和n+1个通路选择器，2n+2个触发器和n+1个通路选择器即可实现n位宽的串行转并行以及并行转串行，本申请实施例公开的串并转换复用电路在保证电路的功能完整性的同时，大大减小了电路的面积，提高了电路板的使用效率，降低了生产成本。

Description

一种串并行转换复用电路

技术领域

本发明涉及电子电路技术领域，具体涉及一种用于实现串行转并行和并行转串行的串并行转换复用电路。

背景技术

数据的串并转换是接口电路中不可或缺的部分，为了节省总线，信号在传输过程中采用串行方式，而由于工艺速度的限制，对信号进行处理又必须采用并行方式，因此在数据发送端需要进行数据的并行到串行的转换，从而提升数据的传输速度，在数据的接收端需要将串行的数据转换为并行的数据，用以满足数据的各种处理需求。

以半速设计的偶数位宽为例，现有技术中传统的串行转并行电路的结构可参见图1所示，串行数据s2p_data_in进入电路以后，由时钟fclk正沿和反沿分别同步n/2次，产生的n个同步信号再由读出时钟read_clk同步输出，得到n位并行数据s2p_dout<n-1:0>，其中读出时钟read_clk周期是时钟fclk周期的n/2倍。因此要用半速模式实现n位宽的串行转并行功能，需要2*n个触发器(以下称之为Flip-Flop)。

同理对于全速架构的串行转并行电路，我们只需看图1上半部分即可，串行数据s2p_data_in进电路以后，由时钟fclk正沿同步n次，产生的n个同步信号再由读出时钟read_clk同步输出，得到n位并行数据s2p_dout<n-1:0>，其中读出时钟read_clk周期是时钟fclk周期的n倍，因此要用全速模式实现n位宽的串行转并行功能，同样需要2*n个Flip-Flop。

以半速设计的偶数位宽为例，现有技术中传统的并行转串行电路的结构可参见图2所示，并行n并行输入数据p2s_din<n-1:0>进电路以后，由data_sel分别通过第一通路选择器U1加载到相应的Flip-Flop，再由时钟fclk正沿同步输出，由于是半速设计，奇数链路最后还需要一级Flip-Flop把数据同步到fclk的下降沿，其目的是为了保证最后一个ping-pang操作时的时序要求，因此要用半速模式实现n位宽的并行转串行功能，需要n+1个Flip-Flop和n+1个第一通路选择器U1。

同理对于全速架构的并行转串行电路，我们只需看图2上半部分即可，并行n并行输入数据p2s_din<n-1:0>进入电路以后，由data_sel分别通过第一通路选择器U1加载到相应的Flip-Flop，再由时钟fclk正沿同步输出，因此要用半速模式实现n位宽的并行转串行功能，需要n个Flip-Flop和n个第一通路选择器U1。

对DDR SDRAM或USB等其他半双工电路来说，不需要串行转并行电路和并行转串行电路同时工作，但又必须都要可以工作，如果采用传统处理方式即发送端的并串转换电路和接收端的串并转换电路单独设计，即其具有独立的串行转并行电路和并行转串行电路，因此至少需要3*n+2个Flip-Flop和n+1个第一通路选择器U1，当并行转串行工作时，有2*n个Flip-Flop是不工作的，其面积是浪费的，同理，当串行转并行工作时，有n个Flip-Flop和n个第一通路选择器U1是不工作的，其电路板面积是浪费的。

因此，如何降低这些半双工电路的成本，提高电路板的使用效率是本领域技术人员亟待解决的技术问题之一。

发明内容

有鉴于此，本发明实施例提供一种串并行转换复用电路，以实现降低这些半双工电路的成本、提高电路板的使用效率。

为实现上述目的，本发明实施例提供如下技术方案：

一种串并转换复用电路，包括：

第一通路选择支路和第二通路选择支路，所述第一通路选择支路和第二通路选择支路中总共包括n个通路选择电路，所述n为所述串并转换复用电路的位宽，所述n为偶数，其中，所述第一通路选择支路和第二通路选择支路中各至少包括一个通路选择电路，所述第一通路选择支路和第二通路选择支路中的通路选择电路分别在各自的支路内串联，所述第一通路选择支路中的第一通路选择器用于处理奇数bit数据，所述第二通路选择支路中的第一通路选择器用于处理偶数bit数据；

每个通路选择电路包括一个第一通路选择器和一个第一触发器，每个第一通路选择器的第一输入端用于获取所述串并转换复用电路的一个并行输入数据，第一通路选择器的控制端用于获取数据选择信号，当获取到所述数据选择信号时，在所述数据选择信号的控制下，所述第一通路选择器选择第二输入端输入的数据，当未获取到所述数据选择信号时，所述第一通路选择器选择第一输入端输入的数据；

所述第一通路选择器的第二输入端作为所述通路选择电路的输入端；所述第一触发器的时钟信号输入端用于获取fclk时钟信号，所述第一触发器的输入端与位于同一个通路选择电路内的第一通路选择器的输出端相连，所述第一触发器的输出端作为所述通路选择电路的输出端；

所述第一通路选择支路中首个通路选择电路的输入端与逻辑选择电路的输出端相连，第二通路选择支路中首个通路选择电路的输入端与第二触发器的输出端相连；

第二触发器，所述第二触发器的输入端与所述逻辑选择电路的输出端相连、时钟信号输入端用于获取所述fclk时钟信号；

第三触发器，所述第三触发器的输入端与所述第一通路选择支路的输出端相连；

第二通路选择器，所述第二通路选择器的第一输入端与所述第三触发器的输出端相连、第二输入端与所述第二通路选择支路的输出端相连、控制端用于获取所述fclk时钟信号，所述第二通路选择器的输出端作为所述串并转换复用电路的串行信号输出端；

与所述通路选择电路一一对应相连的第四触发器，所述第四触发器的输入端和与其一一对应的通路选择电路的输出端相连、时钟信号输入端用于获取读出时钟信号；

所述逻辑选择电路的第一输入端用于获取使能配置信号，第二输入端用于获取串行数据，所述逻辑选择电路用于依据所述使能配置信号输出串行数据。

优选的，上述串并转换复用电路中，所述n为偶数，所述第一通路选择支路和第二通路选择支路中的通路选择电路数量相等。

优选的，上述串并转换复用电路中，所述串并转换复用电路为半速电路，所述读出时钟信号的周期是fclk时钟信号周期的n/2倍。

优选的，上述串并转换复用电路中，所述串并转换复用电路为全速电路，所述读出时钟信号的周期是fclk时钟信号周期的n倍。

优选的，上述串并转换复用电路中，所述逻辑选择电路为与门或与门等效电路。

优选的，上述串并转换复用电路中，还包括：

使能信号发生器，用于当串并转换复用电路用于串行转并行功能时，提供低电平的使能配置信号；

当串并转换复用电路用于并行转串行功能时，提供高电平的使能配置信号。

优选的，上述串并转换复用电路中，还包括：

缓存器，用于：

当串并转换复用电路同时有串行数据输入和并行数据输入时缓存所述串行数据，当串并转换复用电路用于串行转并行功能时，向所述逻辑选择电路输出缓存的串行数据。

优选的，上述串并转换复用电路中，还包括：

数据选择信号发生器，用于提供数据选择信号；

fclk时钟，用于提供fclk时钟信号；

读出时钟，用于在串行转并行模式下同步串行数据变成并行数据输出。

一种串并转换复用电路，包括：

第一通路选择支路，所述第一通路选择支路n个通路选择电路，所述n为所述串并转换复用电路的位宽，所述n为奇数，所述第一通路选择支路的通路选择电路串联；

每个通路选择电路包括一个第一通路选择器和一个第一触发器，每个第一通路选择器的第一输入端用于获取所述串并转换复用电路的一个并行输入数据，第一通路选择器的控制端用于获取数据选择信号，当获取到所述数据选择信号时，在所述数据选择信号的控制下，所述第一通路选择器选择第二输入端输入的数据，当未获取到所述数据选择信号时，所述第一通路选择器选择第一输入端输入的数据；

所述第一通路选择器的第二输入端作为所述通路选择电路的输入端；所述第一触发器的时钟信号输入端用于获取fclk时钟信号，所述第一触发器的输入端与位于同一个通路选择电路内的第一通路选择器的输出端相连，所述第一触发器的输出端作为所述通路选择电路的输出端；

所述第一通路选择支路中首个通路选择电路的输入端与逻辑选择电路的输出端相连；

第三触发器，所述第三触发器的输入端与所述第一通路选择支路的输出端相连；

第二通路选择器，所述第二通路选择器的第一输入端与所述第三触发器的输出端相连、控制端用于获取所述fclk时钟信号，所述第二通路选择器的输出端作为所述串并转换复用电路的串行信号输出端；

与所述通路选择电路一一对应相连的第四触发器，所述第四触发器的输入端和与其一一对应的通路选择电路的输出端相连、时钟信号输入端用于获取读出时钟信号；

所述逻辑选择电路的第一输入端用于获取使能配置信号，第二输入端用于获取串行数据，所述逻辑选择电路用于依据所述使能配置信号输出串行数据。

基于上述技术方案，本发明实施例提供的上述方案，仅需要2n+2个触发器和n+1个通路选择器即可实现串行转并行以及并行转串行，本申请实施例公开的串并转换复用电路在保证电路的功能完整性的同时，大大减小了电路的面积，提高了电路板的使用效率，降低了生产成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中偶数位宽半速串行转并行电路的结构示意图；

图2为现有技术中偶数位宽半速并行转串行电路的结构示意图；

图3为本申请实施例公开的一种串并转换复用电路的结构示意图；

图4为本申请实施例公开的一种串并转换复用电路的串行转并行模式下电路工作模式示意图；

图5为本申请实施例公开的一种串并转换复用电路的并行转串行模式下电路工作模式示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

针对于现有技术中的上述问题，本发明设计出了一种串行转并行和并行转串行复用设计电路，在保证电路的功能完整性的同时，大大减小了电路的面积，提高了电路板的使用效率，降低了生产成本。

参见图3，本申请实施例公开位宽n的串并行转换复用电路中，包含2n+2个触发器和n+1个通路选择器，从元件数量上来讲，比原来小了n个通路选择器；

具体的，参见图3，所述串并转换复用电路的具体结构包括：

第一通路选择支路100和第二通路选择支路200，所述第一通路选择支路100和第二通路选择支路200中总共包括n个通路选择电路01，其中，所述n为所述串并转换复用电路的位宽,所述n为偶数；所述第一选择通路选择支路100和第二通路选择支路200中的通路选择电路01的数量分别不少于一个，进一步的，所述第一选择通路选择支路100和第二通路选择支路200中的通路选择电路01的数量相等，所述第一通路选择支路100和第二通路选择支路200中的通路选择电路01分别在各自的支路内串联，所述第一通路选择支路中的第一通路选择器用于处理奇数bit数据，所述第二通路选择支路中的第一通路选择器用于处理偶数bit数据；

参见图3，每个通路选择电路01包括一个第一通路选择器U1和一个第一触发器D1，每个第一通路选择器U1的第一输入端a用于获取所述串并转换复用电路的一个并行输入数据，所述并行输入数据包括：p2s_din<n-1>、p2s_din<n-2>、p2s_din<n-3>……p2s_din<0>，每个第一通路选择器U1只能对应获取一个并行输入数据，优选的，参见图3，本申请实施例公开的技术方案中，在所述第一选择通路选择支路100中，首个通路选择电路01获取并行输入数据p2s_din<n-1>，第二个通路选择电路01获取并行输入数据p2s_din<n-3>，第三个通路选择电路01获取并行输入数据p2s_din<n-5>……最后一个通路选择电路01获取并行输入数据p2s_din<1>，在所述第二选择通路选择支路200中，首个通路选择电路01获取并行输入数据p2s_din<n-2>，第二个通路选择电路01获取并行输入数据p2s_din<n-4>，第三个通路选择电路01获取并行输入数据p2s_din<n-6>……最后一个通路选择电路01获取并行输入数据p2s_din<0>；

所述第一通路选择器U1的控制端sa用于获取数据选择器输出的数据选择信号data_sel，在不同方式的转换时，第一通路选择器U1所采用的数据信号的输入端不同，例如，当进行串行转并行时，所述第一通路选择器U1将第二输入端b获取到的信号作为第一通路选择器U1的输入信号；当进行并行转串行时，所述第一通路选择器U1将第一输入端a获取到的信号作为第一通路选择器U1的输入信号。所述数据选择信号用于控制所述第一通路选择器U1选择其信号输入端口，具体的，当获取到所述数据选择信号data_sel时，表明串并转换复用电路处于串行转并行的工作模式，在所述数据选择信号data_sel的控制下，所述第一通路选择器U1选择第二输入端b输入的数据作为输入信号，当未获取到所述数据选择信号data_sel时，表明串并转换复用电路处于并行转串行的工作模式，所述第一通路选择器U1选择第一输入端a输入的数据作为输入信号；

各个所述第一通路选择器U1的第二输入端b作为所述通路选择电路01的输入端；所述第一触发器D1的时钟信号输入端Clk用于获取fclk时钟信号，所述第一触发器D1的输入端D与位于同一个通路选择电路01内的第一通路选择器U1的输出端相连，所述第一触发器D1的输出端Q作为所述通路选择电路01的输出端；

所述第一通路选择支路100中的首个通路选择电路01的输入端与逻辑选择电路300的输出端相连，第二通路选择支路200中首个通路选择电路01的输入端与第二触发器D2的输出端Q相连；

第二触发器D2，所述第二触发器D2的输入端D与所述逻辑选择电路300的输出端相连、时钟信号输入端Clk用于获取所述fclk时钟信号，所述第二触发器D2的输入端具有用于对获取到的时钟信号进行取反的反相器；

第三触发器D3，所述第三触发器D3的输入端Clk与所述第一通路选择支路100的输出端相连，所述第三触发器D3的输入端具有用于对获取到的时钟信号进行取反的反相器，第三触发器是为了偶数位宽的串并转换的并行转串行模式下把奇数位的数据同步到fclk时钟信号的下降沿，保证后面第二通路选择器U2 ping-pang操作的时序，U2选择第一通路选择支路的输出信号作为输入时，fclk时钟信号为高，U2选择第二通路选择支路的输出信号作为输入时fclk时钟信号为低；

第二通路选择器U2，所述第二通路选择器U2的第一输入端a与所述第三触发器D3的输出端Q相连、第二输入端b与所述第二通路选择支路200的输出端相连、控制端用于获取所述fclk时钟信号，其中，所述第二通路选择器U2具有两个控制端，分别记为sa和sb，所述sa和sb分别获取所述fclk时钟信号，当所述fclk时钟信号为第一电平模式时，所述第二通路选择器U2将所述第一输入端a输入的数据作为输入数据，当所述fclk时钟信号为第二电平模式时，所述第二通路选择器U2将所述第二输入端b输入的数据作为输入数据；所述第二通路选择器U2的输出端作为所述串并转换复用电路的串行信号输出端，用于输出串行信号p2s_dout；

第四触发器D4，所述第四触发器D4的数量为n个，所述第四触发器D4与所述通路选择电路01一一对应相连，具体的，每个所述第四触发器D4的输入端D和与其一一对应的通路选择电路01的输出端(也就是所述第一触发器的输出端Q)相连、时钟信号输入端Clk用于获取读出时钟信号read_clk；

所述逻辑选择电路300的第一输入端用于获取使能配置信号s2p_enbale，第二输入端用于获取串行数据s2p_data_in，所述逻辑选择电路300用于依据所述使能配置信号输出串行数据，具体的，当所述使能配置信号s2p_enbale为高电平时，逻辑选择电路300输出串行数据，当使能配置信号s2p_enbale为低电平时，逻辑选择电路300输出低电平。

具体的，本申请还以半速电路为例，对所述串并转换复用电路的具体工作过程进行了进一步介绍：

对于串行转并行工作模式，参见图4，所述串并转换复用电路的工作过程如下：

在该过程中，所述串并转换复用电路执行串行转并行功能所需的输入信号包括：串行数据s2p_data_in、数据选择信号data_sel、fclk时钟信号、使能配置信号s2p_enable及读出时钟信号read_clk，所述串并转换复用电路的输出信号包括并行数据s2p_dout<n-1,0>；

在进行串行转并行时，将所述使能配置信号s2p_enable配置为高电平，控制串并转换复用电路开启串行转并行工作模式，此时通过所述数据选择信号data_sel使得所述第一通路选择器U1始终选择第二输入端b输入，将第二输入端b获取到的数据输出送给同一通路选择电路01内的第一触发器D1，fclk时钟信号的正沿和反沿分别同步n/2次，产生的n个同步信号再由读出时钟信号read_clk同步输出，得到n位并行数据s2p_dout<n-1:0>，其中所述读出时钟信号read_clk的周期可以是时钟fclk周期的n/2倍。此种模式下，整个2n+2个触发器和n+1个通路选择器中只有一个通路选择器(第三通路选择器U3)是不工作的。

对于串行转并行工作模式，参见图4，所述串并转换复用电路的工作过程如下：

在该过程中，所述串并转换复用电路执行串行转并行功能所需的输入信号包括：并行数据p2s_din<n-1,0>、数据选择信号data_sel和fclk时钟信号,述串并转换复用电路的输出信号包括串形数据p2s_dout；

在进行并行转串行时，将所述使能配置信号配置s2p_enable为低电平，控制串并转换复用电路开启并行转串行工作模式，同时关闭所述读出时钟信号read_clk以节省电路功耗，分别通过所述第一通路选择器U1把输入并行数据p2s_din<n-1,0>分别加载到相应的、同一通路选择电路01内的第一触发器D1内，再由fclk时钟信号正沿同步输出，奇数链路最后还需要通过第三触发器D3把数据同步到fclk时钟信号的下降沿，保证每个支路中的最后一个第一通路选择器在ping-pang操作时能够正常工作。此种模式下，整个2n+2个触发器和n+1个通路选择器中只有n个触发器(第四触发器D4)是不工作的。

由上述实施例可见，所述的串并转换复用电路为半速电路时，所述读出时钟信号的周期是fclk时钟信号周期的n/2倍。进一步的，所述串并转换复用电路也可以为全速电路，当其为全速电路时，所述读出时钟信号的周期是fclk时钟信号周期的n倍。

进一步的，所述逻辑选择电路300可以为与门或与门等效电路。

进一步的，为了方便所述串并行转换复用电路自动切换工作模式，上述电路中还可以包括一个使能信号发生器，所述使能信号发生器具体用于，实时监控所述串并行转换复用电路的输入数据，当检测到所述串并转换复用电路用于串行转并行功能时，提供低电平的使能配置信号；当串并转换复用电路用于并行转串行功能时，提供高电平的使能配置信号。

为了防止数据丢失，所述串并转换复用电路，还可以包括一个缓存器，所述缓存器用于当串并转换复用电路同时有串行数据输入和并行数据输入时缓存所述串行数据，当串并转换复用电路用于串行转并行功能时，向所述逻辑选择电路输出缓存的串行数据。或者是，当串并转换复用电路同时有串行数据输入和并行数据输入时缓存所述并行数据，当串并转换复用电路用于并行转串行功能时，向各个第一通路选择器U1输出缓存的并行数据。

进一步的，上述电路中还可以包括各个时钟信号的发生器，即，所述串并转换复用电路还可以包括：

数据选择信号发生器，用于提供数据选择信号；

fclk时钟，用于提供fclk时钟信号；

读出时钟，用于提供读出时钟信号，进一步的，其具体用于在串行转并行模式下同步串行数据变成并行数据输出。

对应于上述偶数位宽的串并转换复用电路，本申请还公开了一种奇数位宽的串并转换复用电路。具体的，该奇数位宽的串并转换复用电路除了不具备所述第二通路选择之路外，其他结构与所述上述实施例公开的偶数位宽的串并转换复用电路的结构相同。

即，所述奇数位宽的串并转换复用电路，可以包括：

第一通路选择支路，所述第一通路选择支路n个通路选择电路，所述n为所述串并转换复用电路的位宽，所述n为奇数，所述第一通路选择支路中的通路选择电路串联；

每个通路选择电路包括一个第一通路选择器和一个第一触发器，每个第一通路选择器的第一输入端用于获取所述串并转换复用电路的一个并行输入数据，第一通路选择器的控制端用于获取数据选择信号，当获取到所述数据选择信号时，在所述数据选择信号的控制下，所述第一通路选择器选择第二输入端输入的数据，当未获取到所述数据选择信号时，所述第一通路选择器选择第一输入端输入的数据；

所述第一通路选择器的第二输入端作为所述通路选择电路的输入端；所述第一触发器的时钟信号输入端用于获取fclk时钟信号，所述第一触发器的输入端与位于同一个通路选择电路内的第一通路选择器的输出端相连，所述第一触发器的输出端作为所述通路选择电路的输出端；

所述第一通路选择支路中首个通路选择电路的输入端与逻辑选择电路的输出端相连；

第三触发器，所述第三触发器的输入端与所述第一通路选择支路的输出端相连；

第二通路选择器，所述第二通路选择器的第一输入端与所述第三触发器的输出端相连、控制端用于获取所述fclk时钟信号，所述第二通路选择器的输出端作为所述串并转换复用电路的串行信号输出端；

与所述通路选择电路一一对应相连的第四触发器，所述第四触发器的输入端和与其一一对应的通路选择电路的输出端相连、时钟信号输入端用于获取读出时钟信号；

所述逻辑选择电路的第一输入端用于获取使能配置信号，第二输入端用于获取串行数据，所述逻辑选择电路用于依据所述使能配置信号输出串行数据。

进一步的，本申请也公开了一种应用上述任意一项实施例公开的串并转换复用电路的半双工系统，该系统可以为DDR SDRAM或USB等。

综上可见，上述方案中，仅需要2n+2个触发器和n+1个通路选择器即可实现串行转并行以及并行转串行，本申请实施例公开的串并转换复用电路在保证电路的功能完整性的同时，大大减小了电路的面积，提高了电路板的使用效率，降低了生产成本。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种串并转换复用电路，其特征在于，包括：

第一通路选择支路和第二通路选择支路，所述第一通路选择支路和第二通路选择支路中总共包括n个通路选择电路，所述n为所述串并转换复用电路的位宽，所述n为偶数，其中，所述第一通路选择支路和第二通路选择支路中各至少包括一个通路选择电路，所述第一通路选择支路和第二通路选择支路中的通路选择电路分别在各自的支路内串联，所述第一通路选择支路中的第一通路选择器用于处理奇数bit数据，所述第二通路选择支路中的第一通路选择器用于处理偶数bit数据；

每个通路选择电路包括一个第一通路选择器和一个第一触发器，每个第一通路选择器的第一输入端用于获取所述串并转换复用电路的一个并行输入数据，第一通路选择器的控制端用于获取数据选择信号，当获取到所述数据选择信号时，在所述数据选择信号的控制下，所述第一通路选择器选择第二输入端输入的数据，当未获取到所述数据选择信号时，所述第一通路选择器选择第一输入端输入的数据；

所述第一通路选择器的第二输入端作为所述通路选择电路的输入端；所述第一触发器的时钟信号输入端用于获取fclk时钟信号，所述第一触发器的输入端与位于同一个通路选择电路内的第一通路选择器的输出端相连，所述第一触发器的输出端作为所述通路选择电路的输出端；

所述第一通路选择支路中首个通路选择电路的输入端与逻辑选择电路的输出端相连，第二通路选择支路中首个通路选择电路的输入端与第二触发器的输出端相连；

第二触发器，所述第二触发器的输入端与所述逻辑选择电路的输出端相连、时钟信号输入端用于获取所述fclk时钟信号；

第三触发器，所述第三触发器的输入端与所述第一通路选择支路的输出端相连；

第二通路选择器，所述第二通路选择器的第一输入端与所述第三触发器的输出端相连、第二输入端与所述第二通路选择支路的输出端相连、控制端用于获取所述fclk时钟信号，所述第二通路选择器的输出端作为所述串并转换复用电路的串行信号输出端；

与所述通路选择电路一一对应相连的第四触发器，所述第四触发器的输入端和与其一一对应的通路选择电路的输出端相连、时钟信号输入端用于获取读出时钟信号；

所述逻辑选择电路的第一输入端用于获取使能配置信号，第二输入端用于获取串行数据，所述逻辑选择电路用于依据所述使能配置信号输出串行数据。

2.根据权利要求1所述的串并转换复用电路，其特征在于，所述n为偶数，所述第一通路选择支路和第二通路选择支路中的通路选择电路数量相等。

3.根据权利要求1所述的串并转换复用电路，其特征在于，所述串并转换复用电路为半速电路，所述读出时钟信号的周期是fclk时钟信号周期的n/2倍。

4.根据权利要求1所述的串并转换复用电路，其特征在于，所述串并转换复用电路为全速电路，所述读出时钟信号的周期是fclk时钟信号周期的n倍。

5.根据权利要求1所述的串并转换复用电路，其特征在于，所述逻辑选择电路为与门或与门等效电路。

6.根据权利要求5所述的串并转换复用电路，其特征在于，还包括：

使能信号发生器，用于当串并转换复用电路用于串行转并行功能时，提供低电平的使能配置信号；

当串并转换复用电路用于并行转串行功能时，提供高电平的使能配置信号。

7.根据权利要求6所述的串并转换复用电路，其特征在于，还包括：

缓存器，用于：

当串并转换复用电路同时有串行数据输入和并行数据输入时缓存所述串行数据，当串并转换复用电路用于串行转并行功能时，向所述逻辑选择电路输出缓存的串行数据。

8.根据权利要求1所述的串并转换复用电路，其特征在于，还包括：

数据选择信号发生器，用于提供数据选择信号；

fclk时钟，用于提供fclk时钟信号；

读出时钟，用于在串行转并行模式下同步串行数据变成并行数据输出。

9.一种串并转换复用电路，其特征在于，包括：

第一通路选择支路，所述第一通路选择支路包括n个通路选择电路，所述n为所述串并转换复用电路的位宽，所述n为奇数，所述第一通路选择支路的通路选择电路串联；

每个通路选择电路包括一个第一通路选择器和一个第一触发器，每个第一通路选择器的第一输入端用于获取所述串并转换复用电路的一个并行输入数据，第一通路选择器的控制端用于获取数据选择信号，当获取到所述数据选择信号时，在所述数据选择信号的控制下，所述第一通路选择器选择第二输入端输入的数据，当未获取到所述数据选择信号时，所述第一通路选择器选择第一输入端输入的数据；

所述第一通路选择器的第二输入端作为所述通路选择电路的输入端；所述第一触发器的时钟信号输入端用于获取fclk时钟信号，所述第一触发器的输入端与位于同一个通路选择电路内的第一通路选择器的输出端相连，所述第一触发器的输出端作为所述通路选择电路的输出端；

所述第一通路选择支路中首个通路选择电路的输入端与逻辑选择电路的输出端相连；

第三触发器，所述第三触发器的输入端与所述第一通路选择支路的输出端相连；

第二通路选择器，所述第二通路选择器的第一输入端与所述第三触发器的输出端相连、控制端用于获取所述fclk时钟信号，所述第二通路选择器的输出端作为所述串并转换复用电路的串行信号输出端；

与所述通路选择电路一一对应相连的第四触发器，所述第四触发器的输入端和与其一一对应的通路选择电路的输出端相连、时钟信号输入端用于获取读出时钟信号；

所述逻辑选择电路的第一输入端用于获取使能配置信号，第二输入端用于获取串行数据，所述逻辑选择电路用于依据所述使能配置信号输出串行数据。

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