CN101615912A - 并串转换器及其实现方法 - Google Patents

Abstract

本发明公开了一种并串转换器，包括低速串化模块、传输模块和高速串化模块。同时，本发明还提供了一种并串转换方法，包括确定工作模式和输出方式；第一工作模式下，对2⁴ⁿ位低速并行输人数据进行低速串化，得到2²ⁿ位高速并行数据；再对所述2²ⁿ高速并行数据进行高速串化，得到一位高速串行输出数据；第二工作模式下，对2⁴ⁿ位低速并行输人数据的低2²ⁿ位数据进行并串转换，将得到的低2²ⁿ位数据缓冲后，并根据确定的输出方式及设定的高速串化比例进行串化，得到1位高速串行输出数据。本发明所述并串转换器及其实现方法灵活性好、且电路损耗小。

Description

并串转换器及其实现方法

技术领域

本发明涉及集成电路设计领域，尤其涉及一种并串转换器及其实现方法。

背景技术

近二十多年以来，随着电话、传真、电视等数据传输的电子通讯产品的快速发展及普及，承载传输信号的线路的压力越来越大。而随后出现的光纤通讯具有体积小、容量大和稳定性好等特点，且日益获得人们的青睐。同时，由于激光技术、光纤技术、微电子技术和计算机技术的发展和集成，更是直接推动了光纤通信技术的快速发展。

现在，光纤网已经成为信息社会的通讯支柱，高速光纤通信系统已经在世界范围内进入大规模建设阶段。同时，集成电路在通信系统中也扮演着越来越重要的角色，转换器就是一种集成电路。

在目前关于转换器电路的国内外文献中，较多的采用非主流工艺，例如，金属半导体肖特基结场效应晶体管(MESFET)、双极接面电晶体(Si-BJT)、双极晶体管(HBT)等；同时，随着互补型金属氧化物半导体(CMOS，Complementary Metal-Oxide-Semiconductor Transistor)工艺的逐渐发展成熟，单端CMOS信号在高速低压环境中极容易受串扰、耦合和噪声等影响，而变得不稳定，所以，在大多数高速集成电路中，重要的数据信号均采用双端CMOS差分结构。

目前，一些基于CMOS工艺的转换器开始出现，能够将多位并行输入数据转换为一位串行输出数据。在通信领域中较常用的CMOS工艺的转换器：可以将4位低速并行输入数据并串转换成1位高速串行输出数据，或将16位低速并行输入数据并串转换成1位高速串行输出数据；另外，有些转换器还具有逆序输出功能。

但是，由于这些转换器不能兼容多种工作模式，例如不能兼容4位并串转换和16位并串转换，灵活性不好；另外，这些转换器的低速串化模块和高速串化模块的电路损耗较大。

发明内容

有鉴于此，本发明的主要目的在于提供一种能够兼容多种工作模式、且电路损耗小的并串转换器及其实现方法。

为达到上述目的，本发明的技术方案是这样实现的：

一种并串转换器，包括低速串化模块、传输模块和高速串化模块，其中：

所述传输模块，用于根据模式选择信号确定当前工作模式，并根据控制信号确定输出方式，第一工作模式时，还用于向低速串化模块和高速串化模块提供所述输出方式；第二工作模式时，向高速串化模块提供所述输出方式，并关闭低速串化模块，根据设定的高速串化比例将2⁴ⁿ位低速并行输入数据的低2²ⁿ位数据输入缓冲模块；

所述低速串化模块，第一工作模式时，用于根据所述输出方式、并根据设定的低速串化比例对2⁴ⁿ位低速并行输入数据进行低速串化，得到2²ⁿ位高速并行数据；

所述高速串化模块，第一工作模式时，用于根据所述输出方式、并根据设定的高速串化比例对所述2²ⁿ位高速并行数据进行串化，得到1位高速串行输出数据；第二工作模式时，用于根据所述输出方式及设定的高速串化比例对低2²ⁿ位低速并行输入数据进行串化，得到1位高速串行输出数据；

其中，n为自然数。

以上所述的并串转换器，所述低速串化模块包括：低速同步电路、低速串化器和低速时钟生成电路，其中：

所述低速同步电路，第一工作模式时，用于2⁴ⁿ位低速并行输入数据同步后，得到2⁴ⁿ位低速同步并行数据；

所述低速串化器，用于根据所述输出方式、并根据设定的低速串化比例对所述2⁴ⁿ位低速同步并行数据进行低速串化，得到2²ⁿ位高速并行数据；

所述低速时钟生成电路，用于分别向低速同步电路和低速串化器提供时钟信号。

以上所述的并串转换器，所述传输模块包括逆序控制电路和模式选择电路，其中：

所述逆序控制电路，第一工作模式下，用于接收2⁴ⁿ位低速并行输入数据，并根据自身的控制信号确定输出方式；

所述模式选择电路，用于根据自身的控制信号确定输出方式，接收2²ⁿ位低速并行输入数据，并且由第一工作模式切换到第二工作模式时自动关闭低速串化模块、或由第二工作模式切换到第一工作模式时自动打开低速串化模块。

以上所述的并串转换器，所述高速串化模块包括：高速同步电路、高速串化器和高速时钟生成电路，其中：

所述高速同步电路，用于对收到的2²ⁿ位高速并行数据进行同步，得到2²ⁿ位高速同步并行数据；

所述高速串化器，用于对所述2²ⁿ位高速同步并行数据进行串化，得到1位高速串行输出数据；

所述高速时钟生成电路，用于分别向高速同步电路和高速串化器提供时钟信号。

以上所述的并串转换器，还包括与所述高速串化模块相连的缓冲模块，第二工作模式时，用于对所述低2²ⁿ位高速并行数据进行缓冲，并将缓冲后的低2²ⁿ位数据输入到高速串化模块。

以上所述的并串转换器，所述低速串化模块包括至少四个低速基本单元，第一工作模式时，用于分别接收2⁴ⁿ位低速并行输入数据从高位到低位每4位一组的数据，进行串化后输出2²ⁿ位高速并行数据到高速串化模块；其中，各低速基本单元共用复位信号和时钟信号；

所述低速基本单元包括四个同步D触发器和三个二选一选择器，其中，

所述同步D触发器，用于对收到的每组低速并行数据进行同步；

第一二选一选择器和第二二选一选择器，用于接收同步后的两两一组的数据，经选择后输出两位并行数据至第三二选一选择器；

所述第三二选一选择器用于对收到的并行数据进行选择，输出一位数据。

以上所述的并串转换器，所述高速串化模块包括：四个同步D触发器、一个高速同步D触发器，两个二选一选择器、一个二选一高速选择器，两个零级缓冲器和两个锁存器模块；其中，

所述同步D触发器，用于对收到的以每四位数据划分为一组的2²ⁿ位高速并行数据进行同步；

所述二选一选择器，用于接收同步后的两两一组的数据，经选择后输出两位并行数据；

高速同步D触发器，用于对分别经两个零级缓冲器和两个锁存器模块的模块进行同步输出，得到一位高速串行数据；

其中，所述各部分共用复位信号和时钟信号。

以上所述的并串转换器，所述两个锁存器模块中，第一锁存器模块与第二锁存器模块相差半个时钟周期，其中，

第一锁存器模块包括至少三个顺次电连接的锁存器，第二锁存器模块包括至少两个顺次电连接的锁存器；各锁存器共用时钟信号。

以上所述的并串转换器，所述低速时钟生成电路包括：三个同步D触发器、八个同相缓冲器、四个反相缓冲器和一个高速同步D触发器，其中，

所述各同步D触发器，用于生成各级时钟信号；

所述同相缓冲器，用于将各级时钟信号进行延时缓冲，转换成相位相同的各级时钟信号；

所述反相缓冲器用于将各级时钟信号进行延时缓冲，转换成相位相反的时钟信号；

所述高速同步D触发器，用于将输入的时钟信号分频后输出到缓冲器和分频器。

同时，本发明还提供了一种并串转换方法，包括步骤：

a、确定工作模式和输出方式；

b、第一工作模式下，根据确定的输出方式及设定的低速串化比例，对2⁴ⁿ位低速并行输人数据进行低速串化，得到2²ⁿ位高速并行数据；再根据确定的输出方式及设定的高速串化比例，对所述2²ⁿ高速并行数据进行高速串化，得到一位高速串行输出数据；

第二工作模式下，根据确定的输出方式及设定的高速串化比例，对2⁴ⁿ位低速并行输人数据的低2²ⁿ位数据进行并串转换，将得到的低2²ⁿ位数据缓冲后，并根据确定的输出方式及设定的高速串化比例进行串化，得到1位高速串行输出数据。

本发明并串转换器包括低速串化模块、传输模块和高速串化模块，能够兼容第一工作模式和第二工作模式，灵活性好；且由第一工作模式切换到第二工作模式时自动关闭低速串化模块，有利于减小电路损耗；同时，第一工作模式时低速串化模块与高速串化模块依次完成对低速并行输入数据的转换，并将适合低速的单端信号和适合高速的双端信号相结合，也有利于减小电路损耗。

具体的，第一工作模式时将2⁴ⁿ位低速并行输入数据依次通过低速串化模块和高速串化模块逐块并串转换得到1位高速串行输出数据；或者第二工作模式时关闭低速串化模块，且将2²ⁿ位数据通过高速串化模块进行并串转换得到1位高速串行输出数据；其中，低速串化模块输入形式可以为单端CMOS信号，高速串化模块输入形式可以为双端差分CMOS信号。同时，传输模块控制第一工作模式/第二工作模式时输入数据的逆序输出和工作模式切换时低速串化模块的自动开闭。

综上所述，本发明的有益效果是：

(1)灵活性好，能够兼容多种工作模式，例如兼容第一工作模式和第二工作模式；

(2)电路损耗小，第一工作模式时低速串化模块与高速串化模块依次完成对低速并行输入数据的转换、且第二工作模式时自动关闭低速串化模块，同时将低速串化模块单端信号结构和高速串化模块双端信号结构相结合，均有利于减小电路损耗。

由于差分信号抗噪声、抗干扰能力强，而且在低压电路里依然不受影响，因此本发明并串转换器中的高速电路可以均采用差分电路来实现，高速信号均为差分信号。由于电路是由低速逐级转化为高速电路，为了达到高速低功耗的目的，对转换器采取了差异化设计。两者的差异化可以使得在功能保证的同时，低速同步电路获得低功耗，而高速同步电路获得高速度。

附图说明

图1为本发明中并串转换器的基本原理框图；

图2为本发明较佳实施例中并串转换器的总体原理框图；

图3a为本发明较佳实施例并串转换器中低速同步电路和低速串化器的原理框图；

图3b为本发明较佳实施例中低速基本单元原理框图；

图4为本发明较佳实施例并串转换器中高速串化模块和低速时钟生成电路的原理框图；

图5为本发明较佳实施例中并串转换方法的原理图。

具体实施方式

本发明的基本思想是：采用适合低速的单端信号的低速串化模块、和适合高速的双端信号的高速串化模块，对2⁴ⁿ位低速并行输入数据进行并串转换，得到1位高速并行输出数据。位于低速串化模块和高速串化模块之间的传输模块中的模式选择电路控制不同工作模式的自由切换，并且由第一工作模式切换到第二工作模式时自动关闭低速串化模块。传输模块的加入可以简单地通过控制信号来实现多位兼容的工作模式和数据的逆序输出功能，增强电路的适应能力；另外，传输模块在完成转换功能的同时还可以控制低速串化模块在第二工作模式下进行断电，降低了整体电路的功耗。

这里，第一工作模式是将2⁴ⁿ位低速并行输入数据并串转换成1位高速串行输出数据的工作模式，第二工作模式是将2⁴ⁿ位低速并行输入数据的低2²ⁿ位数据并串转换成1位高速串行输出数据的工作模式。

以下描述中，第一工作模式时，2⁴ⁿ位低速并行输入数据通过低速串化模块和高速串化模块逐块转换为1位高速串行输出数据，传输模块中的逆序控制电路控制其输出方式；第二工作模式时，2²ⁿ位数据通过高速串化模块转换为1位高速串行输出数据，传输模块中的模式选择电路控制其输出方式。

图1为本发明并串转换器的基本原理框图，如图1所示，本发明并串转换器包括：低速串化模块101、传输模块102、高速串化模块103和缓冲模块104；所述低速串化模块101、传输模块102与高速串化模块103顺次电连接，缓冲模块104与高速串化模块103电连接。

其中，在第一工作模式时，低速串化模块101与高速串化模块逐块进行并串转换。传输模块102根据模式选择信号确定当前工作模式为第一工作模式，并根据控制信号确定输出方式，分别向低速串化模块101和高速串化模块103提供输出方式；2⁴ⁿ位低速并行输入数据通过低速串化模块101，低速串化模块101根据传输模块102提供的输出方式、并根据设定的低速串化比例进行低速串化，得到2²ⁿ位高速并行数据；所述2²ⁿ位高速并行数据通过传输模块102输入高速串化模块103，高速串化模块103根据传输模块102提供的输出方式、并根据设定的高速串化比例进行高速串化，得到1位高速串行输出数据。

在第二工作模式时，传输模块102根据模式选择信号确定当前工作模式为第二工作模式，并根据控制信号确定输出方式，向高速串化模块103提供输出方式，并自动关闭低速串化模块101，进一步地可以根据设定的高速串化比例将2⁴ⁿ位低速并行输入数据的低2²ⁿ位数据经缓冲模块104缓冲后，输入高速串化模块103；高速串化模块103根据传输模块102提供的输出方式及设定的高速串化比例对缓冲后的低2²ⁿ位高速并行数据进行串化，得到1位高速串行输出数据。

根据以上描述可见，传输模块102控制2⁴ⁿ位低速并行输入数据的输出方式，且控制工作模式在第一工作模式与第二工作模式间自由切换；并且，当工作模式由第二工作模式切换到第一工作模式时，自动开启低速串化模块101。

另外，在本发明中，为了降低电路损耗，低速串化模块101采用单端信号结构，高速串化模块103采用双端信号结构。

这里，单端信号为单端CMOS信号，双端信号为双端CMOS差分信号。

图2为本发明并串转换器较佳实施例的原理图，在本实施例中，取n＝1。

在图2所示的较佳实施例中，所述并串转换器包括：逆序控制电路201、低速同步电路202、低速串化器203、模式选择电路204、缓冲器205、高速同步电路206、高速串化器207、高速时钟生成电路208和低速时钟生成电路209。

在本实施例中，与图1相对应，所述低速串化模块101包括低速同步电路202、低速串化器203和低速时钟生成电路209；所述传输模块102包括逆序控制电路201和模式选择电路204；所述高速传化模块103包括高速同步电路206、高速串化器207和高速时钟生成电路208；所述缓冲模块104为缓冲器205；且高速时钟生成电路208和低速时钟生成电路209组成时钟生成电路。

其中，所述逆序控制电路201、低速同步电路202、低速串化器203、模式选择电路204、高速同步电路206与高速串化器207顺次电连接，所述缓冲器205与模式选择电路204电连接，所述高速时钟电路209与低速时钟电路208电连接；同时，所述低速时钟生成电路209分别与低速同步电路202和低速串化器203电连接，所述高速时钟生成电路208分别与高速同步电路206和高速串化器207电连接。

在本实施例中，在第一工作模式时，16位速率不超过155Mbps的低速并行输入数据经低速同步电路202同步后、再经低速串化器203进行16:4串化，得到4位速率为622Mbps的并行数据；所述4位速率为622Mbps的并行数据通过模式选择电路204输入高速同步电路206，经高速同步电路206同步后、再经高速串化器207进行4:1串化，得到1位速率为2.5Gbps的串行输出数据。低速同步电路202对低速并行输入数据的同步是指对低速并行输入数据的每一位都进行同步。

在第二工作模式时，16位速率不超过155Mbps的低速并行输入数据的低4位数据经缓冲器205缓冲后，将缓冲后的低4位数据通过模式选择电路204输入高速同步电路206同步，然后再经高速串化器207进行4:1串化，得到1位速率为2.5Gbps的串行输出数据。高速同步电路206对低4位数据的同步是指对并行4位数据的每一位进行同步。

由于差分信号有抑制共模干扰、减少噪声等优点，高速串化器207可以采用差分结构，使得输出性能得到了保证。高速串化器207的选择信号为时钟信号CLK1和CLK2，两者均为差分信号。

低速同步电路202和高速同步电路206的结构原理相同，但由于所处环境不同，因而二者的电路参数略有差别。两者的差异化可以在保证功能的同时，使得低速同步电路202获得低功耗，而高速同步电路206获得高速度。

低速串化器203和高速串化器207基本采用的是树型结构，树型结构是指由多个交差复用的二选一结构构成，以一个二选一结构为基本单元就可以实现了2n:1的并串转化，由此可知，低速串化器203中需要4个4:1的基本结构即可实现16:4的并串转化。树型结构的优点是：功耗低，所需时钟容易获得，数据通道高度对称。

在本实施例中，模式选择电路204控制并串转换器在第一工作模式和第二工作模式之间的自由切换，且由第一工作模式切换到第二工作模式时自动关闭低速串化模块101，即关闭低速同步电路202、低速串化器203与低速时钟生成电路209，使其不工作；而由第二工作模式切换到第一工作模式时又自动开启低速串化模块101。另外，在第二工作模式时，模式选择电路204控制输入数据的输出方式，即通过将确定的输出方式提供给高速串化器207，来完成对输出方式的控制。

在本实施例中，在第一工作模式时，所述逆序控制电路201控制输入数据的输出方式，即通过将确定的输出方式提供给低速串化器203高速串化器207，来完成对输出方式的控制。

在本实施例中，所述输出方式包括顺序输出和逆序输出。顺序输出是指保持输入数据的输入顺序不变，逆序输出是指按输入数据字节的输入顺序反序输出，即对输入数据采取逆序操作。

在本实施例中，所述缓冲器205用于减小由于切换工作模式而带来的16位低速并行输入数据的低4位数据的寄生效应，从而提高并串转换器的转换精度。

关断信号PDC为并串转换器的开关信号，当并串转换器需要进行数据的并串转换时，将关断信号PDC置位为有效值；当并串转换器不需要进行数据的并串转换时，将关断信号置位为无效值，以节省电能。

在本实施例中，时钟生成电路为以上各电路提供各级时钟信号。具体的，时钟输入信号CLK0输入高速时钟生成电路208；高速时钟生成电路208为高速串化器207提供时钟信号CLK1和CLK2，且为高速同步电路206提供时钟信号CLK2，同时为低速时钟生成电路209提供时钟输入信号CLK2；低速时钟生成电路209根据高速时钟生成电路208提供的时钟信号CLK2，为低速串化器203提供时钟信号CLK3和CLK4，且为低速同步电路202提供时钟信号CLK4，以为各部分包含的触发器提供时钟信号。

高速时钟生成电路208和低速时钟生成电路209将输入的高速时钟信号CLK0进行逐级分频，产生系统各模块所需的时钟信号。由于高速时钟生成电路208和低速时钟生成电路209工作环境的差异，两者的具体结构不同，高速时钟生成电路208采用的可以是差分结构，适用于高速；而低速时钟生成电路209采用的可以为普通的单端结构。对于相对低速的低速时钟生成电路209，由模式选择电路204来控制其是否产生输出信号，以使低速同步电路202和低速串化器203等低速电路工作或停止工作，这样可以有效降低系统功耗。

在本实施例中，逆序控制电路201的控制信号为MSB-SEL1，可以为高电平有效，表明第一工作模式下顺序输出；低速同步电路202的复位信号为RB 1，低电平时输出清零；模式选择电路204的控制信号为MSB-SEL2，可以为高电平有效，表明当前工作模式为第一工作模式；选择信号为MODE-SEL，可以为高电平有效，表明第二工作模式下顺序输出；高速同步电路206的复位信号为RB2，低电平时输出清零；低速时钟生成电路209的选择信号为MODE-SEL，高电平有效。通过复位完成对并串转换器的初始化，使得并串转换器各部分为初时状态，不包含干扰信息。

低速串化器203的并行输入数据需要进行排列，这样才能实现输出结果为并行数据的从高到低的顺序，低速串化器203采用的两级选择信号分别为时钟信号CLK3和CLK4，CLK4为CLK3的分频信号，两者占空比均为1。

根据以上描述可见，数据从左向右由并行逐级转化成串行，速率由低到高；而时钟则从右向左速率逐级降低。

下面以16位速率为155Mbps的低速并行数据“1011010110011010”为例来具体说明第一工作模式和第二工作模式下并串转换器的工作原理：

第一种情况：在第一工作模式时，顺序输出。

逆序控制电路201的控制信号MSB-SEL1＝0，为低电平，顺序输出；模式选择电路204的选择信号MODE-SEL＝1，为高电平，低速时钟生成电路209正常工作，低速串化模块101得到低速时钟生成电路209提供的时钟信号，同样正常工作，不关闭。

16位并行输入数据通过逆序控制电路201、经低速同步电路202同步和低速串化器203进行16:4串化，得到4位速率为622Mbps的并行数据；所述4位速率为622Mbps的并行数据通过模式选择电路204、经高速同步电路206同步和高速串化器207进行4:1串化，得到1位速率为2.5Gbps的串行输出数据，依次为：“1”、“0”、“1”、“1”、“0”、“1”、“0”、“1”、“1”、“0”、“0”、“1”、“1”、“0”、“1”、“0”。同时，高速时钟生成电路208也为高速串化模块103提供时钟信号。

第二种情况：在第一工作模式时，逆序输出。

逆序控制电路201的控制信号MSB-SEL1＝1，为高电平，逆序输出；模式选择电路204的选择信号MODE-SEL＝1，为高电平，同理，低速串化模块101不关闭。

16位并行输入数据通过逆序控制电路201、经低速同步电路202同步和低速串化器203进行16:4串化，得到4位速率为622Mbps的并行数据；所述4位速率为622Mps的并行数据通过模式选择电路204、经高速同步电路206同步和高速串化器207进行4:1串化，得到1位速率为2.5Gbps的串行输出数据，依次为：“0”、“1”、“0”、“1”、“1”、“0”、“0”、“1”、“1”、“0”、“1”、“0”、“1”、“1”、“0”、“1”。同时，高速时钟生成电路208也为高速串化模块103提供时钟信号。

第三种情况：在第二工作模式时，顺序输出。

模式选择电路204的选择信号MODE-SEL＝0，为低电平，低速时钟生成电路209受模式选择电路204的控制使得选择信号无效不工作，这样，低速串化模块101无法得到工作时钟信号而关闭；模式选择电路204的控制信号MSB-SEL2＝0，为低电平，顺序输出。

16位并行输入数据的低4位“1010”通过缓冲器205和模式选择电路204、经高速同步电路206同步和高速串化器207进行4:1串化，得到1位速率为2.5Gbps的串行输出数据，依次为：“1”、“0”、“1”、“0”。同时，高速时钟生成电路208为高速同步电路206和高速串化器207提供时钟信号。

第四种情况：在第二工作模式时，逆序输出。

模式选择电路204的选择信号MODE-SEL＝0，为低电平，同理，低速串化模块101关闭；模式选择电路204的控制信号MSB-SEL2＝1，为高电平，逆序输出。

16位并行输入数据的低4位“1010”通过缓冲器205和模式选择电路204、经高速同步电路206同步和高速串化器207进行4:1串化，得到1位速率为2.5Gbps的串行输出数据，依次为：“0”、“1”、“0”、“1”。同时，高速时钟生成电路208为高速同步电路206和高速串化器207提供时钟信号。

图3a和图3b为本实施例低速串化模块101中低速同步电路202和低速串化器203的电路原理图。

在图3a中，低速同步电路202和低速串化器203包括：第1低速基本单元301、第2低速基本单元302、第3低速基本单元303、第四低速基本单元304和缓冲器8，各低速基本单元通过复位信号RB1和由低速时钟电路209提供的时钟信号CLK4以并列方式电连接。

其中，16位Din<15>～Din<0>速率不高于155Mbps的并行输入数据，根据设定原则按数据位数进行排列组合，得到四组低速并行数据，如相邻两位位差为8：第1组为Din<15>、Din<7>、Din<11>、Din<3>，第2组为Din<14>、Din<6>、Din<10>、Din<2>，第3组为Din<13>、Din<5>、Din<9>、Din<1>，第4组为Din<12>、Din<4>、Din<8>、Din<0>；第1组数据经第4低速基本单元304进行并串转换，得到1位串行输出数据；第2组数据经第3低速基本单元303进行并串转换，得到1位串行输出数据；第3组数据经第2低速基本单元302进行并串转换，得到1位串行输出数据；第4组数据经第1低速基本单元301进行并串转换，得到1位串行输出数据。并串转换后，从第4低速基本单元304到第1低速基本单元301输出4位速率为622Mbps的并行数据，例如，第一次并串转换后，四个低速基本单元从高到低输出四位并行数据Din<15>、Din<13>、Din<14>、Din<12>；经4次并串转换依次输出四组经变换后的并行数据。

在图3b中，第1低速基本单元301包括：第11同步D触发器1、第12同步D触发器2、第13同步D触发器3、第14同步D触发器4、第11选择器5、第12选择器6、第13选择器7。第4组数据Din<12>、Din<4>、Din<8>、Din<0>分别输入第11至14同步D触发器，Din<12>和Din<4>、Din<8>和Din<0>分别经第11选择器5和第12选择器6进行2选1的选择，第一轮选择分别得到1位数据Din<12>和Din<8>，由第11选择器5和第12选择器6得到的两位数据再经第13选择器7选择得到1位速率为622Mbps的数据Din<12>。经过四轮选择依次输出低4位数据。这里，顺序输出时，选择器由高位到低位选择输出；逆向输出时，选择器由低位到高位选择输出。

其中，第11至14同步D触发器的时钟信号为CLK4，复位信号为RB1；第11选择器5和第12选择器6的时钟信号为CLK4经缓冲器8缓冲得到的时钟信号CLK4D；第13选择器的时钟信号为CLK3。

可见，四个低速基本单元分别进行同样的操作，最终得到4位并行输出数据。

各同步D触发器的时钟信号为低速时钟生成电路209产生的16分频的时钟信号CLK4，CLK4经缓冲器8进行延时缓冲得到时钟信号CLK4D，作为第11选择器5和第12选择器6的选择信号；8分频的时钟信号CLK3作为第13选择器的选择信号。

另外，在四个低速基本单元中，16个并行同步D触发器需要考虑时钟信号的驱动能力，可以在各同步D触发器的时钟输入端加入缓冲器9，以提高时钟信号CLK4的驱动能力。

在初始化时，将复位信号RB1置位为有效值，各同步D触发器输出清零；正常工作时，将复位信号RB1置位为无效值。

图4为本实施例高速串化模块103及低速时钟生成电路209的电路原理图，在本实施例中，高速串化模块103包括高速同步电路206、高速串化器207和高速时钟生成电路208。

高速同步电路206包括第51同步D触发器501、第52同步D触发器507、第53同步D触发器508、第54同步D触发器515。高速串化器207包括第51选择器502、第52选择器511、第51零级缓冲器BUF0503、第52 BUF0512、第1锁存器504、第2锁存器505、第3锁存器506、第4锁存器513、第5锁存器514、高速选择器509、第1高速同步D触发器510。低速时钟生成电路209包括第55同步D触发器527、第56同步D触发器526、第57同步D触发器524、第51缓冲器BUF 522、第52BUF 521、第53BUF 518、第54BUF 520、第55BUF 525、第56BUF 523、第57BUF 517、第58BUF 531。高速时钟生成电路208包括第1高速缓冲器Fast BUF 530、第2高速同步D触发器529、第2Fast BUF 516、第3Fast BUF 519、一级缓冲器BUF1528。

其中，在低速同步时钟电路209中，时钟信号CLKDIV4依次经过第52BUF521和第54BUF 520得到同步时钟信号CLKDIV4SYN；同时，时钟信号CLKDIV4依次经过第52BUF 521和第53BUF 518得到控制时钟信号CLKDIV4SEL，第51至54同步D触发器在同步时钟信号CLKDIV4SYN的控制下，将2²ⁿ位高速并行数据同步后，以每四位数据划分为一组，每组数据分别输入四个同步D触发器同步，然后将经过同步D触发器处理后的数据两两一组，每组输入一个2选1选择器，如将最高位数据和次高位数据输入第51选择器502，将次低位数据和最低位数据输入第52选择器511，在控制时钟信号CLKDIV4SEL的控制下，第51选择器和第52选择器分别选择输出数据DS0和DS1；DS0和DS1分别输入第51 BUF0503和第52 BUF0512，将单端CMOS信号转化为双端CMOS差分信号对，分别输出DD0P和DD0N、DD1P和DD1N两对差分信号；差分信号对DD0P和DD0N通过第1至3锁存器，差分信号对DD1P和DD1N通过第4至5锁存器，然后均输入到高速选择器509。

锁存器能够使得时钟信号先到，数据信号后到，以保证数据的有序输出。

其中，第1至3锁存器顺次电连接，第4至5锁存器电连接，在高速时钟生成电路208中，第2高速同步D触发器529输出差分时钟信号对CLKDIV2P和CLKDIV2N为第1至5锁存器提供选择信号，且相邻两个锁存器的时钟相位相反，可以使得高速选择器509的两个输入通道相差半个周期，最终高速选择器509的选择时钟可以有较大的相位裕度，避免了高速环境中由于毛刺宽度和数据宽度差异而带来的毛刺。第1至5锁存器尽管使得电路规模和功耗有所增加，但能保证系统工作在较高的频率。另外，第1高速同步D触发器510为一个高速同步输出电路，接收高速选择器509输出的差分信号，然后根据第2FastBUF 516输出的时钟信号对差分信号进行同步输出，所述时钟信号是由高速差分时钟信号对CLKDIP和CLKDIN经第2Fast BUF缓冲后得到的。

所述低速时钟生成电路209和高速时钟生成电路208原理相同，均采用触发器对输入的时钟信号进行分频得到各级时钟信号。在图4中，一对高速差分时钟信号对CLKIP和CLKIN对应图2中的时钟信号CLK0，输入第1Fast BUF530得到差分时钟信号对CLKDIP和CLKDIN，对应图2中的时钟信号CLK1。差分时钟信号对CLKDIP和CLKDIN通过第2Fast BUF 516输出到第1高速同步D触发器510，作为第1高速同步D触发器510的同步时钟信号；同时CLKDIP和CLKDIN输出到第2高速同步D触发器529，第2高速同步D触发器529的反相输出端与输入端短接构成T触发器，即当CLKDIP和CLKDIN的时钟沿到来时，第2高速同步D触发器529输出的差分时钟信号对CLKDIV2P和CLKDIV2N会发生翻转。同样，第2高速同步D触发器529输出的差分时钟信号对CLKDIV2P和CLKDIV2N一方面通过第3Fast BUF 519向第1至5锁存器提供时钟信号；另一方面经BUF1528将高速差分时钟信号对转化为单端时钟信号后，输入到第55同步D触发器527；并经第51BUF 522输入到第56同步D触发器526；第56同步D触发器526输出的时钟信号CLKDIV8经第55BUF520输入到第57同步D触发器524，第55至57同步D触发器构成分频器，产生各级时钟信号CLKDIV4、CLKDIV8和CLKDIV16，分别对应于图2中的CLK2、CLK3和CLK4。

其中，为了增强时钟信号的驱动能力和提高时钟采样的准确率，时钟信号产生路径上增加了第51至58BUF，可将第51至58BUF称为同相缓冲器。将第1至3Fast BUF、一级BUF 1称为反相缓冲器。

各缓冲器对其输入值不执行任何运算，其输出值和输入值一样，它只是对输入值进行延时缓冲，从而将所在电路的电流推进到高一级的电路系统。同相缓冲器，用于将各级时钟信号进行延时缓冲，转换成相位相同的各级时钟信号；反相缓冲器用于将各级时钟信号进行延时缓冲，转换成相位相反的时钟信号。

在本实施例中，RB2为第51至57同步D触发器的复位信号，当RB2为有效信号时，各同步D触发器输出清零。

高速串化模块103工作的速率很高，这对内部信号的抗干扰能力提出了很高的要求。因为双端差分结构对输入的线性要求低，幅度小，抗干扰能力强，所以在高速的电路结构均采用了差分结构，如图4中，第1至5锁存器的电路结构、高速选择器509的电路结构、第1高速同步D触发器510和第2高速同步D触发器529的电路结构、第1至3Fast BUF的电路结构，以及用于单双端互相转换的第51至53BUF的电路结构，均采用了差分结构。

在本实施例中，低速同步电路202的复位信号RB1和高速同步电路206的复位信号RB2可以是相同的置位信号，也可以是不同的置位信号。

图5为本实施例的并串转换方法的原理图。

在图5中，所述并串转换方法包括以下步骤：

步骤601：确定并串转换器的工作模式和输出方式，根据选定的工作模式和输出方式执行步骤602或步骤605；

步骤602：并串转换器在第一工作模式下工作，根据确定的输出方式及设定的低速串化比例，对2⁴ⁿ位低速并行输人数据进行低速串化，得到2²ⁿ位高速并行数据；再根据确定的输出方式及设定的高速串化比例，对所述2²ⁿ高速并行数据进行高速串化，得到一位高速串行输出数据；

步骤603：并串转换器在第二工作模式下，根据确定的输出方式及设定的高速串化比例，对2⁴ⁿ位低速并行输人数据的低2²ⁿ位数据进行并串转换，将得到的低2²ⁿ位数据缓冲后，并根据确定的输出方式及设定的高速串化比例进行串化，得到一位高速串行输出数据。

所述输出方式包括顺序输出和逆序输出。顺序输出是指保持输入数据的输入顺序不变，逆序输出是指按输入数据字节的输入顺序反序输出，即对输入数据采取逆序操作。

在本实施例中，并串转换器采用0.13um的CMOS工艺，供电电压为1.2V。另外，在90nm的CMOS工艺中也可能采用1V的电源电压，但在高速差分结构部分要注意低压设计。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (10)

1、一种并串转换器，其特征在于，包括低速串化模块、传输模块和高速串化模块，其中：

所述传输模块，用于根据模式选择信号确定当前工作模式，并根据控制信号确定输出方式，第一工作模式时，还用于向低速串化模块和高速串化模块提供所述输出方式；第二工作模式时，向高速串化模块提供所述输出方式，并关闭低速串化模块，根据设定的高速串化比例将2⁴ⁿ位低速并行输入数据的低2²ⁿ位数据输入缓冲模块；

所述低速串化模块，第一工作模式时，用于根据所述输出方式、并根据设定的低速串化比例对2⁴ⁿ位低速并行输入数据进行低速串化，得到2²ⁿ位高速并行数据；

所述高速串化模块，第一工作模式时，用于根据所述输出方式、并根据设定的高速串化比例对所述2²ⁿ位高速并行数据进行串化，得到1位高速串行输出数据；第二工作模式时，用于根据所述输出方式及设定的高速串化比例对低2²ⁿ位低速并行输入数据进行串化，得到1位高速串行输出数据；

其中，n为自然数。

2、根据权利要求1所述的并串转换器，其特征在于，所述低速串化模块包括：低速同步电路、低速串化器和低速时钟生成电路，其中：

所述低速同步电路，第一工作模式时，用于2⁴ⁿ位低速并行输入数据同步后，得到2⁴ⁿ位低速同步并行数据；

所述低速串化器，用于根据所述输出方式、并根据设定的低速串化比例对所述2⁴ⁿ位低速同步并行数据进行低速串化，得到2²ⁿ位高速并行数据；

所述低速时钟生成电路，用于分别向低速同步电路和低速串化器提供时钟信号。

3、根据权利要求1所述的并串转换器，其特征在于，所述传输模块包括逆序控制电路和模式选择电路，其中：

所述逆序控制电路，第一工作模式下，用于接收2⁴ⁿ位低速并行输入数据，并根据自身的控制信号确定输出方式；

所述模式选择电路，用于根据自身的控制信号确定输出方式，接收2²ⁿ位低速并行输入数据，并且由第一工作模式切换到第二工作模式时自动关闭低速串化模块、或由第二工作模式切换到第一工作模式时自动打开低速串化模块。

4、根据权利要求1所述的并串转换器，其特征在于，所述高速串化模块包括：高速同步电路、高速串化器和高速时钟生成电路，其中：

所述高速同步电路，用于对收到的2²ⁿ位高速并行数据进行同步，得到2²ⁿ位高速同步并行数据；

所述高速串化器，用于对所述2²ⁿ位高速同步并行数据进行串化，得到1位高速串行输出数据；

所述高速时钟生成电路，用于分别向高速同步电路和高速串化器提供时钟信号。

5、根据权利要求1所述的并串转换器，其特征在于，还包括与所述高速串化模块相连的缓冲模块，第二工作模式时，用于对所述低2²ⁿ位高速并行数据进行缓冲，并将缓冲后的低2²ⁿ位数据输入到高速串化模块。

6、根据权利要求1所述的并串转换器，其特征在于，所述低速串化模块包括至少四个低速基本单元，第一工作模式时，用于分别接收2⁴ⁿ位低速并行输入数据从高位到低位每4位一组的数据，进行串化后输出2²ⁿ位高速并行数据到高速串化模块；其中，各低速基本单元共用复位信号和时钟信号；

所述低速基本单元包括四个同步D触发器和三个二选一选择器，其中，

所述同步D触发器，用于对收到的每组低速并行数据进行同步；

第一二选一选择器和第二二选一选择器，用于接收同步后的两两一组的数据，经选择后输出两位并行数据至第三二选一选择器；

所述第三二选一选择器用于对收到的并行数据进行选择，输出一位数据。

7、根据权利要求1所述的并串转换器，其特征在于，所述高速串化模块包括：四个同步D触发器、一个高速同步D触发器，两个二选一选择器、一个二选一高速选择器，两个零级缓冲器和两个锁存器模块；其中，

所述同步D触发器，用于对收到的以每四位数据划分为一组的2²ⁿ位高速并行数据进行同步；

所述二选一选择器，用于接收同步后的两两一组的数据，经选择后输出两位并行数据；

高速同步D触发器，用于对分别经两个零级缓冲器和两个锁存器模块的模块进行同步输出，得到一位高速串行数据；

其中，所述各部分共用复位信号和时钟信号。

8、根据权利要求7所述的并串转换器，其特征在于，所述两个锁存器模块中，第一锁存器模块与第二锁存器模块相差半个时钟周期，其中，

第一锁存器模块包括至少三个顺次电连接的锁存器，第二锁存器模块包括至少两个顺次电连接的锁存器；各锁存器共用时钟信号。

9、根据权利要求2所述的并串转换器，其特征在于，所述低速时钟生成电路包括：三个同步D触发器、八个同相缓冲器、四个反相缓冲器和一个高速同步D触发器，其中，

所述各同步D触发器，用于生成各级时钟信号；

所述同相缓冲器，用于将各级时钟信号进行延时缓冲，转换成相位相同的各级时钟信号；

所述反相缓冲器用于将各级时钟信号进行延时缓冲，转换成相位相反的时钟信号；

所述高速同步D触发器，用于将输入的时钟信号分频后输出到缓冲器和分频器。

10、一种并串转换方法，其特征在于，包括步骤：

a、确定工作模式和输出方式；

b、第一工作模式下，根据确定的输出方式及设定的低速串化比例，对2⁴ⁿ位低速并行输人数据进行低速串化，得到2²ⁿ位高速并行数据；再根据确定的输出方式及设定的高速串化比例，对所述2²ⁿ高速并行数据进行高速串化，得到一位高速串行输出数据；

第二工作模式下，根据确定的输出方式及设定的高速串化比例，对2⁴ⁿ位低速并行输人数据的低2²ⁿ位数据进行并串转换，将得到的低2²ⁿ位数据缓冲后，并根据确定的输出方式及设定的高速串化比例进行串化，得到1位高速串行输出数据。

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