CN108292924A - 在高速串行总线上传达低速和高速并行比特流 - Google Patents

在高速串行总线上传达低速和高速并行比特流 Download PDF

Info

Publication number
CN108292924A
CN108292924A CN201680065860.0A CN201680065860A CN108292924A CN 108292924 A CN108292924 A CN 108292924A CN 201680065860 A CN201680065860 A CN 201680065860A CN 108292924 A CN108292924 A CN 108292924A
Authority
CN
China
Prior art keywords
speed
bit stream
parallel
bit
pwm
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201680065860.0A
Other languages
English (en)
Inventor
W·K·拉德
M·W·维拉斯
K·W·斯帕尔斯
Z·朱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN108292924A publication Critical patent/CN108292924A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Information Transfer Systems (AREA)
  • Dc Digital Transmission (AREA)

Abstract

详细描述中公开的方面包括在高速串行总线上传达低速和高速并行比特流。在一方面中，数据传送方电路将低速并行比特流转换成高速并行比特流，随后基于高速参考频率串行化所转换的高速并行比特流。在另一方面中，如果低速并行比特流被确定存在于高速并行比特流中，则数据接收方电路从高速并行比特流中恢复低速并行比特流。通过基于高速参考频率对低速并行比特流进行串行化和解串行化，可在高速串行总线上传达高速并行比特流和低速并行比特流而无需附加串化器和解串器，从而降低了传送方电路和接收方电路两者中的组件成本和实现复杂性。

Description

在高速串行总线上传达低速和高速并行比特流
优先权申请
本申请要求于2015年11月12日提交的题为“COMMUNICATING LOW-SPEED ANDHIGH-SPEED PARALLEL BIT STREAMS OVER A HIGH-SPEED SERIAL BUS(在高速串行总线上传达低速和高速并行比特流)”的美国专利申请S/N.14/939,020的优先权，该申请通过援引全部纳入于此。
背景
I.公开领域
本公开的技术一般涉及在串行总线上传达并行数据。
II.背景技术
移动通信设备在当前社会已变得越来越普遍。这些移动通信设备的盛行部分地是由目前在此类设备上实现的许多功能来推动的。此类设备中增强的处理能力意味着移动通信设备已经从纯粹的通信工具演变成复杂的移动娱乐中心，由此实现增强的用户体验。
随着越来越多的高性能外围设备(诸如，高分辨率照相机、高分辨率显示器和高吞吐量存储介质)被添加到移动通信设备中，控制高性能外围设备的应用处理器需要高带宽数据管道，以用于实时与高性能外围设备进行通信。意识到对此类高数据带宽的需求，移动行业处理器接口(MIPI)联盟定义了各种串行数据总线，以实现应用处理器与高性能外围设备之间的高吞吐量数据通信。一种此类MIPI串行数据总线被称为M-PHY，其能够支持高达每秒六千兆比特(6Gbps)的数据吞吐量。
并行比特流在串行数据总线(诸如，M-PHY)上的通信可经由串化器和解串器对来实现。在串行数据总线的传送端，串化器根据参考时钟将并行比特流串行化为串行比特流。在串行数据总线的接收端，解串器也根据参考时钟将串行比特流解串行化为并行比特流。为了使串化器和解串器对正常工作，参考时钟需要是并行比特流的比特率的倍数或约数。就此而言，如果附加并行比特流对应于不同的比特率，则可能需要附加串化器和解串器对来传送附加并行比特流。因此，在串行数据总线的传送端和接收端两者组件成本和实现复杂性都会增加。
公开概述
详细描述中公开的方面包括在高速串行总线上传达低速和高速并行比特流。在一方面中，数据传送方电路将低速并行比特流转换成高速并行比特流，随后基于高速参考频率串行化所转换的高速并行比特流。在另一方面中，如果低速并行比特流被确定存在于高速并行比特流中，则数据接收方电路从高速并行比特流中恢复低速并行比特流。通过基于高速参考频率对低速并行比特流进行串行化和解串行化，可在高速串行总线上传达高速并行比特流和低速并行比特流而无需附加串化器和解串器，从而降低了传送方电路和接收方电路两者中的组件成本和实现复杂性。
在一方面中，提供了一种数据传送方电路。该数据传送方电路包括串化器电路，该串化器电路被配置为基于高速参考频率串行化对应于高速比特率的高速并行比特流，以生成用于在高速串行总线上进行传输的高速串行比特流。该数据传送方电路还包括数据处理电路。该数据处理电路被配置为接收对应于比高速比特率更慢的低速比特率的低速并行比特流。该数据处理电路还被配置为将低速并行比特流转换成对应于高速比特率的高速并行比特流。该数据处理电路还被配置为将所转换的高速并行比特流提供给串化器电路。
在另一方面中，提供了一种用于在高速串行总线上传送低速并行比特流的方法。该方法包括接收对应于低速比特率的低速并行比特流。该方法还包括将低速并行比特流转换成对应于比低速比特率更快的高速比特率的高速并行比特流。该方法还包括基于高速参考频率串行化所转换的高速并行比特流以生成用于在高速串行总线上进行传输的高速串行比特流。
在另一方面中，提供了一种数据接收方电路。该数据接收方电路包括解串器电路，其被配置为基于高速参考频率解串行化在高速串行总线上收到的高速串行比特流，以生成对应于高速比特率的高速并行比特流。该数据接收方电路还包括数据处理电路。该数据处理电路被配置为确定在高速并行比特流中是否存在与比高速比特率更慢的低速比特率对应的低速并行比特流。该数据处理电路还被配置为如果低速并行比特流被确定存在于高速并行比特流中，则从高速并行比特流中恢复低速并行比特流。
在另一方面中，提供了一种用于在高速串行总线上接收低速并行比特流的方法。该方法包括基于高速参考频率解串行化在高速串行总线上收到的高速串行比特流以生成对应于高速比特率的高速并行比特流。该方法还包括确定在高速并行比特流中是否存在与比高速比特率更慢的低速比特率对应的低速并行比特流。该方法还包括如果低速并行比特流被确定存在于高速并行比特流中，则从高速并行比特流中恢复低速并行比特流。
在另一方面中，提供了一种数据传送方电路。该数据传送方电路包括串化器电路，该串化器电路被配置为基于高速参考频率串行化对应于高速比特率的高速并行比特流，以生成用于在高速串行总线上进行传输的高速串行比特流。该数据传送方电路还包括数据处理电路。该数据处理电路被配置为接收对应于比高速比特率更慢的低速比特率的低速并行比特流。高速比特率除以低速比特率具有余数。该数据处理电路还被配置为定义比低速比特率更快的第一编码比特率。该第一编码比特率是高速比特率的约数。该数据处理电路还被配置为定义比低速比特率更慢的第二编码比特率。该第二编码比特率是高速比特率的约数。该数据处理电路还被配置为确定第一编码比特率与第二编码比特率之间的编码比特率比。该数据处理电路还被配置为基于第一编码比特率和第二编码比特率并根据编码比特率比，将低速并行比特流转换成与高速比特率对应的高速并行比特流。该数据处理电路还被配置为将所转换的高速并行比特流提供给串化器电路。
附图简述
图1A是被配置为将高速并行比特流串行化成高速串行比特流的示例性串化器的示意图；
图1B是被配置为分别使用高速发射机电路和低速发射机电路来传送高速并行比特流和低速并行比特流的示例性常规发射机电路的示意图；
图2是示例性数据传送方电路的示意图，其中串化器电路被配置为串行化高速并行比特流和低速并行比特流以用于在高速串行总线上进行传输。
图3是示出图2的数据传送方电路可采用以串行化低速并行比特流以用于在高速串行总线上进行传输的示例性传输过程的流程图；
图4是示例性数据接收方电路的示意图，其中解串器电路被配置为将在图2的高速串行总线上收到的高速串行比特流解串行化以重新生成高速并行比特流和低速并行比特流；
图5是示出图4的数据接收方电路可采用的以解串行化高速串行比特流以重新生成高速并行比特流和低速并行比特流的示例性接收过程的流程图；
图6是脉宽调制(PWM)零比特和PWM一比特的示例性模拟格式和示例性数字格式的示意图；
图7是被配置为串行化PWM并行比特流以用于在图2的高速串行总线上进行传输的示例性数据传送方电路的示意图；
图8是可在图7的数据传送方电路中提供的示例性数据处理电路的示意图；
图9是可在图4的数据接收方电路中提供以从高速串行比特流中恢复PWM比特的示例性数据处理电路的示意图；
图10是可在图9的数据处理电路中实现的示例性状态机的示意图；
图11是被配置成根据混合速率编码方案串行化图7的PWM并行比特流以用于在图2的高速串行总线上进行传输的示例性数据传送方电路的示意图；
图12是提供支持混合速率编码方案的图11的数据传送方电路中采用的混合速率编码控制器的示例性解说的示意图；以及
图13是可包括图2的数据传送方电路、图4的数据接收方电路、图7的数据传送方电路、图8的数据处理电路、图9的数据处理电路和图11的数据传送方电路的示例性基于处理器的系统的框图。
详细描述
现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例、或解说”。本文中描述为“示例性”的任何方面不必然被解释为优于或胜过其他方面。
详细描述中公开的方面包括在高速串行总线上传达低速和高速并行比特流。在一方面中，数据传送方电路将低速并行比特流转换成高速并行比特流，随后基于高速参考频率串行化所转换的高速并行比特流。在另一方面中，如果低速并行比特流被确定存在于高速并行比特流中，则数据接收方电路从高速并行比特流中恢复低速并行比特流。通过基于高速参考频率对低速并行比特流进行串行化和解串行化，可在高速串行总线上传送高速并行比特流和低速并行比特流而无需附加串化器和解串器，从而降低了传送方电路和接收方电路两者中的组件成本和实现复杂性。
在讨论包括本公开的特定方面的在高速串行总线上传达低速和高速并行比特流的示例性方面之前，首先在图1A和1B中提供串化器和常规发射机/接收机电路的简要概览，该串化器被配置为将并行比特流串行化为串行比特流，该常规发射机/接收机电路被配置为使用分开的串化器/解串器来串行化/解串行化高速并行比特流和低速并行比特流。下面参考图2开始在高速串行总线上传达低速和高速并行比特流的具体示例性方面的讨论。
就此而言，图1是被配置为将高速并行比特流102串行化成高速串行比特流104的示例性串化器100的示意图。该高速并行比特流102包括多个二进制比特周期106(1)-106(M)。多个二进制比特周期106(1)-106(M)中的每一者包括多个并行二进制比特108(1)-108(N)。对于多个二进制比特周期106(1)-106(M)中的每一者，串化器100将多个并行二进制比特108(1)-108(N)串行化成高速串行比特流104。串化器100基于由参考时钟110(例如，振荡器)提供的参考频率来串行化高速并行比特流102。在许多通信系统中，高速并行比特流102和高速串行比特流104是相同的比特率。因此，串化器100的参考频率需要是对应于高速并行比特流102和高速串行比特流104的比特率的倍数或约数。否则，保持高速并行比特流102和高速串行比特流104处于相同的比特率是不可能的。例如，在高速并行比特流102和高速串行比特流104的比特率是六千兆比特/秒(6Gbps)的情况下，如果参考频率以三百兆赫兹(300MHz)、六百兆赫兹(600MHz)等来提供，则串化器100可以能够串行化高速并行比特流102。
如此，串化器100不可能基于由参考时钟110提供的参考频率适当地串行化对应于不同比特率的另一并行比特流，特别是在参考频率不是该不同比特率的倍数或约数的情况下。就此而言，图1B是被配置为分别使用高速发射机电路118和低速发射机电路120来传送高速并行比特流114和低速并行比特流116的示例性常规发射机电路112的示意图。
参考图1B，该高速发射机电路118包括第一串化器电路122，其被配置为基于高速参考频率126串行化高速并行比特流114以生成高速串行比特流124。该高速并行比特流114对应于是高速参考频率126的倍数的高速比特率。该低速发射机电路120包括第二串化器电路128，其被配置为基于低速参考频率132将低速并行比特流116串行化以生成低速串行比特流130。该低速并行比特流116对应于是低速参考频率132的倍数的低速比特率。
常规发射机电路112还可包括切换电路134，该切换电路134选择性地将高速发射机电路118或低速发射机电路120耦合到串行总线136。当切换电路134将高速发射器电路118耦合到串行总线136时，常规发射机电路112在串行总线136上传送高速串行比特流124。当切换电路134将低速发射器电路120耦合到串行总线136时，常规发射机电路112在串行总线136上传送低速串行比特流130。
该串行总线136被耦合到包括高速接收机电路140和低速接收机电路142的常规接收机电路138。该高速接收机电路140包括第一解串器电路144，其被配置为基于高速参考频率126将高速串行比特流124解串行化以生成高速并行比特流114。该低速接收机电路142包括第二解串器电路146，其被配置为基于低速参考频率132将低速串行比特流130解串行化以生成低速并行比特流116。
常规接收机电路138还可包括切换电路148，该切换电路134选择性地将高速接收机电路140或低速接收机电路142耦合到串行总线136。当切换电路148将高速接收机电路140耦合到串行总线136时，常规接收机电路138在串行总线136上接收高速串行比特流124。当切换电路148将低速接收机电路142耦合到串行总线136时，常规接收机电路138在串行总线136上接收低速串行比特流130。
继续参考图1B，常规发射机电路112和常规接收机电路138分别依靠低速发射机电路120和低速接收机电路142来传送和接收低速并行比特流116。该单独的低速发射机电路120和单独的低速接收机电路142增加了常规发射机电路112和常规接收机电路138的组件成本和占用面积。此外，可能需要复杂的控制机制来确保切换电路134和切换电路148之间的同步，因此增加了常规发射机电路112和常规接收机电路138的复杂性。因此，可期望基于高速发射机电路118和高速接收机电路140传达高速并行比特流114和低速并行比特流116。
就此而言，图2是示例性数据传送方电路200的示意图，其中串化器电路202被配置为串行化高速并行比特流204和低速并行比特流206以用于在高速串行总线208上进行传输。参考图2，该高速并行比特流204对应于高速比特率。该串化器电路202被配置为基于高速参考频率210串行化高速并行比特流204以生成用于在高速串行总线208上进行传输的高速串行比特流212。作为非限定性示例，高速比特率可以是6Gbps，而高速参考频率210可以是600MHz。如此，高速参考频率210是高速比特率的约数，因此使得串化器电路202能够适当地串行化高速并行比特流204。
在另一方面，低速并行比特流206对应于比高速比特率更慢的低速比特率。在非限定性示例中，低速比特率可以是每秒一百七十五兆比特(175Mbps)。此外，低速比特率(例如，175Mbps)可能不是高速参考频率210(例如，600MHz)的约数。如此，低速比特率也不是高速比特率的约数(例如，6Gbps)，而高速比特率除以低速比特率将产生余数。就此而言，在非限定性示例中，有必要首先将低速比特率调整(例如，增大或减小)为是高速比特率的约数的经调整的低速比特率。例如，将低速比特率从175Mbps提高到200Mbps的经调整的低速比特率是可能的。在示例性方面中，低速并行比特流206可以是脉宽调制(PWM)并行比特流。如稍后在图7中进一步讨论的，可通过将二进制一(1)和零(0)填充到PWM并行比特流中来完成调整。
为了基于高速参考频率210使用串化器电路202串行化低速并行比特流206，在数据传送方电路200中提供数据处理电路214。该数据处理电路214被配置为将低速并行比特流206转换成高速并行比特流204并将所转换的高速并行比特流204提供给串化器电路202。通过将低速并行比特流206转换成高速并行比特流204，所转换的高速并行比特流204对应于高速比特率。串化器电路202随后基于高速参考频率210串行化所转换的高速并行比特流204以生成高速串行比特流212。
继续参考图2，如果数据处理电路214接收了高速并行比特流204，则数据处理电路214简单地将高速并行比特流204传递到串化器电路202。该数据处理电路214可被通信地耦合到可设置在数据传送方电路200内部或外部的控制电路216。控制电路216可配置数据处理电路214基于控制信号218来传递高速并行比特流204或转换低速并行比特流206。如果控制电路216确定低速比特率不是高速比特率的约数，则控制电路216还可将低速并行比特流206从低速比特率调整为经调整的低速比特率。
图3是示出图2的数据传送方电路200可采用以串行化低速并行比特流206以用于在高速串行总线208上进行传输的示例性传输过程300的流程图。参考图3，数据传送方电路200接收对应于低速比特率的低速并行比特流206(框302)。该数据传送方电路200随后将低速并行比特流206转换成对应于比低速比特率更快的高速比特率的高速并行比特流204(框304)。该数据传送方电路200随后基于高速参考频率210串行化所转换的高速并行比特流204以生成用于在高速串行总线208上进行传输的高速串行比特流212(框306)。
返回参考图2，可包含高速并行比特流204或低速并行比特流206的高速串行比特流212可以在高速串行总线208上被接收并且被解串行化回高速并行比特流204或低速并行比特流206。就此而言，图4是示例性数据接收方电路400的示意图，其中解串器电路402被配置为解串行化图2的高速串行比特流212以重新产生高速并行比特流204和低速并行比特流206。图2与4之间的共同元件以共同元件标号被示出，并且本文将不再重复描述。
参考图4，解串器电路402在高速串行总线208上接收高速串行比特流212。如前所述，高速串行比特流212可包含高速并行比特流204或经转换的低速并行比特流206。解串器电路402将高速串行比特流212解串行化成可包含高速并行比特流204或经转换的低速并行比特流206的高速并行比特流404。数据处理电路406接收高速并行比特流404，并确定高速并行比特流404是否包含低速并行比特流206。如果高速并行比特流404被确定为包含低速并行比特流206，则数据处理电路406随后从高速并行比特流404中恢复低速并行比特流206。如果高速并行比特流404不包含低速并行比特流206，则数据处理电路406仅输出高速并行比特流404作为高速并行比特流204。
在非限定性示例中，数据处理电路406可通过控制电路408经由控制信号410来被启用或禁用。就此而言，当控制电路408启用数据处理电路406时，数据处理电路406从高速并行比特流404中恢复低速并行比特流206。相反，当控制电路408禁用数据处理电路406时，数据处理电路204仅输出高速并行比特流404作为高速并行比特流204。
图5是解说图4的数据接收方电路400可采用的以解串行化高速串行比特流212以重新生成高速并行比特流204和低速并行比特流206的示例性接收过程500的流程图。参考图5，数据接收方电路400解串行化在高速串行总线208上收到的高速串行比特流212，以生成对应于高速比特率的高速并行比特流404(框502)。数据接收方电路400随后确定在高速并行比特流404中是否存在与比高速比特率更慢的低速比特率对应的低速并行比特流206(框504)。如果低速并行比特流206被确定存在于高速并行比特流404中，则数据接收方电路400从高速并行比特流404中恢复低速并行比特流206(框506)。
在非限定性示例中，图2和图4的高速串行总线208可以是MIPI设备(MIPI)高速串行总线，诸如MIPI M-PHY高速串行总线或者MIPI C-PHY高速串行总线。如此，图2的数据传送方电路200可适用于使用串化器电路202传送PWM并行比特流作为低速并行比特流206。类似地，图4的数据接收方电路400可适用于使用解串器电路402接收PWM并行比特流作为低速并行比特流206。接下来讨论与传送和接收PWM并行比特流作为低速并行比特流206有关的示例性方面。
PWM是用于将模拟信息比特编码为数字脉冲信号的调制技术。就此而言，图6是PWM零比特(PWM比特0)和PWM一比特(PWM比特1)的示例性模拟格式600和示例性数字格式602的示意图。
参照图6，在模拟格式600中，可基于分别对应于低电压604和高电压606的T1和T2的相对历时来对PWM比特0和PWM比特1进行编码。换言之，在模拟格式600中基于T1和T2之间的比率来定义PWM比特0和PWM比特1。在非限定性示例中，如图6所解说，T1和T2之间的二比一(2:1)的比率定义PWM比特0，而T1和T2之间的一比二(1：2)的比率定义PWM比特1。应理解，只要PWM比特0和PWM比特1保持可区分的，PWM比特0和PWM比特1可基于T1和T2之间的任何比率来被定义。
在数字格式602中，低电压604和高电压606可分别用于表示二进制0和二进制1。如此，T1和T2可分别对应于二进制0(N0)的数目和二进制1(N1)的数目。就此而言，在数字格式602中N0和N1之间的比率可以被定义以表示PWM比特0和PWM比特1。根据上面的非限定性示例，N0和N1之间的2：1的比率定义PWM比特0，而N0和N1之间的1：2的比率定义PWM比特1。如图6所解说，PWM比特0和PWM比特1各自都可以用三十(30)个二进制比特来定义。就此而言，PWM比特0的数字格式602包括二十(20)个二进制0，随后是十(10)个二进制1。类似地，PWM比特1的数字格式602包括10个二进制0，随后是20个二进制1。应理解，只要保持2：1和1：2的比率，PWM比特0和PWM比特1就可以由多于或少于30个二进制比特来定义。还应理解，只要PWM比特0和PWM比特1保持可区分的，PWM比特0和PWM比特1可基于N0和N1之间的任何比率来被定义。在数字格式602中定义PWM比特0和PWM比特1的N0和N1之间的比率在下文中将被称为“预定义的PWM比特格式”。
继续参考图6，由于PWM比特0和PWM比特1以N0个二进制0后跟N1个二进制1的数字格式602编码，因此PWM比特0和PWM比特1开始于下降沿608且结束于下降沿610。另外，在下降沿608与下降沿610之间有上升沿612。如稍后在图9和图10中进一步讨论的，此类特性可以帮助数据处理电路406从高速并行比特流404中恢复一个或多个PWM比特。
图7是被配置为串行化PWM并行比特流702以用于在图2的高速串行总线208上进行传输的示例性数据传送方电路700的示意图。图2、6和7之间的共同元件以共同元件标号被示出，并且在此将不再重复描述。
参考图7，在非限定性示例中，数据传送方电路700可以是MIPI M-PHY传送方电路，而串化器电路202可以是串化器/解串器(SerDes)电路。PWM并行比特流702可用于传送配置信息，并且因此通常作为低速并行比特流206(未示出)提供给数据传送方电路700以确保可靠性和稳健性。
数据传送方电路700包括数据处理电路704，其被配置为将PWM并行比特流702转换成对应于比低速比特率更快的高速比特率的高速并行比特流706。该高速并行比特流706包括多个二进制比特周期708(1)-708(N)。多个二进制比特周期708(1)-708(N)中的每一者进一步包括第一数目个并行二进制比特710(1)-710(M)。就此而言，高速并行比特流706包括多个二进制比特712(1)(1)-712(N)(M)。PWM并行比特流702包括多个PWM比特周期714(1)-714(X)。多个PWM比特周期714(1)-714(X)中的每一者进一步包括第二数目个并行PWM比特716(1)-716(Y)。就此而言，PWM并行比特流702包括多个PWM比特718(1)(1)-718(X)(Y)。
为了便于讨论，在下文中使用表1中的非限定性示例来解说在高速串行总线208上传送和接收PWM并行比特流702的功能方面和操作原理。应理解，除了表1中的非限定性示例之外，这些功能方面和操作原理仍然适用。
表1
继续参考图7，根据表1中的非限定性示例，高速比特率是低速比特率和高速参考频率210(未示出)的倍数。如此，数据处理电路704将PWM并行比特流702转换成高速并行比特流706，以用于由串化器电路202基于高速参考频率210进行串行化是可能的。
如前所述，PWM并行比特流702包括多个PWM比特718(1)(1)-718(X)(Y)。就此而言，数据处理电路704被配置为将多个PWM比特718(1)(1)-718(X)(Y)中的每一者转换成多个二进制比特周期708(1)-708(N)中的一者或多者。
在非限定性示例中，PWM比特718(1)(1)对应于图6的PWM比特1。为了根据预定义的PWM比特格式转换PWM比特718(1)(1)，数据处理电路704首先确定定义用于表示高速并行比特流706中的PWM比特718(1)(1)的二进制比特数目的比特乘数值(MB)。就此而言，MB应当等于N0和N1之和，如下等式1(式1)所示。
MB＝N0+N1 (式1)
数据处理电路704可通过将高速比特率除以低速比特率来计算MB。根据表1中的非限定性示例，高速比特率和低速比特率分别是6Gbps和200Mbps。如此，MB可基于如下等式2(式2)来计算。
MB＝6Gbps÷200Mbps＝30 (式2)
就此而言，在高速并行比特流706中，PWM比特718(1)(1)是由30个二进制比特表示的。根据表1中的非限定性示例，多个二进制比特周期708(1)-708(N)中的每一者包括10个并行二进制比特。如此，PWM比特718(1)(1)由数据处理电路704编码为二进制比特周期708(1)-708(3)。进一步根据如参考图6所讨论的PWM比特1的数字格式602(未示出)，二进制比特周期708(1)包括10个二进制0，并且等于PWM比特1的数字格式602中的N0。二进制比特周期708(2)-708(3)各自包括20个二进制1并且等于PWM比特1的数字格式602中的N1。
在另一个非限定性示例中，在等式2中计算的MB可能有必要是在多个二进制比特周期708(1)-708(N)的每一者中的并行二进制比特710(1)-710(M)的第一数目的倍数。这是为了确保多个PWM比特718(1)(1)-718(X)(Y)中的每一者可被编码成多个二进制比特周期708(1)-708(N)中的经计算数目个二进制比特周期。在非限定性示例中，二进制比特周期的经计算数目是通过将MB除以并行二进制比特710(1)-710(M)的第一数目而确定的正整数。因此，如果MB除以在多个二进制比特周期708(1)-708(N)中的并行二进制比特710(1)-710(M)的第一数目产生了余数，则可能需要调整MB。例如，PWM并行比特流702的低速比特率可以是每秒二百四十兆比特(240Mbps)。结果，基于等式2计算的MB等于二十五(25)。因为等于25的MB不是在多个二进制比特周期708(1)-708(N)中的每一者中并行二进制比特710(1)-710(M)的第一数目(根据表1为10)的倍数，因此数据处理电路704需要将MB调整为并行二进制比特710(1)-710(M)的第一数目的倍数的整数值(例如，30)。
继续参考图7，数据处理电路704将表示PWM比特718(1)(1)的二进制比特周期708(1)-708(3)输出到将二进制比特周期708(1)-708(3)串行化到高速串行比特流212的串化器电路202。相应地，在PWM并行比特流702中的多个PWM比特718(1)(2)-718(X)(Y)的其余部分可被编码到高速并行比特流706中并被串行化成高速串行比特流212。
图8是可在图7的数据传送方电路700中提供的示例性数据处理电路800的示意图。图2、7和8之间的共同元件以共同元件标号被示出，并且在此将不再重复描述。
参考图8，数据处理电路800包括第一复用器802、第二复用器804和低速数据处理电路806。该低速数据处理电路806被配置为根据参考图7所讨论的示例性方面，将PWM并行比特流702编码为高速并行比特流204。低速数据处理由控制电路216经由控制信号218来被启用或禁用。当数据处理电路800接收了高速并行比特流204时，控制电路216禁用低速数据处理电路806。如此，数据处理电路800仅将高速并行比特流204从第一复用器802传递到第二复用器804并且传递到串化器电路202(未示出)。当数据处理电路800接收了PWM并行比特流702时，控制电路216启用低速数据处理电路806。通过启用低速数据处理电路806，控制信号218将PWM并行比特流702定向到低速数据处理电路806并且防止PWM并行比特流702直接从第二复用器804输出。
低速数据处理电路806包括PWM档位选择器808、计数器810、比特选择器812、编码器814和第三复用器816。控制电路216经由档位选择信号818将PWM档位选择器808配置为由MIPI定义的七个PWM档位(未示出)中的一者。实质上，PWM档位定义了PWM并行比特流702的低速比特率。如先前在图7中所讨论的，一旦低速比特率和高速比特率是已知的，数据处理电路800就能够确定用于将多个PWM比特718(1)(1)-718(X)(Y)(未示出)中的每一者编码为高速并行比特流706的MB。
如先前在图7中所讨论的，多个PWM比特周期714(1)-714(X)(未示出)中的每一者包括第二数目个并行PWM比特716(1)-716(Y)(未示出)。进一步根据表1中的非限定性示例，第二数目个并行PWM比特716(1)-716(Y)等于20个PWM比特。如此，计数器810控制第一复用器802在每次计数器810向第一复用器802提供PWM数据获取信号820时，向比特选择器812提供多个PWM比特718(1)(1)-718(X)(Y)中的10个PWM比特。
比特选择器812从第一复用器802接收10个PWM比特，并向编码器814一次提供一个PWM比特。根据图7中讨论的功能方面和操作原理，编码器814将由比特选择器812提供的PWM比特编码为多个二进制比特周期708(1)-708(N)中的所计算的数目个二进制比特周期。在编码多个二进制比特周期708(1)-708(N)的每一者中的第一数目个并行二进制比特710(1)-710(M)之际，编码器814向第三复用器816提供经编码的第一数目个并行二进制比特710(1)-710(M)。该第三复用器816随后将经编码的第一数目个并行二进制比特710(1)-710(M)提供给第二复用器804并且传递到串化器电路202。
在一些情形中，当低速数据处理电路806被启用时可能需要绕过编码器814。就此而言，控制电路216可向第三复用器816提供PWM输出信号822以转出由比特选择器812收到而不经过编码器814的10个PWM比特。
如先前在图4中所讨论的，数据处理电路406被配置为从高速并行比特流404中恢复低速并行比特流206。就此而言，图9是可在图4的数据接收方电路400中提供以从高速串行比特流212中恢复PWM比特的示例性数据处理电路900的示意图。图4、6和9之间的共同元件以共同元件标号被示出，并且在此将不再重复描述。
参照图9，数据处理电路900包括PWM比特检测逻辑902、PWM检测控制器904和PWM解串器906。如先前在图6中所讨论的，当在数字格式602(未示出)中编码时，PWM比特0(未示出)和PWM比特1(未示出)开始于下降沿608(未示出)并结束于下降沿610(未示出)。另外，在下降沿608与下降沿610之间有上升沿612(为示出)。如此，当PWM比特检测逻辑902接收了高速并行比特流404时，PWM比特检测逻辑902首先要检测下降沿608。在检测到下降沿608之际，PWM比特检测逻辑902向PWM检测控制器904提供第一下降沿指示908。PWM比特检测逻辑902随后继续寻找上升沿612。在非限定性示例中，PWM比特检测逻辑902可包括第一计数器910和第二计数器912。就此而言，对于PWM比特检测逻辑902在高速并行比特流404中接收的每个二进制比特，如果所收到的二进制比特是0，则PWM比特检测逻辑902增加第一计数器910，而如果所收到的二进制比特是1，则增加第二计数器912。在检测到上升沿612之际，PWM比特检测逻辑902向PWM检测控制器914提供上升沿指示914。PWM比特检测逻辑902随后继续寻找下降沿610。再一次，对于PWM比特检测逻辑902在高速并行比特流404中接收的每个二进制比特，如果所收到的二进制比特是0，则PWM比特检测逻辑902增加第一计数器910，而如果所收到的二进制比特是1，则增加第二计数器912。在检测到下降沿610之际，PWM比特检测逻辑902向PWM检测控制器916提供第二下降沿指示908。
通过检测到下降沿608、上升沿612、以及随后的下降沿610，PWM比特检测逻辑902已经在高速并行比特流404中检测到PWM比特。随后，PWM比特检测逻辑902基于第一计数器910中的二进制0的计数、第二计数器912中的二进制1的计数以及预定义的PWM比特格式来确定检测到的PWM比特是PWM比特0还是PWM比特1。PWM比特检测逻辑902随后将所确定的PWM比特0或所确定的PWM比特1提供给PWM解串器906。PWM解串器906在从PWM比特检测逻辑902接收到预定义数目个PWM比特(例如，10个PWM比特)之际，向控制电路408提供PWM数据有效指示918。PWM解串器906还输出预定义数目个PWM比特作为低速并行比特流206(未示出)的一部分。
继续参考图9，PWM检测控制器904可以包括定时器920。在非限定性示例中，PWM检测控制器904在接收到第一下降沿指示908之际将定时器920设置为预定义的超时值。如果定时器920在PWM检测控制器904接收了第二下降沿指示916之前到期，则PWM检测控制器904向PWM解串器906提供超时指示922。该超时指示922指示PWM比特检测逻辑902未能在高速并行比特流404中检测到有效PWM比特。PWM检测控制器904还可在定时器920到期之际，向控制电路408提供PWM数据无效指示924。
数据处理电路900可被配置为根据在PWM检测控制器904处运行的状态机来起作用。就此而言，图10是可在图9的数据处理电路900中实现的示例性状态机1000的示意图。图6和9中的元素结合图10被引用，并且在此不再重复描述。
参照图10，数据处理电路900(未示出)可以初始地保持在关闭状态1002中。当数据处理电路900由控制信号410(未示出)启用时，数据处理电路900从关闭状态1002转变到空闲状态1004。在空闲状态1004中，数据处理电路900等待PWM比特检测逻辑902(未示出)检测到下降沿608(未示出)。数据处理电路900在接收到来自PWM比特检测逻辑902的第一下降沿指示908之际，从空闲状态1004移动到检测低到高转变状态1006。PWM检测控制器904(未示出)在进入检测低到高转变状态1006之际，开启定时器920(未示出)。
在检测低到高转变状态1006中，数据处理电路900等待PWM比特检测逻辑902检测到上升沿612(未示出)。数据处理电路900在接收到来自PWM比特检测逻辑902的上升沿指示914之际，从检测低到高转变状态1006移动到检测高到低转变状态1008。如果定时器920到期并且在上升沿指示914被接收之前生成超时指示922，则数据处理电路900返回到空闲状态1004。
在检测高到低转变状态1008中，数据处理电路900等待PWM比特检测逻辑902检测到下降沿610(未示出)。数据处理电路900在接收到来自PWM比特检测逻辑902的第二下降沿指示916之际，从检测高到低转变状态1008移动到检测低到高转变状态1006。此刻，数据处理电路900已检测到PWM比特。然而，如果当定时器920到期并且生成超时指示922时数据处理电路900未能收到上升沿指示914，则数据处理电路900返回到空闲状态1004。在空闲状态1004、检测低到高转变状态1006和检测高到低转变状态1008的任一状态中，当数据处理电路900被控制信号410禁用时，数据处理电路900返回到关闭状态1002。在非限定性示例中，控制信号410可用于当被断言时启用数据处理电路900，而当被解除断言时禁用数据处理电路900。
如先前在图2中所讨论的，当低速比特率不是高速参考频率210的约数时，有必要首先将低速比特率调整(例如，增大或减小)为是高速比特率的约数的经调整的低速比特率。如在图7中进一步解说和讨论的，PWM并行比特流702的低速比特率被调整为200Mbps，使得多个PWM比特718(1)(1)-718(X)(Y)中的每一者可由高速并行比特流706中的30个二进制比特表示。替换地，基于混合速率编码方案编码多个PWM比特718(1)(1)-718(X)(Y)而不将PWM并行比特流702的低速比特率调整到是高速比特率的约数的经调整的低速比特率是可能的。
该混合速率编码方案涉及定义第一编码比特率和第二编码比特率。第一编码比特率比PWM并行比特流702的低速比特率更快，而第二编码比特率比PWM并行比特流702的低速比特率更慢。第一编码比特率和第二编码比特率两者都是高速参考频率210的约数。此外，高速并行比特流706的高速比特率除以第一编码比特率应该是在多个二进制比特周期710(1)-708(N)的每一者中并行二进制比特708(1)-710(M)的第一数目的倍数。类似地，高速并行比特流706的高速比特率除以第二编码比特率也应该是在多个二进制比特周期710(1)-708(N)的每一者中并行二进制比特708(1)-710(M)的第一数目的倍数。根据第一编码比特率与第二编码比特率之间的编码比特率比对多个PWM比特718(1)(1)-718(X)(Y)进行编码。如下面参考图12进一步讨论的，可以确定编码比特率比以提供匹配PWM并行比特流702的低速比特率的平均比特率。
在非限定性示例中，PWM并行比特流702的低速比特率可以是一百九十和千分之六百二十五兆比特每秒(190.625Mbps)，其既不是高速参考频率210(根据表1的600MHz)的约数也不是高速并行比特流706的高速比特率(根据表1的6Gbps)的约数。如此，分别将第一编码比特率和第二编码比特率选择为200Mbps和一百兆比特每秒(100Mbps)是可能的。
就此而言，第一编码比特率(200Mbps)高于PWM并行比特流702的低速比特率(192.625Mbps)，并且是高速并行比特流706的高速比特率(6Gbps)的约数。根据上面的等式2，多个PWM比特718(1)(1)-718(X)(Y)中的PWM比特将被编码成在高速并行比特流706中的30个二进制比特。第二编码比特率(100Mbps)低于PWM并行比特流702的低速比特率(192.625Mbps)，并且是高速并行比特流706的高速比特率(6Gbps)的约数。根据上面的等式2，多个PWM比特718(1)(1)-718(X)(Y)中的PWM比特将被编码成在高速并行比特流706中的六十(60)个二进制比特。如果第一编码比特率与第二编码比特率之间的编码比特率比是二十九比三(29:3)，则将多个PWM比特718(1)(1)-718(X)(Y)基于第一编码比特率编码29次并基于第二编码比特率编码3次。结果，基于编码比特率比生成的平均比特率将匹配PWM并行比特流702的低速比特率(例如，((200Mbps*29)+(100Mbps*3))/(29+3)＝192.625Mbps)。
就此而言，图11是被配置成根据混合速率编码方案串行化图7的PWM并行比特流702以用于在图2的高速串行总线208上进行传输的示例性数据传送方电路1100的示意图。图2、6、7和11之间的共同元件以共同元件标号被示出，并且在此将不再重复描述。
参考图11，数据传送方电路1100包括数据处理电路704’。数据处理电路704’包括混合速率编码控制器1102，其被配置为基于第一编码比特率与第二编码比特率之间的编码比特率比(例如，29:3)确定是根据第一编码比特率(例如，200Mbps)还是根据第二编码比特率(例如，100Mbps)对多个PWM比特718(1)(1)-718(X)(Y)中的PWM比特进行编码。
就此而言，如果混合速率编码控制器1102确定基于第一编码比特率对PWM比特718(1)(1)进行编码，则PWM比特718(1)(1)由在高速并行比特流706中的30个二进制比特表示。如此，PWM比特718(1)(1)由数据处理电路704’编码到在第一高速PWM比特表示718’(1)(1)中的三个二进制比特周期708'(1)-708'(3)。进一步根据如参考图6所讨论的PWM比特1的数字格式602(未示出)，二进制比特周期708’(1)包括10个二进制0，并且等于PWM比特1的数字格式602中的N0。二进制比特周期708’(2)-708’(3)各自包括20个二进制1并且等于PWM比特1的数字格式602中的N1。
相反，如果混合速率编码控制器1102确定基于第二编码比特率对PWM比特718(1)(1)进行编码，则PWM比特718(1)(1)由在高速并行比特流706中的60个二进制比特表示。如此，PWM比特718(1)(1)由数据处理电路704’编码到在第二高速PWM比特表示718”(1)(1)中的六个二进制比特周期708”(1)-708”(6)。进一步地，根据如参考图6所讨论的PWM比特1的数字格式602(未示出)，为了维持定义PWM比特1的N0和N1之间的1:2的比率，二进制比特周期708”(1)-708”(2)各自包含10个二进制0。二进制比特周期708”(3)-708”(6)各自包括10个二进制1。如此，在第二高速PWM比特表示718”(1)(1)中维持定义PWM位1的N0和N1之间的1:2比率。
继续参考图7，数据处理电路704’根据第一编码比特率与第二编码比特率之间的编码比特率比，将第一高速PWM比特表示718’(1)(1)或第二高速PWM比特表示718”(1)(1)输出到将第一高速PWM比特表示718’(1)(1)或第二高速PWM比特表示718”(1)(1)串行化到高速串行比特流212的串化器电路202。相应地，在PWM并行比特流702中的多个PWM比特718(1)(2)-718(X)(Y)的其余部分可被编码到第一高速并行比特流706’或第二高速并行比特流706”，并随后被串行化到高速串行比特流212。
图12是提供支持混合速率编码方案的图11的混合速率编码控制器1102的示例性解说的示意图。图11与12之间的共同元件以共同元件标号被示出，并且在此将不再重复描述。参考图12，混合速率编码控制器1102包括求和元件1200、n比特寄存器1202和控制器1204。求和元件1200被配置为对于每个收到的在多个PWM比特718(1)(1)-718(X)(Y)中的PWM比特，将n比特寄存器1202增加1。n比特寄存器1202可包含总共2的n次幂n(2n)个不同值。就此而言，在非限定性示例中，如果n等于六(6)，则n比特寄存器1202将是6比特寄存器1202，并且可以包含多达六十四(64＝26)个范围从0到六十三(63)的不同值。相应地，6比特寄存器1202在63之后溢出并复位为0。
继续参考图12，在非限定性示例中，混合速率编码控制器1102可被配置为当n比特寄存器1202为零时，基于第二编码比特率对多个PWM比特718(1)(2)-718(X)(Y)中的PWM比特进行编码，而当n比特寄存器1202不为零时，基于第一编码比特率对多个PWM比特718(1)(2)-718(X)(Y)中的PWM比特进行编码。为了设置第一编码比特率和第二编码比特率之间的编码比特率比(例如，29:3)，求和元件1200被初始化为下文称为“增益”的控制值。就此而言，第一编码比特率和第二编码比特率之间的编码比特率比可基于下面的等式3(式3)来确定。
编码比特率比＝(2n–增益):(增益) (式3)
因此，混合速率编码控制器1102基于第一编码比特率和第二编码比特率对在多个PWM比特718(1)(2)-718(X)(Y)中PWM比特进行编码的时间百分比(P1和P2)可基于下面的等式4(式4)来确定。
P1＝(2n–增益)/(2n×100) (式4)
P2＝1-P1＝增益/(2n×100)
根据等式3和4，当增益等于0时，P1和P2将分别为百分之百(100％)和百分之零(0％)。就此而言，混合速率编码控制器1102将仅基于第一编码比特率对多个PWM比特718(1)(2)-718(X)(Y)进行编码。相反，当增益等于2n时，P1和P2分别为0％和100％。就此而言，混合速率编码控制器1102将仅基于第二编码比特率对多个PWM比特718(1)(2)-718(X)(Y)进行编码。当增益大于0且小于2n(0<增益<2n)时，P1和P2两者都将大于零。如此，混合速率编码控制器1102将根据P1和P2基于第一编码比特率和第二编码比特率对多个PWM比特718(1)(2)-718(X)(Y)进行编码。PWM并行比特流702的平均比特率因此可以在下面的等式5(式5)中表达。
平均比特率＝(第一编码比特率)×P1+
(第二编码比特率)×P2(式5)
根据本文公开的各方面的图2的数据传送方电路200、图4的数据接收方电路400、图7的数据传送方电路700、图8的数据处理电路800、图9的数据处理电路900以及图11的数据传送方电路1100可连接到任何基于处理器的设备。不构成限定的示例包括：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板、平板手机、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器，便携式数字视频播放器，以及汽车。
就此而言，图13解说了可支持图2的数据传送方电路200、图4的数据接收方电路400、图7的数据传送方电路700、图8的数据处理电路800、图9数据处理电路900和图11的数据传送方电路1100的基于处理器的系统1300的示例。在该示例中，基于处理器的系统1300包括一个或多个中央处理单元(CPU)1302，每个中央处理单元包括一个或多个处理器1304。在非限定性示例中，一个或多个处理器1304可分别支持图2、4和11的控制电路216、控制电路408和/或混合速率编码控制器1102的功能。(诸)CPU 1302可具有耦合至(诸)处理器1104以用于对临时存储的数据进行快速访问的高速缓存存储器1306。(诸)CPU 1302耦合到系统总线1308。如众所周知的，(诸)CPU 1302通过在系统总线1308上交换地址、控制、以及数据信息来与其他设备通信。尽管未在图13中解说，但可提供多个系统总线1308，其中每个系统总线1308构成不同的织构。
其他主设备和从设备可被连接到系统总线1308。如图13中所解说的，作为示例，这些设备可包括存储器系统1310、一个或多个输入设备1312、一个或多个输出设备1314、一个或多个网络接口设备1316、以及一个或多个显示控制器1318。(诸)输入设备1312可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(诸)输出设备1314可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(诸)网络接口设备1316可以是配置成允许往来于网络1320的数据交换的任何设备。网络1320可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、蓝牙TM网络或因特网。(诸)网络接口设备1316可以被配置成支持所期望的任何类型的通信协议。存储器系统1310可以包括一个或多个存储器单元1322(0-N)以及存储器控制器1324。
(诸)CPU 1302还可被配置成在系统总线1308上访问(诸)显示控制器1318以控制发送给一个或多个显示器1326的信息。(诸)显示控制器1318经由一个或多个视频处理器1328向(诸)显示器1326发送要显示的信息，该视频处理器1328将要显示的信息处理成适于(诸)显示器1326的格式。(诸)显示器1326可包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。
本领域技术人员将进一步领会，结合本文所公开的诸方面描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其他处理设备执行的指令、或这两者的组合。作为示例，本文描述的主设备和从设备可用在任何电路、硬件组件、集成电路(IC)、或IC芯片中。本文所公开的存储器可以是任何类型和大小的存储器，且可配置成存储所需的任何类型的信息。为清楚地解说这种可互换性，各种解说性组件、框、模块、电路和步骤在上文已经以其功能性的形式一般性地作了描述。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文中公开的诸方面描述的各种解说性逻辑块、模块、以及电路可用设计成执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替换方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合(例如DSP与微处理器的组合、多个微处理器、与DSP核协作的一个或多个微处理器、或任何其他此类配置)。
本文所公开的各方面可被体现为硬件和存储在硬件中的指令，并且可驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质被耦合到处理器，以使得处理器能从/向该存储介质读取和写入信息。替换地，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。
还注意到，本文任何示例性方面中描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可被组合。应理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，可使用各种不同技术和技艺中的任何一种来表示信息和信号。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。

Claims (26)

1.一种数据传送方电路，包括：
串化器电路，其被配置为基于高速参考频率串行化对应于高速比特率的高速并行比特流，以生成用于在高速串行总线上进行传输的高速串行比特流；以及
数据处理电路，其被配置为：
接收对应于比所述高速比特率更慢的低速比特率的低速并行比特流；
将所述低速并行比特流转换成对应于所述高速比特率的所述高速并行比特流；以及
将所转换的高速并行比特流提供给所述串化器电路。
2.如权利要求1所述的数据送方电路，其特征在于，所述数据处理电路被进一步配置为接收所述高速并行比特流并且将所收到的高速并行比特流传递到所述串化器电路。
3.如权利要求1所述的数据传送方电路，其特征在于，所述高速参考频率是所述高速比特率的约数。
4.如权利要求3所述的数据传送方电路，其特征在于，所述高速比特率除以所述低速比特率具有余数。
5.如权利要求1所述的数据传送方电路，其特征在于：
所述高速并行比特流包括多个二进制比特周期，所述多个二进制比特周期中的每一者包括第一数目个并行二进制比特；
所述低速并行比特流是包括多个脉宽调制(PWM)比特周期的PWM并行比特流，所述多个PWM比特周期中的每一者包括第二数目个并行PWM比特；以及
所述数据处理电路被进一步配置成：
通过将所述高速比特率除以所述低速比特率来确定比特乘数值；以及
对于在所述多个PWM比特周期的每一者中的所述第二数目个并行PWM比特中的每一者：
基于所述比特乘数值和预定义的PWM比特格式，将所述PWM比特编码为在所述高速并行比特流的所述多个二进制比特周期中的所计算数目个二进制比特周期，其中二进制比特周期的所述所计算数目是通过将所述比特乘数值除以并行二进制比特的所述第一数目来确定的；以及
将所述所计算数目个二进制比特周期输出到所述串化器电路。
6.如权利要求5所述的数据传送方电路，其特征在于，所述数据处理电路被进一步配置为如果所述乘数值除以在所述多个二进制比特周期的每一者中并行二进制比特的所述第一数目具有余数，则将所述比特乘数值增加到是并行二进制比特的所述第一数目的倍数的整数值。
7.如权利要求5所述的数据传送方电路，其特征在于：
在所述多个二进制比特周期的每一者中的所述第一数目个并行二进制比特等于十个二进制比特；以及
在所述多个PWM比特周期的每一者中的所述第二数目个并行PWM比特等于二十个PWM比特。
8.如权利要求1所述的数据传送方电路，其特征在于，所述高速串行比特流是在MIPI联盟(MIPI)高速串行总线上被传送的。
9.如权利要求8所述的数据传送方电路，其特征在于，所述串化器电路被配置为生成用于在MIPI M-PHY总线上进行通信的所述高速串行比特流。
10.如权利要求8所述的数据传送方电路，其特征在于，所述串化器电路被配置为生成用于在MIPI C-PHY总线上进行通信的所述高速串行比特流。
11.如权利要求1所述的数据传送方电路，其特征在于，所述数据传送方电路被提供在选自包括以下各项的组的设备中：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板设备、平板手机、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器、便携式数字视频播放器、以及汽车。
12.一种用于在高速串行总线上传送低速并行比特流的方法，包括：
接收对应于低速比特率的所述低速并行比特流；
将所述低速并行比特流转换成对应于比所述低速比特率更快的高速比特率的高速并行比特流；以及
基于高速参考频率对所转换的高速并行比特流进行串行化以生成用于在所述高速串行总线上进行传输的高速串行比特流。
13.如权利要求12所述的方法，其特征在于，进一步包括：
接收所述高速并行比特流；以及
将所收到的高速并行比特流进行串行化以生成用于在所述高速串行总线上进行传输的所述高速串行比特流。
14.如权利要求12所述的方法，其特征在于，进一步包括：
接收对应于所述低速比特率的脉宽调制(PWM)并行比特流；
将所述PWM并行比特流转换成对应于所述高速比特率的所述高速并行比特流；以及
将所转换的高速并行比特流进行串行化以生成用于在所述高速串行总线上进行传输的所述高速串行比特流。
15.一种数据接收方电路，包括：
解串器电路，其被配置为基于高速参考频率解串行化在高速串行总线上收到的高速串行比特流，以生成对应于高速比特率的高速并行比特流；以及
数据处理电路，其被配置为：
确定在所述高速并行比特流中是否存在与比所述高速比特率更慢的低速比特率对应的低速并行比特流；以及
如果所述低速并行比特流被确定存在于所述高速并行比特流中，则从所述高速并行比特流中恢复所述低速并行比特流。
16.如权利要求15所述的数据接收方电路，其特征在于，所述高速参考频率是所述高速比特率的约数。
17.如权利要求16所述的数据接收方电路，其特征在于，所述高速比特率除以所述低速比特率具有余数。
18.如权利要求15所述的数据接收方电路，其特征在于，所述数据处理电路被进一步配置成：
确定在高速并行比特流中是否存在脉宽调制(PWM)并行比特流；以及
如果所述PWM并行比特流被确定存在于所述高速并行比特流中，则从所述高速并行比特流中恢复所述PWM并行比特流。
19.如权利要求18所述的数据接收方电路，其特征在于：
所述高速并行比特流包括多个二进制比特周期，所述多个二进制比特周期中的每一者包括第一数目个并行二进制比特；以及
所述数据处理电路被进一步配置成：
对于在所述高速并行比特流中的多个二进制比特周期中的每一者；
接收所述第一数目个并行二进制比特；
检测所收到的第一数目个并行二进制比特中的下降沿和上升沿；
计数在所述下降沿之前在所收到的第一数目个并行二进制比特中二进制一的数目，以及在所述下降沿和所述上升沿之间在所收到的第一数目个并行二进制比特中二进制零的数目；
基于所计数的二进制零的数目、所计数的二进制一的数目以及区别地定义有效PWM比特的预定义的PWM比特格式，来确定所收到的第一数目个并行二进制比特是否表示PWM比特；以及
将所确定的PWM比特提供给在所述数据处理电路中的PWM解串器。
20.如权利要求15所述的数据接收方电路，其特征在于，所述解串器电路被配置为将在MIPI联盟(MIPI)高速串行总线上收到的所述高速串行比特流进行解串行化。
21.如权利要求20所述的数据接收方电路，其特征在于，所述解串器电路被配置为将在MIPI M-PHY总线上收到的所述高速串行比特流进行解串行化。
22.如权利要求20所述的数据接收方电路，其特征在于，所述解串器电路被配置为将在MIPI C-PHY总线上收到的所述高速串行比特流进行解串行化。
23.如权利要求15所述的数据接收方电路，其特征在于，所述数据接收方电路被提供在选自包括以下各项的组的设备中：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板设备、平板手机、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器、便携式数字视频播放器、以及汽车。
24.一种用于在高速串行总线上接收低速并行比特流的方法，包括：
基于高速参考频率对在所述高速串行总线上收到的高速串行比特流进行解串行化，以生成对应于高速比特率的高速并行比特流；
确定在所述高速并行比特流中是否存在与比所述高速比特率更慢的低速比特率对应的所述低速并行比特流；以及
如果所述低速并行比特流被确定存在于所述高速并行比特流中，则从所述高速并行比特流中恢复所述低速并行比特流。
25.如权利要求24所述的方法，其特征在于，进一步包括：
确定在高速并行比特流中是否存在脉宽调制(PWM)并行比特流；以及
如果所述PWM并行比特流被确定存在于所述高速并行比特流中，则从所述高速并行比特流中恢复所述PWM并行比特流。
26.如权利要求25所述的方法，其特征在于，进一步包括：
接收包括多个二进制比特周期的所述高速并行比特流，所述多个二进制比特周期中的每一者包括第一数目个并行二进制比特；以及
对于在所述高速并行比特流中的多个二进制比特周期中的每一者；
接收所述第一数目个并行二进制比特；
检测所收到的第一数目个并行二进制比特中的下降沿和上升沿；
计数在所述下降沿之前在所收到的第一数目个并行二进制比特中二进制一的数目，以及在所述下降沿和所述上升沿之间在所收到的第一数目个并行二进制比特中二进制零的数目；以及
基于所计数的二进制零的数目、所计数的二进制一的数目以及区别地定义有效PWM比特的预定义的PWM比特格式，来确定所收到的第一数目个并行二进制比特是否表示PWM比特。
CN201680065860.0A 2015-11-12 2016-10-13 在高速串行总线上传达低速和高速并行比特流 Pending CN108292924A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/939,020 2015-11-12
US14/939,020 US9965435B2 (en) 2015-11-12 2015-11-12 Communication low-speed and high-speed parallel bit streams over a high-speed serial bus
PCT/US2016/056730 WO2017083047A1 (en) 2015-11-12 2016-10-13 Communicating low-speed and high-speed parallel bit streams over a high-speed serial bus

Publications (1)

Publication Number Publication Date
CN108292924A true CN108292924A (zh) 2018-07-17

Family

ID=57223769

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680065860.0A Pending CN108292924A (zh) 2015-11-12 2016-10-13 在高速串行总线上传达低速和高速并行比特流

Country Status (5)

Country Link
US (1) US9965435B2 (zh)
EP (1) EP3375097B1 (zh)
JP (1) JP2018533791A (zh)
CN (1) CN108292924A (zh)
WO (1) WO2017083047A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110597748A (zh) * 2019-07-31 2019-12-20 北京航天时代光电科技有限公司 一种基于tlk2711的高速通信接口及数据处理系统
CN112118028A (zh) * 2020-09-16 2020-12-22 天津光电通信技术有限公司 一种实现低速串行数据比特速率自动测量的方法
CN112685355A (zh) * 2021-01-11 2021-04-20 龙迅半导体（合肥）股份有限公司 一种加串器
CN113014281A (zh) * 2019-12-20 2021-06-22 爱思开海力士有限公司 信号接收装置以及包括该信号接收装置的半导体设备

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3029661B1 (fr) * 2014-12-04 2016-12-09 Stmicroelectronics Rousset Procedes de transmission et de reception d'un signal binaire sur un lien serie, en particulier pour la detection de la vitesse de transmission, et dispositifs correspondants
US10566996B2 (en) 2017-08-22 2020-02-18 Advanced Mirco Devices, Inc. Energy efficient adaptive data encoding method and circuit
CN109582619B (zh) * 2018-12-04 2023-08-18 中国航空工业集团公司西安航空计算技术研究所 一种高速串行总线与低速串行总线数据传输和转换方法
US11070765B2 (en) 2019-04-23 2021-07-20 Gopro, Inc. Method and apparatus for in-camera night lapse video
US11388080B2 (en) * 2020-01-23 2022-07-12 CoMIRA Solutions Inc. Detecting false linkup states in Ethernet communication links
WO2021166906A1 (ja) * 2020-02-21 2021-08-26 ファナック株式会社 ＳｅｒＤｅｓインターフェース回路および制御装置
CN113014301B (zh) * 2020-09-29 2022-08-19 北京空间飞行器总体设计部 一种卫星遥测多源多目的拓扑互联与合路处理装置
US11782867B2 (en) 2022-02-18 2023-10-10 Honeywell International Inc. Method to improve communication speed in existing control system
CN115277298B (zh) * 2022-08-27 2024-03-26 广东东菱电源科技有限公司 串行总线上实现两信道独立通讯方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101615912A (zh) * 2008-06-26 2009-12-30 中兴通讯股份有限公司 并串转换器及其实现方法
US20100328118A1 (en) * 2009-06-29 2010-12-30 Fujitsu Limited Data transmitting circuit and method
US20110249775A1 (en) * 2010-04-12 2011-10-13 Fujitsu Limited Data receiver circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1737174B1 (en) 2004-04-16 2015-05-27 Thine Electronics, Inc. Transmitter circuit, receiver circuit, data transmitting method and system
US7656323B2 (en) 2007-05-31 2010-02-02 Altera Corporation Apparatus for all-digital serializer-de-serializer and associated methods
US8510487B2 (en) 2010-02-11 2013-08-13 Silicon Image, Inc. Hybrid interface for serial and parallel communication
US8549205B1 (en) 2012-05-22 2013-10-01 Intel Corporation Providing a consolidated sideband communication channel between devices
US8797075B2 (en) 2012-06-25 2014-08-05 Intel Corporation Low power oversampling with reduced-architecture delay locked loop
US8692699B2 (en) 2012-07-10 2014-04-08 Intel Corporation Data interface clock generation
US9312766B2 (en) 2013-06-27 2016-04-12 Alcatel Lucent Digital serializer based pulsewidth modulator controller

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101615912A (zh) * 2008-06-26 2009-12-30 中兴通讯股份有限公司 并串转换器及其实现方法
US20100328118A1 (en) * 2009-06-29 2010-12-30 Fujitsu Limited Data transmitting circuit and method
US20110249775A1 (en) * 2010-04-12 2011-10-13 Fujitsu Limited Data receiver circuit

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110597748A (zh) * 2019-07-31 2019-12-20 北京航天时代光电科技有限公司 一种基于tlk2711的高速通信接口及数据处理系统
CN110597748B (zh) * 2019-07-31 2021-09-07 北京航天时代光电科技有限公司 一种基于tlk2711的高速通信接口及数据处理系统
CN113014281A (zh) * 2019-12-20 2021-06-22 爱思开海力士有限公司 信号接收装置以及包括该信号接收装置的半导体设备
US11539500B2 (en) 2019-12-20 2022-12-27 SK Hynix Inc. Signal receiving device, and a semiconductor apparatus and a semiconductor system including the signal receiving device
CN112118028A (zh) * 2020-09-16 2020-12-22 天津光电通信技术有限公司 一种实现低速串行数据比特速率自动测量的方法
CN112685355A (zh) * 2021-01-11 2021-04-20 龙迅半导体（合肥）股份有限公司 一种加串器
CN112685355B (zh) * 2021-01-11 2022-03-18 龙迅半导体（合肥）股份有限公司 一种加串器

Also Published As

Publication number Publication date
US9965435B2 (en) 2018-05-08
EP3375097A1 (en) 2018-09-19
EP3375097B1 (en) 2020-06-24
WO2017083047A1 (en) 2017-05-18
US20170139872A1 (en) 2017-05-18
JP2018533791A (ja) 2018-11-15

Similar Documents

Publication Publication Date Title
CN108292924A (zh) 在高速串行总线上传达低速和高速并行比特流
US9998300B2 (en) N-phase phase and polarity encoded serial interface
US9118457B2 (en) Multi-wire single-ended push-pull link with data symbol transition based clocking
US10134272B2 (en) N-phase polarity data transfer
CN104412552B (zh) N相极性输出引脚模式复用器
CN105283862B (zh) 用于数据通信的方法和装置
US20140112401A1 (en) 3dynamic configuration of an n-phase polarity data communications link
CN101692333B (zh) 一种有线/无线便携式高性能显示适配器及其适配方法
CN106063181B (zh) 接收机电路和在接收机电路上操作的方法
CN108780436A (zh) 用于功率优化的链路速度控制系统
CN107810493A (zh) 低功率物理层驱动器拓扑
TW201923597A (zh) 低功率pcie
CN107454959A (zh) 基数为n的数到物理导线状态码元的转译方法
CN106105043B (zh) 用于使用具有n阶乘或cci扩展的纠错码的方法
US9984035B2 (en) Efficient encoding and decoding architecture for high-rate data transfer through a parallel bus
TWI822732B (zh) 獨立配對的3相眼圖取樣電路
WO2007010503A2 (en) 4-level logic decoder
CN208190652U (zh) 一种全双工通用同步异步串行收发器的主板
CN218158868U (zh) 显卡装置与计算机设备
CN103729327A (zh) 可配置的mddi主端接口电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20180717

WD01 Invention patent application deemed withdrawn after publication