JP2018533791A - 高速シリアルバスを介した低速および高速パラレルビットストリームの通信 - Google Patents

高速シリアルバスを介した低速および高速パラレルビットストリームの通信 Download PDF

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Abstract

発明を実施するための形態で開示する態様は、高速シリアルバスを介して低速および高速パラレルビットストリームを通信することを含む。一態様では、データ送信回路が、低速パラレルビットストリームを高速パラレルビットストリームに変換し、次いで高速基準周波数に基づいて、変換された高速パラレルビットストリームを直列化する。別の態様では、データ受信回路が、低速パラレルビットストリームが高速パラレルビットストリーム中に存在すると判断された場合に、高速パラレルビットストリームから低速パラレルビットストリームを復元する。高速基準周波数に基づいて低速パラレルビットストリームを直列化および非直列化することによって、追加の並直列変換器および直並列変換器を必要とすることなく高速シリアルバスを介して高速パラレルビットストリームおよび低速パラレルビットストリームを通信することが可能であり、したがって、送信回路と受信回路の両方で構成要素のコストおよび実装の複雑性が減る。

Description

優先出願
本出願は、その全体が参照により本明細書に組み込まれている、2015年11月12日に出願された「COMMUNICATING LOW-SPEED AND HIGH-SPEED PARALLEL BIT STREAMS OVER A HIGH-SPEED SERIAL BUS」と題する米国特許出願第14/939,020号の優先権を主張する。
本開示の技術は、一般に、シリアルバスを介してパラレルデータを通信することに関する。
モバイル通信デバイスは、現代社会においてますます一般的になっている。これらのモバイル通信デバイスの普及は、部分的には、そのようなデバイス上で現在可能になっている多くの機能によって促されている。そのようなデバイスの処理機能が増大していることは、モバイル通信デバイスが、純粋な通信ツールから高性能モバイルエンターテインメントセンターに進化し、したがって、ユーザエクスペリエンスの増進を可能にしていることを意味する。
高解像度カメラ、高精細度ディスプレイ、および高スループット記憶媒体など、ますます多くの高性能周辺デバイスがモバイル通信デバイスに追加される中、高性能周辺デバイスを制御するアプリケーションプロセッサは、リアルタイムで高性能周辺デバイスと通信するための高帯域幅データパイプを要求する。そのような高データ帯域幅の必要性を認識して、Mobile Industry Processor Interface(MIPI)アライアンスは、アプリケーションプロセッサと高性能周辺デバイスとの間の高スループットデータ通信を可能にする様々なシリアルデータバスを定義した。1つのそのようなMIPIシリアルデータバスは、M-PHYとして知られており、M-PHYは、最大で6ギガビット毎秒(6Gbps)のデータスループットをサポートすることが可能である。
M-PHYなどのシリアルデータバスを介したパラレルビットストリームの通信は、並直列変換器および直並列変換器のペアを介して達成され得る。シリアルデータバスの送信側では、並直列変換器が基準クロックに従ってパラレルビットストリームをシリアルビットストリームに直列化する。シリアルデータバスの受信側では、直並列変換器が同じく基準クロックに従ってシリアルビットストリームをパラレルビットストリームに非直列化する。並直列変換器および直並列変換器のペアが正しく機能するためには、基準クロックは、パラレルビットストリームのビットレートの倍数または約数である必要がある。この点について、追加のパラレルビットストリームが異なるビットレートに対応する場合に、追加のパラレルビットストリームを通信するために、追加の並直列変換器および直並列変換器のペアが必要とされ得る。結果として、シリアルデータバスの送信側と受信側の両方で構成要素のコストおよび実装の複雑性が増大する。
発明を実施するための形態で開示する態様は、高速シリアルバスを介して低速および高速パラレルビットストリームを通信することを含む。一態様では、データ送信回路が、低速パラレルビットストリームを高速パラレルビットストリームに変換し、次いで高速基準周波数に基づいて、変換された高速パラレルビットストリームを直列化する。別の態様では、データ受信回路が、低速パラレルビットストリームが高速パラレルビットストリーム中に存在すると判断された場合に、高速パラレルビットストリームから低速パラレルビットストリームを復元する。高速基準周波数に基づいて低速パラレルビットストリームを直列化および非直列化することによって、追加の並直列変換器および直並列変換器を必要とすることなく高速シリアルバスを介して高速パラレルビットストリームおよび低速パラレルビットストリームを通信することが可能であり、したがって、送信回路と受信回路の両方で構成要素のコストおよび実装の複雑性が減る。
一態様では、データ送信回路が提供される。データ送信回路は、高速シリアルバスを介した送信のために高速シリアルビットストリームを生成するために、高速基準周波数に基づいて高速ビットレートに対応する高速パラレルビットストリームを直列化するように構成された並直列変換器回路を含む。データ送信回路はまた、データ処理回路を含む。データ処理回路は、高速ビットレートよりも遅い低速ビットレートに対応する低速パラレルビットストリームを受信するように構成される。データ処理回路はまた、低速パラレルビットストリームを、高速ビットレートに対応する高速パラレルビットストリームに変換するように構成される。データ処理回路はまた、変換された高速パラレルビットストリームを並直列変換器回路に提供するように構成される。
別の態様では、高速シリアルバスを介して低速パラレルビットストリームを送信するための方法が提供される。本方法は、低速ビットレートに対応する低速パラレルビットストリームを受信するステップを含む。本方法はまた、低速パラレルビットストリームを、低速ビットレートよりも速い高速ビットレートに対応する高速パラレルビットストリームに変換するステップを含む。本方法はまた、高速シリアルバスを介した送信のために高速シリアルビットストリームを生成するために、高速基準周波数に基づいて、変換された高速パラレルビットストリームを直列化するステップを含む。
別の態様では、データ受信回路が提供される。データ受信回路は、高速ビットレートに対応する高速パラレルビットストリームを生成するために、高速基準周波数に基づいて、高速シリアルバスを介して受信された高速シリアルビットストリームを非直列化するように構成された直並列変換器回路を含む。データ受信回路はまた、データ処理回路を含む。データ処理回路は、高速ビットレートよりも遅い低速ビットレートに対応する低速パラレルビットストリームが高速パラレルビットストリーム中に存在するかどうかを判断するように構成される。データ処理回路はまた、低速パラレルビットストリームが高速パラレルビットストリーム中に存在すると判断された場合に、高速パラレルビットストリームから低速パラレルビットストリームを復元するように構成される。
別の態様では、高速シリアルバスを介して低速パラレルビットストリームを受信するための方法が提供される。本方法は、高速ビットレートに対応する高速パラレルビットストリームを生成するために、高速基準周波数に基づいて、高速シリアルバスを介して受信された高速シリアルビットストリームを非直列化するステップを含む。本方法はまた、高速ビットレートよりも遅い低速ビットレートに対応する低速パラレルビットストリームが高速パラレルビットストリーム中に存在するかどうかを判断するステップを含む。本方法はまた、低速パラレルビットストリームが高速パラレルビットストリーム中に存在すると判断された場合に、高速パラレルビットストリームから低速パラレルビットストリームを復元するステップを含む。
別の態様では、データ送信回路が提供される。データ送信回路は、高速シリアルバスを介した送信のために高速シリアルビットストリームを生成するために、高速基準周波数に基づいて高速ビットレートに対応する高速パラレルビットストリームを直列化するように構成された並直列変換器回路を含む。データ送信回路はまた、データ処理回路を含む。データ処理回路は、高速ビットレートよりも遅い低速ビットレートに対応する低速パラレルビットストリームを受信するように構成される。高速ビットレートを低速ビットレートで割ると、余りがある。データ処理回路はまた、低速ビットレートよりも速い第1の符号化ビットレートを定義するように構成される。第1の符号化ビットレートは、高速ビットレートの約数である。データ処理回路はまた、低速ビットレートよりも遅い第2の符号化ビットレートを定義するように構成される。第2の符号化ビットレートは、高速ビットレートの約数である。データ処理回路はまた、第1の符号化ビットレートと第2の符号化ビットレートとの間の符号化ビットレート比率を決定するように構成される。データ処理回路はまた、第1の符号化ビットレートおよび第2の符号化ビットレートに基づいて、符号化ビットレート比率に従って低速パラレルビットストリームを、高速ビットレートに対応する高速パラレルビットストリームに変換するように構成される。データ処理回路はまた、変換された高速パラレルビットストリームを並直列変換器回路に提供するように構成される。
高速パラレルビットストリームを高速シリアルビットストリームに直列化するように構成された例示的な並直列変換器の概略図である。 それぞれ高速送信機回路および低速送信機回路を使用して高速パラレルビットストリームおよび低速パラレルビットストリームを送信するように構成された例示的な従来の送信機回路の概略図である。 高速シリアルバスを介した送信のために高速パラレルビットストリームおよび低速パラレルビットストリームを直列化するように並直列変換器回路が構成される、例示的なデータ送信回路の概略図である。 高速シリアルバスを介した送信のために低速パラレルビットストリームを直列化するために図2のデータ送信回路が利用し得る例示的な送信プロセスを示すフローチャートである。 高速パラレルビットストリームおよび低速パラレルビットストリームを再生するために、図2の高速シリアルバスを介して受信された高速シリアルビットストリームを非直列化するように直並列変換器回路が構成される、例示的なデータ受信回路の概略図である。 高速パラレルビットストリームおよび低速パラレルビットストリームを再生するために、高速シリアルビットストリームを非直列化するために図4のデータ受信回路が利用し得る例示的な受信プロセスを示すフローチャートである。 パルス幅変調(PWM)0ビットおよびPWM1ビットの例示的なアナログフォーマットおよび例示的なデジタルフォーマットの概略図である。 図2の高速シリアルバスを介した送信のためにPWMパラレルビットストリームを直列化するように構成された例示的なデータ送信回路の概略図である。 図7のデータ送信回路において設けられ得る例示的なデータ処理回路の概略図である。 高速シリアルビットストリームからPWMビットを復元するために図4のデータ受信回路において設けられ得る例示的なデータ処理回路の概略図である。 図9のデータ処理回路において実装され得る例示的な状態機械の概略図である。 混合レート符号化方式に従って図2の高速シリアルバスを介した送信のために図7のPWMパラレルビットストリームを直列化するように構成された例示的なデータ送信回路の概略図である。 混合レート符号化方式をサポートする図11のデータ送信回路において用いられる混合レート符号化コントローラの例示的な図を提供する概略図である。 図2のデータ送信回路、図4のデータ受信回路、図7のデータ送信回路、図8のデータ処理回路、図9のデータ処理回路、および図11のデータ送信回路を含み得る例示的なプロセッサベースシステムのブロック図である。
ここで図面を参照して、本開示のいくつかの例示的な態様について説明する。「例示的」という語は、本明細書では「一例、事例、または例示としての働きをすること」を意味するために使用される。本明細書で「例示的」と説明する任意の態様は、必ずしも他の態様よりも好ましい、または有利なものと解釈されるべきではない。
発明を実施するための形態で開示する態様は、高速シリアルバスを介して低速および高速パラレルビットストリームを通信することを含む。一態様では、データ送信回路が、低速パラレルビットストリームを高速パラレルビットストリームに変換し、次いで高速基準周波数に基づいて、変換された高速パラレルビットストリームを直列化する。別の態様では、データ受信回路が、低速パラレルビットストリームが高速パラレルビットストリーム中に存在すると判断された場合に、高速パラレルビットストリームから低速パラレルビットストリームを復元する。高速基準周波数に基づいて低速パラレルビットストリームを直列化および非直列化することによって、追加の並直列変換器および直並列変換器を必要とすることなく高速シリアルバスを介して高速パラレルビットストリームおよび低速パラレルビットストリームを通信することが可能であり、したがって、送信回路と受信回路の両方で構成要素のコストおよび実装の複雑性が減る。
本開示の特定の態様を含む、高速シリアルバスを介して低速および高速パラレルビットストリームを通信する例示的な態様について述べる前に、パラレルビットストリームをシリアルビットストリームに直列化するように構成された並直列変換器、ならびに別個の並直列変換器/直並列変換器を使用して高速パラレルビットストリームおよび低速パラレルビットストリームを直列化/非直列化するように構成された従来の送信機/受信機回路の簡単な概要を、最初に図1Aおよび図1Bにおいて提供する。高速シリアルバスを介した低速および高速パラレルビットストリームを通信する特定の例示的な態様の説明は、以下で図2を参照しながら始める。
この点について、図1は、高速パラレルビットストリーム102を高速シリアルビットストリーム104に直列化するように構成された例示的な並直列変換器100の概略図である。高速パラレルビットストリーム102は、複数のバイナリビット周期106(1)〜106(M)を含む。複数のバイナリビット周期106(1)〜106(M)の各々は、複数のパラレルバイナリビット108(1)〜108(N)を含む。複数のバイナリビット周期106(1)〜106(M)の各々に関して、並直列変換器100は、複数のパラレルバイナリビット108(1)〜108(N)を高速シリアルビットストリーム104に直列化する。並直列変換器100は、基準クロック110(たとえば、発振器)によって提供された基準周波数に基づいて、高速パラレルビットストリーム102を直列化する。多くの通信システムでは、高速パラレルビットストリーム102および高速シリアルビットストリーム104は同じビットレートである。したがって、並直列変換器100の基準周波数が、高速パラレルビットストリーム102および高速シリアルビットストリーム104に対応するビットレートの倍数または約数である必要がある。そうでない場合、高速パラレルビットストリーム102および高速シリアルビットストリーム104を同じビットレートに維持することが可能ではないことがある。たとえば、高速パラレルビットストリーム102および高速シリアルビットストリーム104のビットレートが6ギガビット毎秒(6Gbps)である場合、並直列変換器100は、基準周波数が300メガヘルツ(300MHz)、600メガヘルツ(600MHz)などで提供される場合に、高速パラレルビットストリーム102を直列化することが可能であり得る。
したがって、並直列変換器100が、基準クロック110によって提供された基準周波数に基づいて、異なるビットレートに対応する別のパラレルビットストリームを適切に直列化することが、特に基準周波数が異なるビットレートの倍数または約数ではない場合に可能ではないことがある。この点について、図1Bは、それぞれ高速送信機回路118および低速送信機回路120を使用して高速パラレルビットストリーム114および低速パラレルビットストリーム116を送信するように構成された例示的な従来の送信機回路112の概略図である。
図1Bを参照すると、高速送信機回路118は、高速基準周波数126に基づいて高速シリアルビットストリーム124を生成するために高速パラレルビットストリーム114を直列化するように構成された第1の並直列変換器回路122を含む。高速パラレルビットストリーム114は、高速基準周波数126の倍数である高速ビットレートに対応する。低速送信機回路120は、低速基準周波数132に基づいて低速シリアルビットストリーム130を生成するために低速パラレルビットストリーム116を直列化するように構成された第2の並直列変換器回路128を含む。低速パラレルビットストリーム116は、低速基準周波数132の倍数である低速ビットレートに対応する。
従来の送信機回路112はまた、シリアルバス136に高速送信機回路118または低速送信機回路120を選択的に結合する切替え回路134を含み得る。切替え回路134がシリアルバス136に高速送信機回路118を結合したとき、従来の送信機回路112は、シリアルバス136を介して高速シリアルビットストリーム124を送信する。切替え回路134がシリアルバス136に低速送信機回路120を結合したとき、従来の送信機回路112は、シリアルバス136を介して低速シリアルビットストリーム130を送信する。
シリアルバス136は、高速受信機回路140および低速受信機回路142を含む従来の受信機回路138に結合される。高速受信機回路140は、高速基準周波数126に基づいて高速パラレルビットストリーム114を生成するために高速シリアルビットストリーム124を非直列化するように構成された第1の直並列変換器回路144を含む。低速受信機回路142は、低速基準周波数132に基づいて低速パラレルビットストリーム116を生成するために低速シリアルビットストリーム130を非直列化するように構成された第2の直並列変換器回路146を含む。
従来の受信機回路138はまた、シリアルバス136に高速受信機回路140または低速受信機回路142を選択的に結合する切替え回路148を含み得る。切替え回路148がシリアルバス136に高速受信機回路140を結合したとき、従来の受信機回路138は、シリアルバス136を介して高速シリアルビットストリーム124を受信する。切替え回路148がシリアルバス136に低速受信機回路142を結合したとき、従来の受信機回路138は、シリアルバス136を介して低速シリアルビットストリーム130を受信する。
引き続き図1Bを参照すると、従来の送信機回路112および従来の受信機回路138は、それぞれ、低速パラレルビットストリーム116を送信および受信するために、低速送信機回路120および低速受信機回路142に依存する。分離された低速送信機回路120および分離された低速受信機回路142は、従来の送信機回路112および従来の受信機回路138の構成要素のコストおよび占有面積を増大させる。さらに、切替え回路134と切替え回路148との間の同期を確実にするために、複雑な制御機構が必要とされ得るので、従来の送信機回路112および従来の受信機回路138の複雑性が増大する。したがって、高速送信機回路118および高速受信機回路140に基づいて高速パラレルビットストリーム114および低速パラレルビットストリーム116を通信することが望まれ得る。
この点について、図2は、高速シリアルバス208を介した送信のために高速パラレルビットストリーム204および低速パラレルビットストリーム206を直列化するように並直列変換器回路202が構成される、例示的なデータ送信回路200の概略図である。図2を参照すると、高速パラレルビットストリーム204は高速ビットレートに対応する。並直列変換器回路202は、高速シリアルバス208を介した送信のために高速シリアルビットストリーム212を生成するために、高速基準周波数210に基づいて高速パラレルビットストリーム204を直列化するように構成される。非限定的な例では、高速ビットレートは6Gbpsであり得、高速基準周波数210は600MHzであり得る。したがって、高速基準周波数210は高速ビットレートの約数であるので、並直列変換器回路202は高速パラレルビットストリーム204を適切に直列化することが可能である。
他方では、低速パラレルビットストリーム206は、高速ビットレートよりも遅い低速ビットレートに対応する。非限定的な例では、低速ビットレートは175メガビット毎秒(175Mbps)であり得る。さらに、低速ビットレート(たとえば、175Mbps)は、高速基準周波数210(たとえば、600MHz)の約数ではないことがある。したがって、低速ビットレートは、高速ビットレート(たとえば、6Gbps)の約数でもなく、高速ビットレートを低速ビットレートで割ると、余りが生じる。この点について、非限定的な例では、最初に低速ビットレートを、高速ビットレートの約数である調整済み低速ビットレートに調整する(たとえば、引き上げるまたは引き下げる)ことが必要であり得る。たとえば、低速ビットレートを175Mbpsから200Mbpsの調整済み低速ビットレートに引き上げることが可能であり得る。例示的な態様では、低速パラレルビットストリーム206はパルス幅変調(PWM)パラレルビットストリームであり得る。図7においてさらに後述するように、調整は、バイナリ1および0をPWMパラレルビットストリームに埋め込むことによって達成され得る。
高速基準周波数210に基づいて並直列変換器回路202を使用して低速パラレルビットストリーム206を直列化するために、データ送信回路200においてデータ処理回路214が設けられる。データ処理回路214は、低速パラレルビットストリーム206を高速パラレルビットストリーム204に変換し、変換された高速パラレルビットストリーム204を並直列変換器回路202に提供するように構成される。低速パラレルビットストリーム206を高速パラレルビットストリーム204に変換することによって、変換された高速パラレルビットストリーム204は高速ビットレートに対応する。次いで並直列変換器回路202は、高速シリアルビットストリーム212を生成するために、高速基準周波数210に基づいて、変換された高速パラレルビットストリーム204を直列化する。
引き続き図2を参照すると、データ処理回路214が高速パラレルビットストリーム204を受信した場合、データ処理回路214は、高速パラレルビットストリーム204を並直列変換器回路202に渡すだけである。データ処理回路214は、データ送信回路200の内部または外部に設けられ得る制御回路216に通信可能に結合され得る。制御回路216は、制御信号218に基づいて、高速パラレルビットストリーム204を渡すか、または低速パラレルビットストリーム206を変換するようにデータ処理回路214を構成し得る。制御回路216はまた、低速ビットレートが高速ビットレートの約数ではないと制御回路216が判断した場合に、低速パラレルビットストリーム206を低速ビットレートから調整済み低速ビットレートに調整し得る。
図3は、高速シリアルバス208を介した送信のために低速パラレルビットストリーム206を直列化するために図2のデータ送信回路200が利用し得る例示的な送信プロセス300を示すフローチャートである。図3を参照すると、データ送信回路200は、低速ビットレートに対応する低速パラレルビットストリーム206を受信する(ブロック302)。データ送信回路200はその後、低速パラレルビットストリーム206を、低速ビットレートよりも速い高速ビットレートに対応する高速パラレルビットストリーム204に変換する(ブロック304)。データ送信回路200は次いで、高速シリアルバス208を介した送信のために高速シリアルビットストリーム212を生成するために、高速基準周波数210に基づいて、変換された高速パラレルビットストリーム204を直列化する(ブロック306)。
再び図2を参照すると、高速パラレルビットストリーム204または低速パラレルビットストリーム206を含み得る高速シリアルビットストリーム212は、高速シリアルバス208を介して受信され、再び高速パラレルビットストリーム204または低速パラレルビットストリーム206に非直列化され得る。この点について、図4は、高速パラレルビットストリーム204および低速パラレルビットストリーム206を再生するために、図2の高速シリアルビットストリーム212を非直列化するように直並列変換器回路402が構成される、例示的なデータ受信回路400の概略図である。図2と図4との間の共通の要素は、その中に共通の要素番号とともに示されているので、本明細書では再び説明しない。
図4を参照すると、直並列変換器回路402は、高速シリアルバス208を介して高速シリアルビットストリーム212を受信する。前に述べたように、高速シリアルビットストリーム212は、高速パラレルビットストリーム204または変換された低速パラレルビットストリーム206のいずれかを含み得る。直並列変換器回路402は高速シリアルビットストリーム212を、高速パラレルビットストリーム204または変換された低速パラレルビットストリーム206のいずれかを含み得る高速パラレルビットストリーム404に非直列化する。データ処理回路406は高速パラレルビットストリーム404を受信し、高速パラレルビットストリーム404が低速パラレルビットストリーム206を含むかどうかを判断する。高速パラレルビットストリーム404が低速パラレルビットストリーム206を含むと判断された場合、データ処理回路406は、高速パラレルビットストリーム404から低速パラレルビットストリーム206を復元する。高速パラレルビットストリーム404が低速パラレルビットストリーム206を含まない場合、データ処理回路406は、高速パラレルビットストリーム204として高速パラレルビットストリーム404を出力するだけである。
非限定的な例では、データ処理回路406は、制御回路408によって制御信号410を介して有効化または無効化され得る。この点について、データ処理回路406は、制御回路408がデータ処理回路406を有効化したときに、高速パラレルビットストリーム404から低速パラレルビットストリーム206を復元する。対照的に、データ処理回路406は、制御回路408がデータ処理回路406を無効化したときに、高速パラレルビットストリーム204として高速パラレルビットストリーム404を出力するだけである。
図5は、高速パラレルビットストリーム204および低速パラレルビットストリーム206を再生するために、高速シリアルビットストリーム212を非直列化するために図4のデータ受信回路400が利用し得る例示的な受信プロセス500を示すフローチャートである。図5を参照すると、データ受信回路400は、高速ビットレートに対応する高速パラレルビットストリーム404を生成するために、高速シリアルバス208を介して受信された高速シリアルビットストリーム212を非直列化する(ブロック502)。データ受信回路400はその後、高速ビットレートよりも遅い低速ビットレートに対応する低速パラレルビットストリーム206が高速パラレルビットストリーム404中に存在するかどうかを判断する(ブロック504)。データ受信回路400は、低速パラレルビットストリーム206が高速パラレルビットストリーム404中に存在すると判断された場合に、高速パラレルビットストリーム404から低速パラレルビットストリーム206を復元する(ブロック506)。
非限定的な例では、図2および図4の高速シリアルバス208は、MIPI M-PHY高速シリアルバスまたはMIPI C-PHY高速シリアルバスなど、MIPIアライアンス(MIPI)高速シリアルバスであってよい。したがって、図2のデータ送信回路200は、並直列変換器回路202を使用して低速パラレルビットストリーム206としてPWMパラレルビットストリームを送信するように適合され得る。同様に、図4のデータ受信回路400は、直並列変換器回路402を使用して低速パラレルビットストリーム206としてPWMパラレルビットストリームを受信するように適合され得る。低速パラレルビットストリーム206としてPWMパラレルビットストリームを送信および受信することに関係する例示的な態様について、次に説明する。
PWMは、アナログ情報ビットをデジタルパルス信号に符号化するための変調技法である。この点について、図6は、PWM0ビット(PWMビット0)およびPWM1ビット(PWMビット1)の例示的なアナログフォーマット600および例示的なデジタルフォーマット602の概略図である。
図6を参照すると、アナログフォーマット600では、PWMビット0およびPWMビット1は、それぞれ低電圧604および高電圧606に対応するT1およびT2の相対持続時間に基づいて符号化され得る。言い換えれば、PWMビット0およびPWMビット1は、T1とT2のとの間の比率に基づいてアナログフォーマット600において定義される。図6に示すように、非限定的な例では、T1とT2との間の2対1(2:1)の比率がPWMビット0を定義し、T1とT2との間の1対2(1:2)の比率がPWMビット1を定義する。PWMビット0およびPWMビット1が区別可能なままである限り、PWMビット0およびPWMビット1がT1とT2のとの間の任意の比率に基づいて定義されてよいことを諒解されたい。
デジタルフォーマット602では、低電圧604および高電圧606は、それぞれバイナリ0およびバイナリ1を表すために使用され得る。したがって、T1およびT2は、それぞれ、バイナリ0の数(N0)およびバイナリ1の数(N1)に対応し得る。この点について、N0とN1との間の比率が、デジタルフォーマット602においてPWMビット0およびPWMビット1を表すために定義され得る。上記の非限定的な例によれば、N0とN1との間の2:1の比率がPWMビット0を定義し、N0とN1との間の1:2の比率がPWMビット1を定義する。図6に示すように、PWMビット0およびPWMビット1はそれぞれ、30個のバイナリビットにより定義され得る。この点について、PWMビット0のデジタルフォーマット602は、20個のバイナリ0と、それに続く10個のバイナリ1とを含む。同様に、PWMビット1のデジタルフォーマット602は、10個のバイナリ0と、それに続く20個のバイナリ1とを含む。2:1および1:2の比率が維持される限り、PWMビット0およびPWMビット1が30個よりも多いまたは少ないバイナリビットによって定義されてよいことを諒解されたい。PWMビット0およびPWMビット1が区別可能なままである限り、PWMビット0およびPWMビット1がN0とN1との間の任意の比率に基づいて定義されてよいことも諒解されたい。デジタルフォーマット602におけるPWMビット0およびPWMビット1を定義するN0とN1との間の比率は、以下「事前に定義されたPWMビットフォーマット」と呼ぶ。
引き続き図6を参照すると、PWMビット0およびPWMビット1は、N0個のバイナリ0とそれに続くN1個のバイナリ1によりデジタルフォーマット602において符号化されるので、PWMビット0およびPWMビット1は、立下りエッジ608で始まり、立下りエッジ610で終わる。さらに、立下りエッジ608と立下りエッジ610との間に立上りエッジ612がある。図9および図10においてさらに後述するように、そのような特性は、図4のデータ処理回路406が高速パラレルビットストリーム404から1つまたは複数のPWMビットを復元するのを助けることができる。
図7は、図2の高速シリアルバス208を介した送信のためにPWMパラレルビットストリーム702を直列化するように構成された例示的なデータ送信回路700の概略図である。図2と、図6と、図7との間の共通の要素は、その中に共通の要素番号とともに示されているので、本明細書では再び説明しない。
図7を参照すると、非限定的な例では、データ送信回路700はMIPI M-PHY送信回路であり得、並直列変換器回路202は並直列変換器回路/直並列変換器(SerDes)回路であり得る。PWMパラレルビットストリーム702は、構成情報を伝達するために使用されてよく、したがって通常、信頼性およびロバストネスを保証するために低速パラレルビットストリーム206(図示せず)としてデータ送信回路700に提供される。
データ送信回路700は、PWMパラレルビットストリーム702を、低速ビットレートよりも速い高速ビットレートに対応する高速パラレルビットストリーム706に変換するように構成されたデータ処理回路704を含む。高速パラレルビットストリーム706は、複数のバイナリビット周期708(1)〜708(N)を含む。複数のバイナリビット周期708(1)〜708(N)の各々はさらに、第1の数のパラレルバイナリビット710(1)〜710(M)を含む。この点について、高速パラレルビットストリーム706は、複数のバイナリビット712(1)(1)〜712(N)(M)を含む。PWMパラレルビットストリーム702は、複数のPWMビット周期714(1)〜714(X)を含む。複数のPWMビット周期714(1)〜714(X)の各々はさらに、第2の数のパラレルPWMビット716(1)〜716(Y)を含む。この点について、PWMパラレルビットストリーム702は、複数のPWMビット718(1)(1)〜718(X)(Y)を含む。
説明の便宜のために、Table 1(表1)の非限定的な例が、以下で、高速シリアルバス208を介してPWMパラレルビットストリーム702を送信および受信する機能的態様および動作原理を示すために使用される。機能的態様および動作原理は、Table 1(表1)の非限定的な例以外でも適用可能であることを諒解されたい。
Figure 2018533791
引き続き図7を参照すると、Table 1(表1)の非限定的な例によれば、高速ビットレートは、低速ビットレートおよび高速基準周波数210(図示せず)の倍数である。したがって、データ処理回路704が、高速基準周波数210に基づく並直列変換器回路202による直列化のために、PWMパラレルビットストリーム702を高速パラレルビットストリーム706に変換することが可能である。
前述のように、PWMパラレルビットストリーム702は、複数のPWMビット718(1)(1)〜718(X)(Y)を含む。この点について、データ処理回路704は、複数のPWMビット718(1)(1)〜718(X)(Y)の各々を複数のバイナリビット周期708(1)〜708(N)のうちの1つまたは複数に変換するように構成される。
非限定的な例では、PWMビット718(1)(1)は、図6のPWMビット1に対応する。事前に定義されたPWMビットフォーマットに従ってPWMビット718(1)(1)を変換するために、データ処理回路704は最初に、高速パラレルビットストリーム706においてPWMビット718(1)(1)を表すために使用されるバイナリビットの数を定義するビット乗数値(MB)を決定する。この点について、MBは、以下の式1に示すように、N0およびN1の合計に等しい。
MB=N0+N1 (式1)
データ処理回路704は、高速ビットレートを低速ビットレートで割ることによってMBを計算し得る。Table 1(表1)の非限定的な例によれば、高速ビットレートおよび低速ビットレートは、それぞれ6Gbpsおよび200Mbpsである。したがって、MBは、以下の式2に基づいて計算され得る。
MB=6Gbps÷200Mbps=30 (式2)
この点について、PWMビット718(1)(1)は、高速パラレルビットストリーム706において30個のバイナリビットによって表される。Table 1(表1)の非限定的な例によれば、複数のバイナリビット周期708(1)〜708(N)の各々は、10個のパラレルバイナリビットを含む。したがって、PWMビット718(1)(1)は、データ処理回路704によってバイナリビット周期708(1)〜708(3)に符号化される。さらに、図6を参照しながら説明したように、PWMビット1のデジタルフォーマット602(図示せず)によれば、バイナリビット周期708(1)は、10個のバイナリ0を含み、PWMビット1のデジタルフォーマット602におけるN0に相当する。バイナリビット周期708(2)〜708(3)はそれぞれ、20個のバイナリ1を含み、PWMビット1のデジタルフォーマット602におけるN1に相当する。
別の非限定的な例では、式2において計算されたMBが、複数のバイナリビット周期708(1)〜708(N)の各々における第1の数のパラレルバイナリビット710(1)〜710(M)の倍数であることが必要であり得る。これは、複数のPWMビット718(1)(1)〜718(X)(Y)の各々が、複数のバイナリビット周期708(1)〜708(N)の中の計算された数のバイナリビット周期に符号化され得ることを保証するためである。非限定的な例では、計算された数のバイナリビット周期は、MBを第1の数のパラレルバイナリビット710(1)〜710(M)で割ることによって決定された正の整数である。したがって、MBを、複数のバイナリビット周期708(1)〜708(N)の各々における第1の数のパラレルバイナリビット710(1)〜710(M)で割ると、余りが生じる場合には、MBを調整する必要があり得る。たとえば、PWMパラレルビットストリーム702の低速ビットレートは、240メガビット毎秒(240Mbps)であり得る。結果として、式2に基づいて計算されたMBは、25に等しい。25のMBは、複数のバイナリビット周期708(1)〜708(N)の各々における、Table 1(表1)によれば10である第1の数のパラレルバイナリビット710(1)〜710(M)の倍数ではないので、データ処理回路704はMBを、第1の数のパラレルバイナリビット710(1)〜710(M)の倍数である整数値(たとえば、30)に調整する必要がある。
引き続き図7を参照すると、データ処理回路704は、PWMビット718(1)(1)を表すバイナリビット周期708(1)〜708(3)を、バイナリビット周期708(1)〜708(3)を高速シリアルビットストリーム212に直列化する並直列変換器回路202に出力する。したがって、PWMパラレルビットストリーム702における残りの複数のPWMビット718(1)(2)〜718(X)(Y)は、高速パラレルビットストリーム706に符号化され、高速シリアルビットストリーム212に直列化され得る。
図8は、図7のデータ送信回路700において設けられ得る例示的なデータ処理回路800の概略図である。図2と、図7と、図8との間の共通の要素は、その中に共通の要素番号とともに示されているので、本明細書では再び説明しない。
図8を参照すると、データ処理回路800は、第1のマルチプレクサ802、第2のマルチプレクサ804、および低速データ処理回路806を含む。低速データ処理回路806は、図7を参照しながら説明した例示的な態様に従って、PWMパラレルビットストリーム702を高速パラレルビットストリーム204に符号化するように構成される。低速データ処理は、制御回路216によって制御信号218を介して有効化または無効化される。制御回路216は、データ処理回路800が高速パラレルビットストリーム204を受信したときに、低速データ処理回路806を無効化する。したがって、データ処理回路800は、高速パラレルビットストリーム204を第1のマルチプレクサ802から第2のマルチプレクサ804に、そして並直列変換器回路202(図示せず)に渡すだけである。制御回路216は、データ処理回路800がPWMパラレルビットストリーム702を受信したときに、低速データ処理回路806を有効化する。低速データ処理回路806を有効化することによって、制御信号218は、PWMパラレルビットストリーム702を低速データ処理回路806に向け、PWMパラレルビットストリーム702が第2のマルチプレクサ804から直接出力されるのを防ぐ。
低速データ処理回路806は、PWMギアセレクタ808、カウンタ810、ビットセレクタ812、エンコーダ814、および第3のマルチプレクサ816を含む。制御回路216はギア選択信号818を介して、PWMギアセレクタ808を、MIPIによって定義された7個のPWMギア(図示せず)のうちの1つに設定する。本質的に、PWMギアは、PWMパラレルビットストリーム702の低速ビットレートを定義する。図7において前述したように、低速ビットレートおよび高速ビットレートが知られると、データ処理回路800は、複数のPWMビット718(1)(1)〜718(X)(Y)(図示せず)の各々を高速パラレルビットストリーム706に符号化するためのMBを決定することが可能である。
図7において前述したように、複数のPWMビット周期714(1)〜714(X)(図示せず)の各々は、第2の数のパラレルPWMビット716(1)〜716(Y)(図示せず)を含む。さらに、Table 1(表1)の非限定的な例によれば、第2の数のパラレルPWMビット716(1)〜716(Y)は、20個のPWMビットに等しい。したがって、カウンタ810は、カウンタ810がPWMデータフェッチ信号820を第1のマルチプレクサ802に提供するたびに、複数のPWMビット718(1)(1)〜718(X)(Y)の中の10個のPWMビットをビットセレクタ812に提供するように、第1のマルチプレクサ802を制御する。
ビットセレクタ812は、第1のマルチプレクサ802から10個のPWMビットを受信し、一度に1つのPWMビットをエンコーダ814に提供する。エンコーダ814は、図7で述べた機能的態様および動作原理に従って、ビットセレクタ812によって提供されたPWMビットを、複数のバイナリビット周期708(1)〜708(N)の中の計算された数のバイナリビット周期に符号化する。複数のバイナリビット周期708(1)〜708(N)の各々における第1の数のパラレルバイナリビット710(1)〜710(M)を符号化すると、エンコーダ814は、符号化された第1の数のパラレルバイナリビット710(1)〜710(M)を第3のマルチプレクサ816に提供する。第3のマルチプレクサ816は次いで、符号化された第1の数のパラレルバイナリビット710(1)〜710(M)を第2のマルチプレクサ804に、そして並直列変換器回路202に提供する。
場合によっては、低速データ処理回路806が有効化されているときにエンコーダ814をバイパスすることが必要であり得る。この点について、制御回路216は、エンコーダ814を経ずにビットセレクタ812によって受信された10個のPWMビットをフラッシュするために、PWM出力信号822を第3のマルチプレクサ816に提供し得る。
図4において前述したように、データ処理回路406は、高速パラレルビットストリーム404から低速パラレルビットストリーム206を復元するように構成される。この点について、図9は、高速シリアルビットストリーム212からPWMビットを復元するために図4のデータ受信回路400において設けられ得る例示的なデータ処理回路900の概略図である。図4と、図6と、図9との間の共通の要素は、その中に共通の要素番号とともに示されているので、本明細書では再び説明しない。
図9を参照すると、データ処理回路900は、PWMビット検出論理902、PWM検出コントローラ904、およびPWM直並列変換器906を含む。図6において前述したように、デジタルフォーマット602(図示せず)において符号化されるとき、PWMビット0(図示せず)およびPWMビット1(図示せず)は、立下りエッジ608(図示せず)で始まり、立下りエッジ610(図示せず)で終わる。さらに、立下りエッジ608と立下りエッジ610との間に立上りエッジ612(図示せず)がある。したがって、PWMビット検出論理902が高速パラレルビットストリーム404を受信したとき、PWMビット検出論理902は最初に、立下りエッジ608を検出しようとする。立下りエッジ608を検出すると、PWMビット検出論理902は、PWM検出コントローラ904に第1の立下りエッジ指示908を提供する。次いで、PWMビット検出論理902は引き続き、立上りエッジ612を期待する。非限定的な例では、PWMビット検出論理902は、第1のカウンタ910および第2のカウンタ912を含み得る。この点について、PWMビット検出論理902が高速パラレルビットストリーム404において受信するバイナリビットごとに、PWMビット検出論理902は、受信されたバイナリビットが0である場合に第1のカウンタ910を増分し、受信されたバイナリビットが1である場合に第2のカウンタ912を増分する。立上りエッジ612を検出すると、PWMビット検出論理902は、PWM検出コントローラ904に立上りエッジ指示914を提供する。次いで、PWMビット検出論理902は引き続き、立下りエッジ610を期待する。ここでも、PWMビット検出論理902が高速パラレルビットストリーム404において受信するバイナリビットごとに、PWMビット検出論理902は、受信されたバイナリビットが0である場合に第1のカウンタ910を増分し、受信されたバイナリビットが1である場合に第2のカウンタ912を増分する。立下りエッジ610を検出すると、PWMビット検出論理902は、PWM検出コントローラ904に第2の立下りエッジ指示916を提供する。
立下りエッジ608、立上りエッジ612、そして立下りエッジ610を検出することによって、PWMビット検出論理902は、高速パラレルビットストリーム404においてPWMビットを検出している。その後、PWMビット検出論理902は、第1のカウンタ910におけるバイナリ0のカウント、第2のカウンタ912におけるバイナリ1のカウント、および事前に定義されたPWMビットフォーマットに基づいて、検出されたPWMビットがPWMビット0であるか、それともPWMビット1であるかを判断する。次いで、PWMビット検出論理902は、判断されたPWMビット0または判断されたPWMビット1をPWM直並列変換器906に提供する。PWM直並列変換器906は、PWMビット検出論理902から既定数のPWMビット(たとえば、10個のPWMビット)を受信すると、制御回路408にPWMデータ有効指示918を提供する。PWM直並列変換器906はまた、低速パラレルビットストリーム206(図示せず)の一部として既定数のPWMビットを出力する。
引き続き図9を参照すると、PWM検出コントローラ904は、タイマー920を含み得る。非限定的な例では、PWM検出コントローラ904は、第1の立下りエッジ指示908を受信すると、タイマー920を事前に定義されたタイムアウト値に設定する。PWM検出コントローラ904は、PWM検出コントローラ904が第2の立下りエッジ指示916を受信する前にタイマー920が終了した場合に、PWM直並列変換器906にタイムアウト指示922を提供する。タイムアウト指示922は、PWMビット検出論理902が高速パラレルビットストリーム404において有効PWMビットを検出できなかったことを示す。PWM検出コントローラ904はまた、タイマー920が終了すると、制御回路408にPWMデータ無効指示924を提供し得る。
データ処理回路900は、PWM検出コントローラ904において動作している状態機械に従って機能するように構成され得る。この点について、図10は、図9のデータ処理回路900において実装され得る例示的な状態機械1000の概略図である。図6および図9の要素は、図10に関連して参照され、ここでは再び説明しない。
図10を参照すると、データ処理回路900(図示せず)は最初、オフ状態1002にとどまり得る。データ処理回路900は、データ処理回路900が制御信号410(図示せず)によって有効化されたときに、オフ状態1002からアイドル状態1004に移行する。アイドル状態1004では、データ処理回路900は、PWMビット検出論理902(図示せず)が立下りエッジ608(図示せず)を検出するのを待つ。データ処理回路900は、PWMビット検出論理902から第1の立下りエッジ指示908を受信すると、アイドル状態1004から低-高移行検出状態1006に移る。PWM検出コントローラ904(図示せず)は、低-高移行検出状態1006に入ると、タイマー920(図示せず)を開始する。
低-高移行検出状態1006では、データ処理回路900は、PWMビット検出論理902が立上りエッジ612(図示せず)を検出するのを待つ。データ処理回路900は、PWMビット検出論理902から立上りエッジ指示914を受信すると、低-高移行検出状態1006から高-低移行検出状態1008に移る。データ処理回路900は、立上りエッジ指示914が受信される前にタイマー920が終了し、タイムアウト指示922が生成された場合に、アイドル状態1004に戻る。
高-低移行検出状態1008では、データ処理回路900は、PWMビット検出論理902が立下りエッジ610(図示せず)を検出するのを待つ。データ処理回路900は、PWMビット検出論理902から第2の立下りエッジ指示916を受信すると、再び高-低移行検出状態1008から低-高移行検出状態1006に移る。この時点で、データ処理回路900は、PWMビットを検出している。一方、タイマー920が終了し、タイムアウト指示922が生成されたときに、データ処理回路900が立上りエッジ指示914を受信できていない場合、データ処理回路900はアイドル状態1004に戻る。アイドル状態1004、低-高移行検出状態1006、および高-低移行検出状態1008のいずれにおいても、データ処理回路900が制御信号410によって無効化されたときには、データ処理回路900はオフ状態1002に戻る。非限定的な例では、制御信号410は、アサートされたときにデータ処理回路900を有効化し、アサート解除されたときにデータ処理回路900を無効化する働きをし得る。
図2において前述したように、低速ビットレートが高速基準周波数210の約数ではないとき、最初に低速ビットレートを、高速ビットレートの約数である調整済み低速ビットレートに調整する(たとえば、引き上げるまたは引き下げる)ことが必要であり得る。図7においてさらに示し、説明したように、PWMパラレルビットストリーム702の低速ビットレートは、複数のPWMビット718(1)(1)〜718(X)(Y)の各々が高速パラレルビットストリーム706において30個のバイナリビットによって表され得るように、200Mbpsに調整される。代替的に、PWMパラレルビットストリーム702の低速ビットレートを、高速ビットレートの約数である調整済み低速ビットレートに調整することなく、混合レート符号化方式に基づいて複数のPWMビット718(1)(1)〜718(X)(Y)を符号化することが可能であり得る。
混合レート符号化方式は、第1の符号化ビットレートおよび第2の符号化ビットレートを定義することを伴う。第1の符号化ビットレートは、PWMパラレルビットストリーム702の低速ビットレートよりも速く、第2の符号化ビットレートは、PWMパラレルビットストリーム702の低速ビットレートよりも遅い。第1の符号化ビットレートと第2の符号化ビットレートの両方は、高速基準周波数210の約数である。さらに、高速パラレルビットストリーム706の高速ビットレートを第1の符号化ビットレートで割った結果は、複数のバイナリビット周期708(1)〜708(N)の各々における第1の数のパラレルバイナリビット710(1)〜710(M)の倍数でなければならない。同様に、高速パラレルビットストリーム706の高速ビットレートを第2の符号化ビットレートで割った結果も、複数のバイナリビット周期708(1)〜708(N)の各々における第1の数のパラレルバイナリビット710(1)〜710(M)の倍数でなければならない。複数のPWMビット718(1)(1)〜718(X)(Y)は、第1の符号化ビットレートと第2の符号化ビットレートとの間の符号化ビットレート比率に従って符号化される。以下で図12を参照しながらさらに述べるように、符号化ビットレート比率は、PWMパラレルビットストリーム702の低速ビットレートと合致する平均ビットレートをもたらすように決定され得る。
非限定的な例では、PWMパラレルビットストリーム702の低速ビットレートは、190.625メガビット毎秒(190.625Mbps)であり得、これは、高速基準周波数210(Table 1(表1)によれば600MHz)の約数ではなく、高速パラレルビットストリーム706の高速ビットレート(Table 1(表1)によれば6Gbps)の約数でもない。したがって、第1の符号化ビットレートおよび第2の符号化ビットレートを、それぞれ200Mbpsおよび100メガビット毎秒(100Mbps)として選択することが可能であり得る。
この点について、第1の符号化ビットレート(200Mbps)は、PWMパラレルビットストリーム702の低速ビットレート(192.625Mbps)よりも高く、高速パラレルビットストリーム706の高速ビットレート(6Gbps)の約数である。上記の式2によれば、複数のPWMビット718(1)(1)〜718(X)(Y)の中のPWMビットが、高速パラレルビットストリーム706において30個のバイナリビットに符号化される。第2の符号化ビットレート(100Mbps)は、PWMパラレルビットストリーム702の低速ビットレート(192.625Mbps)よりも低く、高速パラレルビットストリーム706の高速ビットレート(6Gbps)の約数である。上記の式2によれば、複数のPWMビット718(1)(1)〜718(X)(Y)の中のPWMビットが、高速パラレルビットストリーム706において60個のバイナリビットに符号化される。第1の符号化ビットレートと第2の符号化ビットレートとの間の符号化ビットレート比率が29対3(29:3)である場合、複数のPWMビット718(1)(1)〜718(X)(Y)は、第1の符号化ビットレートに基づいて29回、第2の符号化ビットレートに基づいて3回、符号化される。結果として、符号化ビットレート比率に基づいて生成された平均ビットレートは、PWMパラレルビットストリーム702の低速ビットレートと合致する(たとえば、((200Mbps*29)+(100Mbps*3))/(29+3)=192.625Mbps)。
この点について、図11は、混合レート符号化方式に従って図2の高速シリアルバス208を介した送信のために図7のPWMパラレルビットストリーム702を直列化するように構成された例示的なデータ送信回路1100の概略図である。図2と、図6と、図7と、図11との間の共通の要素は、その中に共通の要素番号とともに示されているので、本明細書では再び説明しない。
図11を参照すると、データ送信回路1100はデータ処理回路704'を含む。データ処理回路704'は、複数のPWMビット718(1)(1)〜718(X)(Y)の中のPWMビットが第1の符号化ビットレート(たとえば、200Mbps)に従って符号化されるか、それとも第2の符号化ビットレート(たとえば、100Mbps)に従って符号化されるかを、第1の符号化ビットレートと第2の符号化ビットレートとの間の符号化ビットレート比率(たとえば、29:3)に基づいて判断するように構成された混合レート符号化コントローラ1102を含む。
この点について、混合レート符号化コントローラ1102が、第1の符号化ビットレートに基づいてPWMビット718(1)(1)を符号化すると判断した場合、PWMビット718(1)(1)は、高速パラレルビットストリーム706において30個のバイナリビットによって表される。したがって、PWMビット718(1)(1)は、データ処理回路704'によって、第1の高速PWMビット表現718'(1)(1)における3つのバイナリビット周期708'(1)〜708'(3)に符号化される。さらに、図6を参照しながら説明したように、PWMビット1のデジタルフォーマット602(図示せず)によれば、バイナリビット周期708'(1)は、10個のバイナリ0を含み、PWMビット1のデジタルフォーマット602におけるN0に等しい。バイナリビット周期708'(2)〜708'(3)はそれぞれ、20個のバイナリ1を含み、PWMビット1のデジタルフォーマット602におけるN1に等しい。
対照的に、混合レート符号化コントローラ1102が、第2の符号化ビットレートに基づいてPWMビット718(1)(1)を符号化すると判断した場合、PWMビット718(1)(1)は、高速パラレルビットストリーム706において60個のバイナリビットによって表される。したがって、PWMビット718(1)(1)は、データ処理回路704'によって、第2の高速PWMビット表現718''(1)(1)における6つのバイナリビット周期708''(1)〜708''(6)に符号化される。さらに、図6を参照しながら説明したように、PWMビット1のデジタルフォーマット602(図示せず)によれば、PWMビット1を定義するN0とN1との間の1:2の比率を維持するために、バイナリビット周期708''(1)〜708''(2)はそれぞれ10個のバイナリ0を含む。バイナリビット周期708''(3)〜708''(6)はそれぞれ10個のバイナリ1を含む。したがって、PWMビット1を定義するN0とN1との間の1:2の比率は、第2の高速PWMビット表現718''(1)(1)において維持される。
引き続き図11を参照すると、データ処理回路704'は、第1の符号化ビットレートと第2の符号化ビットレートとの間の符号化ビットレート比率に従って、第1の高速PWMビット表現718'(1)(1)または第2の高速PWMビット表現718''(1)(1)を、第1の高速PWMビット表現718'(1)(1)または第2の高速PWMビット表現718''(1)(1)を高速シリアルビットストリーム212に直列化する並直列変換器回路202に出力する。したがって、PWMパラレルビットストリーム702における残りの複数のPWMビット718(1)(2)〜718(X)(Y)は、第1の高速パラレルビットストリーム706'または第2の高速パラレルビットストリーム706''に符号化され、その後、高速シリアルビットストリーム212に直列化され得る。
図12は、混合レート符号化方式をサポートする図11の混合レート符号化コントローラ1102の例示的な図を提供する概略図である。図11と図12との間の共通の要素は、その中に共通の要素番号とともに示されているので、本明細書では再び説明しない。図12を参照すると、混合レート符号化コントローラ1102は、加算要素1200、nビットレジスタ1202、およびコントローラ1204を含む。加算要素1200は、複数のPWMビット718(1)(1)〜718(X)(Y)の中の受信されたPWMビットごとに、nビットレジスタ1202を1だけ増分するように構成される。nビットレジスタ1202は、合計でnの2乗(2n)個の異なる値を含むことができる。この点について、非限定的な例では、nが6に等しい場合、nビットレジスタ1202は6ビットレジスタ1202であり、最大で0から63まで及ぶ64(64=26)個の異なる値を含むことができる。したがって、6ビットレジスタ1202は、63の後はオーバーフローし、0にリセットする。
引き続き図12を参照すると、非限定的な例では、混合レート符号化コントローラ1102は、nビットレジスタ1202が0であるときに第2の符号化ビットレートに基づいて、複数のPWMビット718(1)(2)〜718(X)(Y)の中のPWMビットを符号化し、nビットレジスタ1202が0ではないときに第1の符号化ビットレートに基づいて、複数のPWMビット718(1)(2)〜718(X)(Y)の中のPWMビットを符号化するように構成され得る。第1の符号化ビットレートと第2の符号化ビットレートとの間の符号化ビットレート比率(たとえば、29:3)を設定するために、加算要素1200は、以下「利得」と呼ぶ制御値に初期化される。この点について、第1の符号化ビットレートと第2の符号化ビットレートとの間の符号化ビットレート比率は、以下の式3に基づいて決定され得る。
符号化ビットレート比率=(2n-利得):(利得) (式3)
したがって、混合レート符号化コントローラ1102が第1の符号化ビットレート(P1)および第2の符号化ビットレート(P2)に基づいて複数のPWMビット718(1)(2)〜718(X)(Y)の中のPWMビットを符号化する時間の割合は、以下の式4に基づいて決定され得る。
P1=(2n-利得)/(2n×100) (式4)
P2=1-P1=利得/(2n×100)
式3および4によれば、利得が0に等しいとき、P1およびP2は、それぞれ100パーセント(100%)および0パーセント(0%)となる。この点について、混合レート符号化コントローラ1102は、第1の符号化ビットレートのみに基づいて複数のPWMビット718(1)(2)〜718(X)(Y)を符号化する。対照的に、利得が2nに等しいとき、P1およびP2は、それぞれ0%および100%となる。この点について、混合レート符号化コントローラ1102は、第2の符号化ビットレートのみに基づいて複数のPWMビット718(1)(2)〜718(X)(Y)を符号化する。利得が0よりも大きく、2nよりも小さい(0<利得<2n)とき、P1およびP2は両方とも、0よりも大きくなる。したがって、混合レート符号化コントローラ1102は、P1およびP2に従って、第1の符号化ビットレートおよび第2の符号化ビットレートに基づいて複数のPWMビット718(1)(2)〜718(X)(Y)を符号化する。したがって、PWMパラレルビットストリーム702の平均ビットレートは、以下の式5で表され得る。
平均ビットレート=(第1の符号化ビットレート)×P1+
(第2の符号化ビットレート)×P2 (式5)
本明細書で開示する態様による図2のデータ送信回路200、図4のデータ受信回路400、図7のデータ送信回路700、図8のデータ処理回路800、図9のデータ処理回路900、および図11のデータ送信回路1100は、任意のプロセッサベースデバイスに接続され得る。例としては、限定ではないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、携帯電話、セルラーフォン、スマートフォン、タブレット、ファブレット、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤおよび自動車が含まれる。
この点について、図13は、図2のデータ送信回路200、図4のデータ受信回路400、図7のデータ送信回路700、図8のデータ処理回路800、図9のデータ処理回路900、および図11のデータ送信回路1100をサポートし得るプロセッサベースシステム1300の一例を示す。この例では、プロセッサベースシステム1300は、各々が1つまたは複数のプロセッサ1304を含む、1つまたは複数の中央処理装置(CPU)1302を含む。非限定的な例では、1つまたは複数のプロセッサ1304は、それぞれ図2、図4、および図11の制御回路216、制御回路408、および/または混合レート符号化コントローラ1102の機能をサポートし得る。CPU1302は、一時的に記憶されているデータに迅速にアクセスするために、プロセッサ1304に結合されたキャッシュメモリ1306を有し得る。CPU1302は、システムバス1308に結合される。よく知られているように、CPU1302は、システムバス1308を介してアドレス情報、制御情報、およびデータ情報を交換することによって、他のデバイスと通信する。図13には示されていないが、複数のシステムバス1308が設けられてよく、各システムバス1308は異なるファブリックを構成する。
他のマスタデバイスおよびスレーブデバイスがシステムバス1308に接続されてよい。図13に示すように、これらのデバイスは、例として、メモリシステム1310、1つまたは複数の入力デバイス1312、1つまたは複数の出力デバイス1314、1つまたは複数のネットワークインターフェースデバイス1316、および1つまたは複数のディスプレイコントローラ1318を含むことができる。入力デバイス1312は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む任意のタイプの入力デバイスを含むことができる。出力デバイス1314は、限定はしないが、オーディオ、ビデオ、他の視覚的インジケータなどを含む任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス1316は、ネットワーク1320との間のデータの交換を可能にするように構成された任意のデバイスであり得る。ネットワーク1320は、限定はしないが、有線ネットワークもしくはワイヤレスネットワーク、プライベートネットワークもしくは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイヤレスローカルエリアネットワーク(WLAN)、ワイドエリアネットワーク(WAN)、BLUETOOTH(登録商標)ネットワーク、またはインターネットを含む、任意のタイプのネットワークであり得る。ネットワークインターフェースデバイス1316は、任意のタイプの所望の通信プロトコルをサポートするように構成され得る。メモリシステム1310は、1つまたは複数のメモリユニット1322(0〜N)およびメモリコントローラ1324を含むことができる。
CPU1302はまた、1つまたは複数のディスプレイ1326に送られる情報を制御するために、システムバス1308を介してディスプレイコントローラ1318にアクセスするように構成され得る。ディスプレイコントローラ1318は、1つまたは複数のビデオプロセッサ1328を介して表示されるべき情報をディスプレイ1326に送り、ビデオプロセッサ1328は、表示されるべき情報を処理してディスプレイ1326に適したフォーマットにする。ディスプレイ1326は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ、発光ダイオード(LED)ディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
本明細書で開示する態様に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、メモリの中もしくは別のコンピュータ可読媒体の中に記憶されるとともにプロセッサもしくは他の処理デバイスによって実行される命令、または両方の組合せとして実装され得ることを、当業者はさらに諒解されよう。本明細書で説明したマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)、またはICチップにおいて用いられ得る。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってもよく、任意のタイプの所望の情報を記憶するように構成されてもよい。この互換性を明確に示すために、上記では、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、それらの機能に関して概略的に説明した。そのような機能がどのように実装されるのかは、特定の適用例、設計選択、および/またはシステム全体に課される設計制約によって決まる。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装してもよいが、そのような実装決定が本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
本明細書で開示する態様に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってもよい。プロセッサはまた、コンピューティングデバイスの組合せ(たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携する1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成)として実装され得る。
本明細書で開示する態様は、ハードウェアにおいて、かつハードウェアに記憶される命令において具現化されてよく、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態のコンピュータ可読媒体の中に存在してよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサと一体であってもよい。プロセッサおよび記憶媒体はASICの中に存在してよい。ASICはリモート局の中に存在してよい。代替として、プロセッサおよび記憶媒体は、個別構成要素としてリモート局、基地局、またはサーバの中に存在してよい。
本明細書の例示的な態様のいずれかにおいて説明した動作ステップが、例および説明を提供するために記載されていることにも留意されたい。説明した動作は、図示したシーケンス以外の数多くの異なるシーケンスで実行されてよい。さらに、単一の動作ステップにおいて説明した動作は、実際にはいくつかの異なるステップにおいて実行されてよい。さらに、例示的な態様で説明した1つまたは複数の動作ステップは組み合わせられてよい。当業者にとって容易に明らかであるように、フローチャート図に示す動作ステップが数多くの異なる修正を受けてもよいことを理解されたい。情報および信号が様々な異なる技術および技法のいずれを使用して表されてもよいことも当業者は理解されよう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてもよい。
本開示の前述の説明は、いかなる当業者も本開示を作製または使用することが可能になるように提供される。本開示の様々な修正が、当業者に容易に明らかになり、本明細書で規定する一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例および設計に限定されるものでなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲が与えられるべきである。
100 並直列変換器
102 高速パラレルビットストリーム
104 高速シリアルビットストリーム
106 バイナリビット周期
108 パラレルバイナリビット
110 基準クロック
112 従来の送信機回路
114 高速パラレルビットストリーム
116 低速パラレルビットストリーム
118 高速送信機回路
120 低速送信機回路
122 第1の並直列変換器回路
124 高速シリアルビットストリーム
126 高速基準周波数
128 第2の並直列変換器回路
130 低速シリアルビットストリーム
132 低速基準周波数
134 切替え回路
136 シリアルバス
138 従来の受信機回路
140 高速受信機回路
142 低速受信機回路
144 第1の直並列変換器回路
146 第2の直並列変換器回路
148 切替え回路
200 データ送信回路
202 並直列変換器回路
204 高速パラレルビットストリーム
206 低速パラレルビットストリーム
208 高速シリアルバス
210 高速基準周波数
212 高速シリアルビットストリーム
214 データ処理回路
216 制御回路
218 制御信号
300 送信プロセス
400 データ受信回路
402 直並列変換器回路
404 高速パラレルビットストリーム
406 データ処理回路
408 制御回路
410 制御信号
500 受信プロセス
600 アナログフォーマット
602 デジタルフォーマット
604 低電圧
606 高電圧
608 立下りエッジ
610 立下りエッジ
612 立上りエッジ
700 データ送信回路
702 PWMパラレルビットストリーム
704 データ処理回路
704' データ処理回路
706 高速パラレルビットストリーム
706' 第1の高速パラレルビットストリーム
706'' 第2の高速パラレルビットストリーム
708 バイナリビット周期
708' バイナリビット周期
708'' バイナリビット周期
710 パラレルバイナリビット
712 バイナリビット
714 PWMビット周期
716 パラレルPWMビット
718 PWMビット
718' 第1の高速PWMビット表現
718'' 第2の高速PWMビット表現
800 データ処理回路
802 第1のマルチプレクサ
804 第2のマルチプレクサ
806 低速データ処理回路
808 PWMギアセレクタ
810 カウンタ
812 ビットセレクタ
814 エンコーダ
816 第3のマルチプレクサ
818 ギア選択信号
820 PWMデータフェッチ信号
822 PWM出力信号
900 データ処理回路
902 PWMビット検出論理
904 PWM検出コントローラ
906 PWM直並列変換器
908 第1の立下りエッジ指示
910 第1のカウンタ
912 第2のカウンタ
914 立上りエッジ指示
916 第2の立下りエッジ指示
918 PWMデータ有効指示
920 タイマー
922 タイムアウト指示
924 PWMデータ無効指示
1000 状態機械
1002 オフ状態
1004 アイドル状態
1006 低-高移行検出状態
1008 高-低移行検出状態
1100 データ送信回路
1102 混合レート符号化コントローラ
1200 加算要素
1202 nビットレジスタ
1204 コントローラ
1300 プロセッサベースシステム
1302 中央処理装置(CPU)
1304 プロセッサ
1306 キャッシュメモリ
1308 システムバス
1310 メモリシステム
1312 入力デバイス
1314 出力デバイス
1316 ネットワークインターフェースデバイス
1318 ディスプレイコントローラ
1320 ネットワーク
1322(0〜N) メモリユニット
1324 メモリコントローラ
1326 ディスプレイ
1328 ビデオプロセッサ

Claims (26)

  1. 高速シリアルバスを介した送信のために高速シリアルビットストリームを生成するために、高速基準周波数に基づいて高速ビットレートに対応する高速パラレルビットストリームを直列化するように構成された並直列変換器回路と、
    データ処理回路と
    を含むデータ送信回路であって、前記データ処理回路は、
    前記高速ビットレートよりも遅い低速ビットレートに対応する低速パラレルビットストリームを受信することと、
    前記低速パラレルビットストリームを、前記高速ビットレートに対応する前記高速パラレルビットストリームに変換することと、
    前記変換された高速パラレルビットストリームを前記並直列変換器回路に提供することと
    を行うように構成される、データ送信回路。
  2. 前記データ処理回路は、前記高速パラレルビットストリームを受信し、前記受信された高速パラレルビットストリームを前記並直列変換器回路に渡すようにさらに構成される、請求項1に記載のデータ送信回路。
  3. 前記高速基準周波数は、前記高速ビットレートの約数である、請求項1に記載のデータ送信回路。
  4. 前記高速ビットレートを前記低速ビットレートで割ると、余りがある、請求項3に記載のデータ送信回路。
  5. 前記高速パラレルビットストリームは、複数のバイナリビット周期を含み、前記複数のバイナリビット周期の各々は、第1の数のパラレルバイナリビットを含み、
    前記低速パラレルビットストリームは、複数のパルス幅変調(PWM)ビット周期を含むPWMパラレルビットストリームであり、前記複数のPWMビット周期の各々は、第2の数のパラレルPWMビットを含み、
    前記データ処理回路は、
    前記高速ビットレートを前記低速ビットレートで割ることによってビット乗数値を決定することと、
    前記複数のPWMビット周期の各々における前記第2の数のパラレルPWMビットの各々に関して、
    前記ビット乗数値および事前に定義されたPWMビットフォーマットに基づいて前記PWMビットを、前記高速パラレルビットストリームにおける前記複数のバイナリビット周期の中の計算された数のバイナリビット周期に符号化することであって、前記計算された数のバイナリビット周期は、前記ビット乗数値を前記第1の数のパラレルバイナリビットで割ることによって決定される、符号化すること、ならびに
    前記計算された数のバイナリビット周期を前記並直列変換器回路に出力することと
    を行うようにさらに構成される、請求項1に記載のデータ送信回路。
  6. 前記データ処理回路は、前記ビット乗数値を前記複数のバイナリビット周期の各々における前記第1の数のパラレルバイナリビットで割ると余りがある場合に、前記ビット乗数値を、前記第1の数のパラレルバイナリビットの倍数である整数値に引き上げるようにさらに構成される、請求項5に記載のデータ送信回路。
  7. 前記複数のバイナリビット周期の各々における前記第1の数のパラレルバイナリビットは、10個のバイナリビットに等しく、
    前記複数のPWMビット周期の各々における前記第2の数のパラレルPWMビットは、20個のバイナリビットに等しい、請求項5に記載のデータ送信回路。
  8. 前記高速シリアルビットストリームは、MIPIアライアンス(MIPI)高速シリアルバスを介して送信される、請求項1に記載のデータ送信回路。
  9. 前記並直列変換器回路は、MIPI M-PHYバスを介した通信のために前記高速シリアルビットストリームを生成するように構成される、請求項8に記載のデータ送信回路。
  10. 前記並直列変換器回路は、MIPI C-PHYバスを介した通信のために前記高速シリアルビットストリームを生成するように構成される、請求項8に記載のデータ送信回路。
  11. セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、携帯電話、セルラーフォン、スマートフォン、タブレット、ファブレット、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなるグループから選択されるデバイスの中に設けられる、請求項1に記載のデータ送信回路。
  12. 高速シリアルバスを介して低速パラレルビットストリームを送信するための方法であって、
    低速ビットレートに対応する前記低速パラレルビットストリームを受信するステップと、
    前記低速パラレルビットストリームを、前記低速ビットレートよりも速い高速ビットレートに対応する高速パラレルビットストリームに変換するステップと、
    前記高速シリアルバスを介した送信のために高速シリアルビットストリームを生成するために、高速基準周波数に基づいて、前記変換された高速パラレルビットストリームを直列化するステップと
    を含む方法。
  13. 前記高速パラレルビットストリームを受信するステップと、
    前記高速シリアルバスを介した送信のために前記高速シリアルビットストリームを生成するために、前記受信された高速パラレルビットストリームを直列化するステップと
    をさらに含む、請求項12に記載の方法。
  14. 前記低速ビットレートに対応するパルス幅変調(PWM)パラレルビットストリームを受信するステップと、
    前記PWMパラレルビットストリームを、前記高速ビットレートに対応する前記高速パラレルビットストリームに変換するステップと、
    前記高速シリアルバスを介した送信のために前記高速シリアルビットストリームを生成するために、前記変換された高速パラレルビットストリームを直列化するステップと
    をさらに含む、請求項12に記載の方法。
  15. 高速ビットレートに対応する高速パラレルビットストリームを生成するために、高速基準周波数に基づいて、高速シリアルバスを介して受信された高速シリアルビットストリームを非直列化するように構成された直並列変換器回路と、
    データ処理回路と
    を含むデータ受信回路であって、前記データ処理回路は、
    前記高速ビットレートよりも遅い低速ビットレートに対応する低速パラレルビットストリームが前記高速パラレルビットストリーム中に存在するかどうかを判断することと、
    前記低速パラレルビットストリームが前記高速パラレルビットストリーム中に存在すると判断された場合に、前記高速パラレルビットストリームから前記低速パラレルビットストリームを復元することと
    を行うように構成される、データ受信回路。
  16. 前記高速基準周波数は、前記高速ビットレートの約数である、請求項15に記載のデータ受信回路。
  17. 前記高速ビットレートを前記低速ビットレートで割ると、余りがある、請求項16に記載のデータ受信回路。
  18. 前記データ処理回路は、
    パルス幅変調(PWM)パラレルビットストリームが前記高速パラレルビットストリーム中に存在するかどうかを判断することと、
    前記PWMパラレルビットストリームが前記高速パラレルビットストリーム中に存在すると判断された場合に、前記高速パラレルビットストリームから前記PWMパラレルビットストリームを復元することと
    を行うようにさらに構成される、請求項15に記載のデータ受信回路。
  19. 前記高速パラレルビットストリームは、複数のバイナリビット周期を含み、前記複数のバイナリビット周期の各々は、第1の数のパラレルバイナリビットを含み、
    前記データ処理回路は、
    前記高速パラレルビットストリームにおける前記複数のバイナリビット周期の各々に関して、
    前記第1の数のパラレルバイナリビットを受信することと、
    前記受信された第1の数のパラレルバイナリビットの中の立下りエッジおよび立上りエッジを検出することと、
    前記立下りエッジの前の、前記受信された第1の数のパラレルバイナリビットにおけるバイナリ1の数、および前記立下りエッジと前記立上りエッジとの間の、前記受信された第1の数のパラレルバイナリビットにおけるバイナリ0の数をカウントすることと、
    バイナリ0の前記カウントされた数、バイナリ1の前記カウントされた数、および有効PWMビットを特徴的に定義する事前に定義されたPWMビットフォーマットに基づいて、前記受信された第1の数のパラレルバイナリビットがPWMビットを表すかどうかを判断することと、
    前記判断されたPWMビットを、前記データ処理回路におけるPWM直並列変換器に提供することと
    を行うようにさらに構成される、請求項18に記載のデータ受信回路。
  20. 前記直並列変換器回路は、MIPIアライアンス(MIPI)高速シリアルバスを介して受信された前記高速シリアルビットストリームを非直列化するように構成される、請求項15に記載のデータ受信回路。
  21. 前記直並列変換器回路は、MIPI M-PHYバスを介して受信された前記高速シリアルビットストリームを非直列化するように構成される、請求項20に記載のデータ受信回路。
  22. 前記直並列変換器回路は、MIPI C-PHYバスを介して受信された前記高速シリアルビットストリームを非直列化するように構成される、請求項20に記載のデータ受信回路。
  23. セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、携帯電話、セルラーフォン、スマートフォン、タブレット、ファブレット、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなるグループから選択されるデバイスの中に設けられる、請求項15に記載のデータ受信回路。
  24. 高速シリアルバスを介して低速パラレルビットストリームを受信するための方法であって、
    高速ビットレートに対応する高速パラレルビットストリームを生成するために、高速基準周波数に基づいて、前記高速シリアルバスを介して受信された高速シリアルビットストリームを非直列化するステップと、
    前記高速ビットレートよりも遅い低速ビットレートに対応する前記低速パラレルビットストリームが前記高速パラレルビットストリーム中に存在するかどうかを判断するステップと、
    前記低速パラレルビットストリームが前記高速パラレルビットストリーム中に存在すると判断された場合に、前記高速パラレルビットストリームから前記低速パラレルビットストリームを復元するステップと
    を含む方法。
  25. パルス幅変調(PWM)パラレルビットストリームが前記高速パラレルビットストリーム中に存在するかどうかを判断するステップと、
    前記PWMパラレルビットストリームが前記高速パラレルビットストリーム中に存在すると判断された場合に、前記高速パラレルビットストリームから前記PWMパラレルビットストリームを復元するステップと
    をさらに含む、請求項24に記載の方法。
  26. 複数のバイナリビット周期を含む前記高速パラレルビットストリームを受信するステップであって、前記複数のバイナリビット周期の各々は、第1の数のパラレルバイナリビットを含む、ステップと、
    前記高速パラレルビットストリームにおける前記複数のバイナリビット周期の各々に関して、
    前記第1の数のパラレルバイナリビットを受信するステップ、
    前記受信された第1の数のパラレルバイナリビットの中の立下りエッジおよび立上りエッジを検出するステップ、
    前記立下りエッジの前の、前記受信された第1の数のパラレルバイナリビットにおけるバイナリ1の数、および前記立下りエッジと前記立上りエッジとの間の、前記受信された第1の数のパラレルバイナリビットにおけるバイナリ0の数をカウントするステップ、ならびに
    バイナリ0の前記カウントされた数、バイナリ1の前記カウントされた数、および有効PWMビットを特徴的に定義する事前に定義されたPWMビットフォーマットに基づいて、前記受信された第1の数のパラレルバイナリビットがPWMビットを表すかどうかを判断するステップと
    をさらに含む、請求項25に記載の方法。
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