JP6219538B2 - 複数のワイヤデータ信号のためのクロック復元回路 - Google Patents
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Description
本出願は、その全体が本出願の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、2014年8月13日に出願された「Compact and Fast N-Factorial Single Data Rate Clock and Data Recovery Circuits」と題する米国実用特許出願第14/459,132号と、2014年4月14日に出願された「N Factorial Dual Data Rate Clock and Data Recovery」と題する米国実用特許出願第14/252,450号と、2014年3月26日に出願された「Circuit To Recover A Clock Signal From Multiple Wire Data Signals That Changes State Every State Cycle And Is Immune To Data Inter-Lane Skew As Well As Data State Transition Glitches」と題する米国実用特許出願第14/199,322号と、2014年3月19日に出願された「Multi-Wire Open-Drain Link with Data Symbol Transition Based Clocking」と題する米国実用特許出願第14/220,056号とに対する優先権およびそれらの利益を主張する。
本明細書では、制限された数のアナログ遅延を有するジッタ耐性技法を実装する、様々なクロック復元回路が提供される。一例では、レシーバ回路は、複数のラインインターフェースを介して分配された拡散信号を受信するように適合され、拡散信号は、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送する。拡散信号は、第1のラインインターフェース上の第1の信号を含む複数の状態遷移信号によって規定される。いくつかの例では、第1の信号は、差動信号またはシングルエンド信号であってよい。第1の信号は、複数のラインインターフェースを介して拡散して受信されることがあるが、シンボルごとに保証された状態遷移を有するシンボルを搬送する単一信号に組み合わされてもよい。保証された状態遷移によって、第1の信号はまた、状態遷移信号と呼ばれることがある。
図1は、集積回路(IC)デバイス間で通信リンクを採用し得る装置を示す。一例では、装置100は、RFトランシーバを通じて、無線アクセスネットワーク(RAN)、コアアクセスネットワーク、インターネット、および/または別のネットワークと通信するワイヤレス通信デバイスを含み得る。装置100は、処理回路102に動作可能に結合される通信トランシーバ106を含み得る。処理回路102は、特定用途向けIC(ASIC)108など、1つまたは複数のICデバイスを含み得る。ASIC108は、1つまたは複数の処理デバイス、論理回路などを含み得る。処理回路102は、処理回路102によって実行され得る命令、およびデータを保持することができるメモリ112などのプロセッサ可読ストレージを含み得、かつ/またはそれに結合され得る。処理回路102は、オペレーティングシステム、およびワイヤレスデバイスのメモリデバイス112などの記憶媒体内に存在するソフトウェアモジュールの実行をサポートし可能にするアプリケーションプログラミングインターフェース(API)110レイヤのうちの、1つまたは複数によって制御され得る。メモリデバイス112は、読取り専用メモリ(ROM)もしくはランダムアクセスメモリ(RAM)、電気的消去可能プログラマブルROM(EEPROM)、フラッシュカード、または処理システム内およびコンピューティングプラットフォーム内で使用され得る任意のメモリデバイスを含み得る。処理回路102は、装置100を構成および操作するために使用される操作パラメータおよび他の情報を保持し得るローカルデータベース114を含み得るか、またはそれにアクセスし得る。ローカルデータベース114は、データベースモジュール、フラッシュメモリ、磁気媒体、EEPROM、光媒体、テープ、ソフトディスクまたはハードディスクなどのうちの1つまたは複数を使用して実装され得る。処理回路はまた、構成要素の中でも、アンテナ122、ディスプレイ124などの外部デバイス、ボタン128、キーパッド126などのオペレータ制御装置に動作可能に結合され得る。
図3は、複数の導体/ワイヤA、BおよびCの間の差動信号によって規定されるトランスミッタデバイス300ベースの状態とレシーバデバイス301ベースの状態との間の一般的な3ワイヤ差動シグナリング方式を示す。特定のサイクル内の(たとえば、3またはそれ以上の導体からの)差動値の組合せが、状態またはシンボルを規定し得る。トランスミッタデバイス300およびレシーバデバイス301は、マルチラインバス308を介して通信し得る。この例では、3本のラインA、BおよびCが、バス308のために使用される。レシーバデバイス301は、レシーバデバイス301をバス308に結合するために3ポートレシーバ310を含み得る。
図8は、マルチワイヤインターフェースからのクロックおよびデータ復元のいくつかの態様を示す例示的なCDR回路808を含む概略図800である。
図10は、マルチワイヤインターフェースからのクロックおよびデータ復元のいくつかの態様を示す例示的なCDR回路1008を含むブロック図1000である。
図12は、マルチワイヤインターフェースからのクロックおよびデータ復元のいくつかの態様を示す例示的なCDR回路1208を含むブロック図1200である。
図14は、マルチワイヤインターフェースからのクロックおよびデータ復元のいくつかの態様を示す例示的なCDR回路1408を含む概略図1400である。CDR回路1408は、差動信号および/またはシングルエンド信号を搬送するインターフェースを含む、多様なマルチワイヤインターフェースとともに使用されてよい。様々な例では、N階乗(N!)符号化信号、3相符号化信号、および/またはN相符号化信号が、マルチワイヤインターフェースを介して受信され得る。加えて、シンボル遷移クロッキングを使用する他の符号化方式もまた、マルチワイヤインターフェースを介して信号を送信するために使用され得る。
102 処理回路
106 通信トランシーバ
108 特定用途向けIC(ASIC)
110 アプリケーションプログラミングインターフェース(API)
112 メモリデバイス
114 ローカルデータベース
122 アンテナ
124 ディスプレイ
126 キーパッド
128 ボタン
200 装置
202 ICデバイス、符号化デバイス
204 ワイヤレストランシーバ
206 コンピューティング回路、コンピューティングデバイス、プロセッサ
208 記憶媒体
212 バス
214 アンテナ
220 通信リンク
222 チャネル、順方向リンク
224 チャネル、逆方向リンク
226 チャネル
230 ICデバイス、符号化デバイス
232 ディスプレイコントローラ
234 カメラコントローラ
236 コンピューティング回路、コンピューティングデバイス、プロセッサ
238 記憶媒体
242 バス
300 トランスミッタデバイス
301 レシーバデバイス
303 状態図
304 図
305 図
308 マルチラインバス
310 3ポートレシーバ
312 レシーバ
314 第1の差動信号RX_AB
316 第2の差動信号RX_BC
318 第3の差動信号RX_CA
320 デコーダ回路
400 Nワイヤインターフェース
402 トランスミッタ
404 データビット
406 トランスコーダ
408 シリアライザ
410 差動ラインドライバ
412 送信クロック
414 N本のワイヤ
416 終端ネットワーク
418 中心点
420 レシーバデバイス
422 ラインレシーバ
424 クロックおよびデータ復元(CDR)
426 デシリアライザ
428 トランスコーダ
430 出力データ
432 未加工シンボル信号
434 受信クロック信号
500 図
502 マッパー
504 パラレル/シリアル変換器
506 エンコーダ、3ワイヤ、3相エンコーダ
508 ドライバ
510a 信号ワイヤ、導体
510b 信号ワイヤ、導体
510c 信号ワイヤ、導体
512 7シンボル
518 入力データ
600 シグナリング
602 信号
604 信号
606 信号
608 極性
650 円形の状態遷移図
700 ブロック概略図
702 比較器
704 デコーダ
706 デシリアライザ
708 デマッパー
710 先入れ先出しバッファ(FIFO)
712a 導体
712b 導体
712c 導体
714 CDR回路
716 受信クロック
800 概略図、レシーバ回路
802 ワイヤ、導体
804 4ワイヤ終端ネットワーク
806 レシーバ
808 データ復元回路、CDR回路
809 クロック抽出回路
810 比較器
810' 第2の論理回路
812 比較信号(NE信号)
814 セットリセットラッチ
814' 第1の論理回路
816 比較信号のフィルタ処理済みバージョン(NEFLT)信号
818 第1のアナログ遅延デバイスS
818' 一連のインバータ
820 比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)信号
822 第2のアナログ遅延デバイスT
826 フリップフロップデバイス
830 第1の信号の第1のインスタンス(SI)
832 第1の信号の遅延された第2のインスタンス(SD)
834 シンボル(S)
840 インバータ
842 ORゲート
844 第1のNANDゲート
846 第2のNANDゲート
848 XNORゲート
850 NANDゲート
902 入力シンボル
902' シンボル
904 入力シンボル
904' シンボル
906 入力シンボル
906' シンボル
908 入力シンボル
908' シンボル
910 入力シンボル
920 中間状態
924 中間状態
926 中間状態
928 中間状態
944 スパイク
946 スパイク
948 スパイク
950 スパイク
1000 ブロック図
1002 4本のワイヤまたは導体
1004 4ワイヤ終端ネットワーク
1006 レシーバ
1008 CDR回路
1009 クロック抽出回路
1010 比較器
1012 比較信号(NE信号)
1014 セットリセットラッチ
1016 NEFLT信号
1018 第1のアナログ遅延デバイスS
1020 NEFLTD信号
1022 第2のアナログ遅延デバイスT
1024 NE信号の遅延されたバージョン(信号NED)
1026 フリップフロップデバイス
1028 レベルラッチ
1030 第1の信号の第1のインスタンス(SI)
1032 第1の信号の遅延された第2のインスタンス(SD)
1034 シンボル(S)
1100 タイミング図
1102 入力シンボル
1102' シンボル
1104 入力シンボル
1104' シンボル
1106 入力シンボル
1106' シンボルS1
1108 入力シンボル
1108' シンボル
1110 入力シンボル
1120 中間状態
1124 中間状態
1126 中間状態
1128 中間状態
1144 スパイク
1146 スパイク
1148 スパイク
1150 スパイク
1200 ブロック図、レシーバ回路
1202 4本のワイヤまたは導体
1204 4ワイヤ終端ネットワーク
1206 レシーバ
1208 クロックおよびデータ復元回路
1209 クロック抽出回路
1210 比較器
1212 比較信号(NE信号)
1214 セットリセットラッチ
1216 NEFLT信号
1218 第1のアナログ遅延デバイスS
1220 NEFLTD信号
1222 ORゲート
1226 フリップフロップデバイス
1228 レベルラッチ
1230 第1の信号の第1のインスタンス(SI)
1232 第1の信号の遅延された第2のインスタンス(SD)
1234 シンボル(S)
1236 出力NEFLT_COMP
1300 タイミング図
1302 入力シンボル
1302' シンボル
1304 入力シンボル
1304' シンボル
1306 入力シンボル
1306' シンボルS1
1308 入力シンボル
1308' シンボル
1310 入力シンボル
1320 中間状態
1324 中間状態
1326 中間状態
1328 中間状態
1344 スパイク
1346 スパイク
1348 スパイク
1350 スパイク
1400 概略図
1402 4本のワイヤまたは導体
1404 4ワイヤ終端ネットワーク
1406 レシーバ
1408 CDR回路
1410 クロック抽出回路
1414 クロック信号
1422 遅延回路
1426 ネガティブホールドタイム論理回路
1430 第1の信号の第1のインスタンスSI[a]
1432 第1の信号の遅延された第2のインスタンスSD[a]
1434 シンボル出力S[a]
Claims (29)
- 複数のラインインターフェースを介して分配された拡散信号を受信するように構成された複数のラインインターフェースであって、前記拡散信号が、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送し、前記拡散信号が、第1のラインインターフェース上の第1の信号および第2のラインインターフェース上の第2の信号を含む複数の状態遷移信号によって規定される、複数のラインインターフェースと、
前記第1の信号の第1のインスタンスと前記第1の信号の遅延された第2のインスタンスとの間の比較、および前記第2の信号の第1のインスタンスと前記第2の信号の遅延された第2のインスタンスとの間の比較に基づいてクロック信号を取得するように適合されたクロック抽出回路と、
前記クロック信号に基づいて前記第1の信号の前記遅延された第2のインスタンスをサンプリングしてシンボル出力を与えるように適合されたネガティブホールドタイム論理回路とを備える、レシーバ回路。 - 前記複数のラインインターフェースに結合された複数の差動レシーバをさらに備え、前記第1の信号が差動信号である、請求項1に記載のレシーバ回路。
- 前記ラインインターフェースに結合された複数のシングルエンドレシーバをさらに備え、前記第1の信号がシングルエンド信号である、請求項1に記載のレシーバ回路。
- 前記拡散信号が、N階乗(N!)符号化信号、3相符号化信号、または3相以上を有するN相符号化信号のうちの1つである、請求項1に記載のレシーバ回路。
- 前記第1の信号および前記第2の信号が、異なるラインインターフェースを介して受信された同時信号である、請求項1に記載のレシーバ回路。
- 前記ネガティブホールドタイム論理回路が、前記複数のラインインターフェースの各々に対する別々のネガティブホールドタイム論理デバイスを含み、別々のネガティブホールドタイム論理デバイスの各々が、前記クロック信号に基づいて前記複数の状態遷移信号の中の別個の受信された信号の遅延されたインスタンスを同時にサンプリングして別個のシンボル出力を与えるように適合される、請求項1に記載のレシーバ回路。
- 前記クロック抽出回路が、
前記第1の信号の前記第1のインスタンス(SI)と前記第1の信号の前記遅延されたインスタンス(SD)とを比較して比較信号(NE)を出力する比較器と、
前記比較信号(NE)を受信して前記比較信号のフィルタ処理済みバージョン(NEFLT)を出力するセットリセットラッチデバイスと、
前記比較信号の前記フィルタ処理済みバージョン(NEFLT)を遅延させて前記比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)を出力する第1のアナログ遅延デバイスとを含み、前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)が前記セットリセットラッチデバイスをリセットする働きをする、請求項1に記載のレシーバ回路。 - 前記ネガティブホールドタイム論理回路が、前記第1の信号の前記遅延された第2のインスタンス(SD)を受信してシンボル(S)を出力するフリップフロップデバイスを含み、前記フリップフロップデバイスが、前記比較信号の前記フィルタ処理済みバージョン(NEFLT)によってトリガされる、請求項7に記載のレシーバ回路。
- 前記第1の信号の前記第1のインスタンスを遅延させて、前記第1の信号の前記遅延された第2のインスタンスを出力する第2のアナログ遅延デバイスをさらに備える、請求項7に記載のレシーバ回路。
- 前記第1の信号の前記第1のインスタンスを捕捉して前記第1の信号の前記遅延された第2のインスタンスを出力するラッチデバイスと、
前記比較信号(NE)を遅延させ、前記遅延された比較信号(NED)を使用して前記ラッチデバイスをトリガする第2のアナログ遅延デバイスとをさらに備える、請求項7に記載のレシーバ回路。 - 前記第1の信号の前記第1のインスタンスを捕捉し、前記比較信号の前記フィルタ処理済みバージョン(NEFLT)または前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)のいずれかが論理ハイ状態にある間に前記第1の信号の前記遅延された第2のインスタンスを出力するラッチデバイスをさらに備える、請求項7に記載のレシーバ回路。
- 前記比較信号の前記フィルタ処理済みバージョン(NEFLT)および前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)を入力として受信して前記ラッチデバイスをトリガするために使用される信号を出力するORゲートをさらに備える、請求項11に記載のレシーバ回路。
- レシーバ回路上で動作可能な方法であって、
複数のラインインターフェースを介して分配された拡散信号を受信するステップであって、前記拡散信号が、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送し、前記拡散信号が、第1のラインインターフェース上の第1の信号および第2のラインインターフェース上の第2の信号を含む複数の状態遷移信号によって規定される、ステップと、
前記第1の信号の第1のインスタンスと前記第1の信号の遅延された第2のインスタンスとの間の比較、および前記第2の信号の第1のインスタンスと前記第2の信号の遅延された第2のインスタンスとの間の比較に基づいてクロック信号を取得するステップと、
前記クロック信号に基づいて前記第1の信号の前記遅延された第2のインスタンスをサンプリングしてシンボル出力を与えるステップとを含む、方法。 - 前記第1の信号がシングルエンド信号である、請求項13に記載の方法。
- 前記拡散信号が、N階乗(N!)符号化信号、3相符号化信号、または3相以上を有するN相符号化信号のうちの1つである、請求項13に記載の方法。
- 前記第1の信号の前記遅延された第2のインスタンスの前記サンプリングが、ネガティブホールドタイム論理回路を使用して行われる、請求項13に記載の方法。
- 前記第1の信号および前記第2の信号が、異なるラインインターフェースを介して受信された同時信号である、請求項13に記載の方法。
- 前記クロック信号に基づいて前記複数の状態遷移信号の中の複数の別個の信号の遅延されたインスタンスを同時にサンプリングして別個のシンボル出力を与えるステップをさらに含む、請求項13に記載の方法。
- クロック信号を取得するステップが、
前記第1の信号の前記第1のインスタンス(SI)と前記第1の信号の前記遅延されたインスタンス(SD)とを比較して比較信号(NE)を与えるステップと、
前記比較信号(NE)をラッチして前記比較信号のフィルタ処理済みバージョン(NEFLT)を取得するステップと、
前記比較信号の前記フィルタ処理済みバージョン(NEFLT)を遅延させて前記比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)を与えるステップとを含み、前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)が、前記比較信号(NE)をラッチする働きをする、請求項13に記載の方法。 - 前記第1の信号の前記第1のインスタンスを遅延させて前記第1の信号の前記遅延された第2のインスタンスを取得するステップをさらに含む、請求項19に記載の方法。
- 前記第1の信号の前記第1のインスタンスを捕捉して前記第1の信号の前記遅延された第2のインスタンスを取得するステップと、
前記比較信号(NE)を遅延させ、前記遅延された比較信号(NED)を使用して前記比較信号(NE)の前記ラッチをトリガするステップとをさらに含む、請求項19に記載の方法。 - 前記第1の信号の前記第1のインスタンスを捕捉し、前記比較信号の前記フィルタ処理済みバージョン(NEFLT)または前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)のいずれかが論理ハイ状態にある間に前記第1の信号の前記遅延された第2のインスタンスを取得するステップをさらに含む、請求項19に記載の方法。
- 複数のラインインターフェースを介して分配された拡散信号を受信するための手段であって、前記拡散信号が、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送し、前記拡散信号が、第1のラインインターフェース上の第1の信号および第2のラインインターフェース上の第2の信号を含む複数の状態遷移信号によって規定される、手段と、
前記第1の信号の第1のインスタンスと前記第1の信号の遅延された第2のインスタンスとの間の比較、および前記第2の信号の第1のインスタンスと前記第2の信号の遅延された第2のインスタンスとの間の比較に基づいてクロック信号を取得するための手段と、
前記クロック信号に基づいて前記第1の信号の前記遅延された第2のインスタンスをサンプリングしてシンボル出力を与えるための手段とを含む、レシーバ回路。 - 前記第1の信号および前記第2の信号が、異なるラインインターフェースを介して受信された同時信号である、請求項23に記載のレシーバ回路。
- 前記クロック信号に基づいて前記複数の状態遷移信号の中の複数の別個の信号の遅延されたインスタンスを同時にサンプリングして別個のシンボル出力を与えるための手段をさらに含む、請求項23に記載のレシーバ回路。
- クロック信号を取得することが、
前記第1の信号の前記第1のインスタンス(SI)と前記第1の信号の前記遅延されたインスタンス(SD)とを比較して比較信号(NE)を与えるための手段と、
前記比較信号(NE)をラッチして前記比較信号のフィルタ処理済みバージョン(NEFLT)を取得するための手段と、
前記比較信号の前記フィルタ処理済みバージョン(NEFLT)を遅延させて前記比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)を与えるための手段とを含み、前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)が、前記比較信号(NE)をラッチする働きをする、請求項23に記載のレシーバ回路。 - 前記第1の信号の前記第1のインスタンスを遅延させて前記第1の信号の前記遅延された第2のインスタンスを取得するための手段をさらに含む、請求項26に記載のレシーバ回路。
- 前記第1の信号の前記第1のインスタンスを捕捉して前記第1の信号の前記遅延された第2のインスタンスを取得するための手段と、
前記比較信号(NE)を遅延させ、前記遅延された比較信号(NED)を使用して前記比較信号(NE)の前記ラッチをトリガするための手段とをさらに含む、請求項26に記載のレシーバ回路。 - 前記第1の信号の前記第1のインスタンスを捕捉し、前記比較信号の前記フィルタ処理済みバージョン(NEFLT)または前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)のいずれかが論理ハイ状態にある間に前記第1の信号の前記遅延された第2のインスタンスを取得するための手段をさらに含む、請求項26に記載のレシーバ回路。
Applications Claiming Priority (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/199,322 US9363071B2 (en) | 2013-03-07 | 2014-03-06 | Circuit to recover a clock signal from multiple wire data signals that changes state every state cycle and is immune to data inter-lane skew as well as data state transition glitches |
US14/199,322 | 2014-03-06 | ||
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US14/220,056 | 2014-03-19 | ||
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