KR102265187B1 - 클럭 복구 회로 - Google Patents

Abstract

본 발명의 실시예에 따른 클럭 복구 회로는, 3개의 신호 와이어들의 각각을 트리오에서의 3개의 신호 와이어들 중 다른 것과 비교하는 것에 의해 상이한 신호들의 세트를 생성하도록 구성된 제1 내지 제3 차동 수신기들과, 상기 제1 내지 제3 차동 수신기들에서 출력된 신호를 각각 안정화 시킨 후 이를 논리 합 연산하여 숏 펄스를 출력하는 숏 펄스 생성부와, 상기 숏 펄스 생성부에서 출력된 신호에서 그리치를 제거하여 클럭 신호를 출력하는 클럭 생성부를 포함한 것이다.

Description

클럭 복구 회로{Clock recovery circuit}

본 발명은 고속 데이터 통신 인터페이스에 관한 것으로, 특히 멀티-와이어, 멀티-페이즈 데이터 통신 링크에 커플링된 수신기에서의 클럭을 복구하는 클럭 복구 회로에 관한 것이다.

모바일 디바이스들은 서로 다른 제조자들로부터 모바일 디바이스들의 구성 요소들을 구하여 최종적으로 조립하여 제품화 된다. 예를 들어, 셀룰라 폰에서의 애플리케이션 프로세서는 제 1 제조자로부터 획득될 수도 있고, 입력 디바이스 또는 카메라는 제 2 제조자로부터 획득될 수도 있으며, 디스플레이 장치는 제 3 제조자로부터 획득될 수도 있다.

애플리케이션 프로세서, 입력 디바이스 또는 카메라 및 디스플레이 장치 등의 구성 요소들은 표준 기반, 또는 독점적 물리 인터페이스를 이용하여 상호 접속될 수 있다.

이러한 목적으로, 스마트폰 분야의 업체들이 MIPI (Mobile Industry Processor Interface) 얼라이언스(Alliance)를 결성하였다.

일 예로, 애플리케이션 프로세서와 카메라는 MIPI 얼라이언스에 의해 정의된 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 이용하여 접속될 수도 있다.

애플리케이션 프로세서와 디스플레이 장치는 MIPI 얼라이언스에 의해 규정된 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI) 표준에 부합하는 인터페이스를 이용하여 접속될 수 있다.

MIPI 얼라이언스에 의해 정의된 멀티페이즈 3-와이어(multiphase three-wire; C-PHY) 인터페이스는 디바이스들 간에 정보를 송신하기 위해 컨덕터들의 트리오(trio)를 이용한다. 3 개의 와이어들 각각은 C-PHY 인터페이스를 통한 심볼(symbol)의 송신 동안 3개의 시그널링(signaling) 상태들 중 한 상태에 있을 수도 있다. 클럭(Clock) 정보는 C-PHY 인터페이스 상에서 송신된 심볼들의 시퀀스로 인코딩되며, 수신기는 연속적인 심볼들 간의 천이들로부터 클럭 신호를 생성한다.

C-PHY 인터페이스의 최대 속도와 클럭 정보를 복구하기 위한 클럭 및 데이터 복구(클럭 복구) 회로의 능력은 통신 링크의 상이한 와이어들에서 송신되는 신호들의 천이들에 관련된 최대 시간 변동에 의해 제한될 수도 있다. 수신기는 트리오 내의 모든 컨덕터들이 샘플링 에지를 제공하기 전에 안정된 시그널링 상태를 나타내는 것을 보장하도록 지연 회로들을 이용할 수도 있다. 링크의 송신 레이트(transmission rate)는 이용되는 지연 값(delay value)들에 의해 제한될 수도 있고, 멀티-와이어 인터페이스들의 시그널링 주파수들이 증가함에 따라 신뢰성 있게 기능할 수 있는 클럭 생성 회로들에 대한 요구가 계속되고 있다.

본 발명은 피드백 루프(Feedback Loop)의 지연(딜레이; Delay)를 최소화 하여 데이터 처리 속도를 높이고 소비전력을 줄일 수 있는 클럭 복구 회로를 제공하는데 그 목적이 있다.

본 발명의 실시예에 따른 클럭 복구 회로는, 3개의 신호 와이어들의 각각을 트리오에서의 3개의 신호 와이어들 중 다른 것과 비교하는 것에 의해 상이한 신호들의 세트를 생성하도록 구성된 제1 내지 제3 차동 수신기들과, 상기 제1 내지 제3 차동 수신기들에서 출력된 신호를 각각 안정화 시킨 후 이를 논리 합 연산하여 숏 펄스를 출력하는 숏 펄스 생성부와, 상기 숏 펄스 생성부에서 출력된 신호에서 그리치를 제거하여 클럭 신호를 출력하는 클럭 생성부를 포함할 수 있다.

상기 숏 펄스 생성부는, 상기 제1 내지 제3 차동 수신기들에서 출력되는 신호를 각각 안정화 하여 구형파 신호를 출력하는 제1 내지 제3 단안정 멀티바이브레터와, 상기 제1 내지 제3 단안정 멀티바이브레터들에서 출력된 구형파 신호를 논리 합 연산하여 숏 펄스를 출력하는 논리 합 연산부를 포함할 수 있다.

상기 클럭 생성부는, 상기 숏 펄스 생성부에서 출력된 신호에 의해 트리거되는 플립-플롭과, 설정된 딜레이 타임으로 상기 플립-플롭에서 출력된 펄스를 피드백하여 상기 플립-플롭의 리셋을 지연시켜 그리치를 제거하는 프로그래밍가능 지연부와, 상기 프로그래밍가능 지연부에 의해 그리치가 제거되어 상기 플립-플롭에서 출력된 펄스를 2분주하여 클럭신호를 출력하는 2 분주기를 구비할 수 있다.

상기 클럭 생성부는, 상기 숏 펄스 생성부에서 출력된 신호에 의해 트리거되는 플립-플롭과, 설정된 딜레이 타임으로 상기 플립-플롭에서 출력된 펄스를 피드백하여 상기 플립-플롭의 리셋을 지연시켜 그리치를 제거하는 프로그래밍가능 지연부와, 상기 프로그래밍가능 지연부에 의해 그리치가 제거되어 상기 플립-플롭에서 출력된 펄스의 듀티 사이클을 보정하여 클럭신호를 출력하는 듀티 사이클 보정부를 구비할 수 있다.

본 발명의 실시예에 따른 클럭 복구 회로는, 6개의 플립-플롭과 로직 연산회로 및 프로그래밍 지연부를 피드백 루프 안에 사용하는 기존의 방법과는 달리 숏 펄스 발생회로를 피드백 루프의 바깥쪽에 추가하여 사용하고, 1개의 플립-플롭과 프로그래밍가능 지연부를 사용함으로써 피드백 루프의 최소 지연값을 최소화하여 높은 데이터 레이트의 신호를 처리할 수 있도록 하며, 더불어 소비 전력을 최소화 할 수 있다.

도 1 은 본 발명에 따른 복수의 가용 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이들 사이의 데이터 링크를 채택하는 장치를 나타낸다.
도 2 는 본 발명에 따른 복수의 가용 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이들 사이의 데이터 링크를 채택하는 장치의 시스템 아키텍처를 예시한다.
도 3 은 본 발명에 따른 C-PHY 3-페이즈 심볼 인코더를 예시한다.
도 4 는 본 발명에 따른 C-PHY 3-페이즈 심볼 인코딩된 인터페이스에서 시그널링을 예시한다.
도 5는 본 발명에 따른 C-PHY 심볼 디코더를 예시한다.
도 6은 본 발명에 따른 C-PHY 3-페이즈 인터페이스에서 디코더에 제공될 수도 있는 클럭 복구 회로들의 특정 실시예를 예시하는 블록 개략도(800)이다.
도 7은 본 발명의 제1 실시예에 따른 도 6의 클럭 복구 회로(624)에서 숏 펄스 생성부(804) 및 클럭 생성부(806)의 구체적인 구성도이다.
도 8은 도 7의 숏 펄스 생성부(804) 및 클럭 생성부(806)의 동작을 설명하기 위한 출력 파형도이다.
도 9는 본 발명의 제2 실시예에 따른 도 6의 클럭 복구 회로(624)에서 숏 펄스 생성부(804) 및 클럭 생성부(806)의 구체적인 구성도이다.
도 10은 도 9의 숏 펄스 검출부(804) 및 클럭 생성부(806)의 동작을 설명하기 위한 출력 파형도이다.

첨부된 도면들과 연계하여 하기에 설명되는 상세한 설명은, 여러 구성들의 설명으로서 의도된 것이며 본 발명에서 설명되는 개념들이 실시될 수도 있는 구성들만을 나타내도록 의도된 것은 아니다. 상세한 설명은 여러 개념들의 철저한 이해를 제공하기 위한 목적으로 특정 세부 사항들을 포함한다. 그러나, 이들 개념들이 이들 특정 세부 사항들 없이 실시될 수도 있음이 당업자에게는 명백할 것이다. 몇몇 사례들에서, 이러한 개념들을 모호하게 하는 것을 방지하기 위해 공지의 구조들 및 컴포넌트들이 블록도의 형태로 도시된다.

본 발명에서 이용된 바와 같이, 용어들 "컴포넌트(component)", "모듈(module)", "시스템(system)" 등은 하드웨어, 펌웨어, 하드웨어와 펌웨어의 조합, 소프트웨어, 실행 중인 소프트웨어와 같은 컴퓨터 관련 엔티티(entity)를 포함하지만 이들에 제한되는 것은 아니도록 의도된다. 예를 들면, 컴포넌트는 프로세서 상에서 동작하는 프로세스, 오브젝트, 실행 가능물, 실행 스레드(thread of execution), 프로그램, 및/또는 컴퓨터일 수도 있지만, 이들에 제한되는 것은 아니다. 예시로서, 컴퓨팅 디바이스 상에서 실행하는 애플리케이션 및 컴퓨팅 디바이스 양쪽이 컴포넌트일 수 있다. 하나 이상의 컴포넌트들은 프로세스 및/또는 실행 스레드 내에 상주할 수도 있고, 컴포넌트는 하나의 컴퓨터에 국부화되고/되거나 두 개 이상의 컴퓨터들 사이에 분산될 수도 있다. 또한, 이들 컴포넌트들은 여러 데이터 구조들이 저장된 여러 컴퓨터 판독 가능한 매체로부터 실행될 수도 있다. 컴포넌트들은 하나 이상의 데이터 패킷들(예를 들면, 로컬 시스템의 다른 컴포넌트, 분산 시스템 및/또는 인터넷과 같은 네트워크를 통해 신호를 통해 다른 시스템들과 상호작용하는 하나의 컴포넌트로부터의 데이터)을 구비하는 신호에 따르는 것과 같이 로컬 및/또는 원격 프로세스들을 통해 통신할 수도 있다.

또한, 용어 "또는"은 배타적 "or" 이기보다는 포괄적 "or"을 의미하도록 의도된다. 즉, 달리 특정되어 있지 않거나 또는 문맥으로터 명백한 것이 아닌 한, 구절 "X 는 A 또는 B 를 채택한다"는 자연적으로 포괄적 조합들 중 어느 것을 의미하도록 의도된다. 즉, 구절 "X 는 A 또는 B 를 채택한다" 는 다음의 예시들 중 임의의 예시에 의해 만족된다: X 는 A 를 채택한다; X 는 B 를 채택한다; 또는 X 는 A 와 B 양쪽 모두를 채택한다.

또한, 본 발명 및 첨부된 청구항들에서 이용된 바와 같은 관사 "하나(a or an)" 은 일반적으로, 단수 형태인 것으로 특정되거나 문맥에서 명확하지 않는 한 "하나 이상"을 의미하는 것으로 해석되어야 한다.

본 발명의 특징은 MIPI 얼라이언스에 의해 규정된 C-PHY 인터페이스에 적용 가능할 수도 있으며, 이는 모바일 디바이스, 이를 테면, 전화기, 모바일 컴퓨팅 디바이스, 전자 기기, 자동차 전자 기기, 항공 시스템 등의 서브-컴포넌트들인 전자 디바이스들을 접속하도록 배치될 수도 있다. 모바일 장치의 예들은 셀룰라 폰, 스마트폰, 세션 개시 프로토콜(SIP) 폰, 랩탑, 노트북, 넷북, 스마트 북, 개인 휴대 정보 단말기 (PDA), 위성 라디오, 글로벌 포지셔닝 시스템(GPS) 디바이스, 멀티미디어 디바이스, 비디오 디바이스, 디지털 오디오 플레이어 (예를 들어, MP3 플레이어), 카메라, 게임 콘솔, 웨어러블 컴퓨팅 디바이스 (예를 들어, 스마트워치, 헬스 또는 피트니스 트랙커 등), 가전제품, 센서, 벤딩 머신 또는 임의의 다른 유사한 기능 디바이스를 포함한다.

C-PHY 인터페이스는 대역폭이 제한된 채널에서 높은 스루풋(throughput)을 제공할 수 있는 고속 시리얼 인터페이스이다. C-PHY 인터페이스는 디스플레이 장치 및 카메라를 포함하는 주변기기들에 애플리케이션 프로세서들을 접속하도록 배치될 수도 있다. C-PHY 인터페이스는 데이터를, 트리오(trio) 또는 와이어들의 트리오로서 지칭될 수도 있는 3 개의 와이어들의 세트를 통하여 3 페이즈(phase) 신호에서 송신되는 심볼들로 인코딩한다.

3-페이즈 신호는 상이한 페이즈들에서 트리오의 각각의 와이어에서 송신된다. 각각의 3-와이어 트리오는 통신 링크에 레인(Lane)을 제공한다. 심볼 간격은 단일의 심볼이 트리오의 시그널링 상태를 제어하는 시간 간격으로서 정의될 수도 있다.

각각의 심볼 구간에서, 3개의 시그널 중 최소 하나는 전압 레벨의 천이를 갖는다. 따라서 천이 하는 시그널은 하나, 둘, 또는 셋 모두가 될 수 있으며, 천이 후 전압 레벨은 +V, 0, -V가 될 수 있다. 도 5에서와 같이 연속적으로 송신된 트리오 신호를 수신기에서 A-B, B-C, 및 C-A의 차동 신호로 받아 시그널의 전압 레벨 천이로 부터 클럭을 추출하여 디코딩 과정을 거쳐 데이터를 복구하게 된다.

도 1 은 C-PHY 3-페이즈 통신 링크를 채택할 수도 있는 장치(100) 의 예를 나타낸다.

장치(100)는 무선 액세스 네트워크(RAN), 코어 액세스 네트워크, 인터넷 및/또는 다른 네트워크와 RF(radio frequency) 트랜시버(106)를 통하여 통신하는 무선 통신 디바이스를 포함할 수도 있다. 통신 트랜시버(106)는 프로세싱 회로(102)에 동작 가능하게 커플링될 수도 있다.

프로세싱 회로(102)는 하나 이상의 IC 디바이스들, 이를 테면, 응용 주문형 IC(ASIC)(108)를 포함할 수도 있다. ASIC(108)는 하나 이상의 프로세싱 디바이스들, 논리 회로들 등을 포함할 수도 있다. 프로세싱 회로(102)는 프로세싱 회로(102) 및 디바이스들에 의한 실행 또는 다른 사용을 위한 명령들 및 데이터를 저장 및 유지하는 프로세서 판독가능 디바이스들을 포함할 수도 있는 메모리 디바이스들(112), 및/또는 디스플레이(124)를 지원하는 메모리 카드들과 같은 프로세서 판독 가능 스토리지에 포함 및/또는 커플링될 수도 있다. 프로세싱 회로 (102)는 무선 디바이스의 메모리 디바이스(112)와 같은 저장 매체 내에 상주하는 소프트웨어 모듈들의 실행을 인에이블 및 지원하는 애플리케이션 프로그래밍 인터페이스(API)(110) 계층 및 오퍼레이팅 시스템 중 하나 이상에 의해 제어될 수도 있다.

메모리 디바이스(112)는 ROM(read-only memory), DRAM(dynamic random-access memory), 하나 이상의 유형들의 PROM(programmable read-only memory), 플래쉬 카드들 또는 프로세싱 시스템들 및 컴퓨팅 플랫폼들에 이용될 수 있는 임의의 메모리 유형을 포함할 수도 있다.

프로세싱 회로(102)는 장치(100)를 구성하고 동작시키는데 이용된 동작 파라미터들 및 다른 정보를 유지할 수 있는 로컬 데이터베이스(114)를 포함하거나 로컬 데이터베이스(114)에 액세스할 수도 있다.

로컬 데이터베이스(114)는 데이터베이스 모듈, 플래시 메모리, 자기 매체, EEPROM(electrically-erasable PROM), 광학 매체, 테이프, 소프트 또는 하드 디스크 등 중 하나 이상을 이용하여 구현될 수도 있다. 프로세싱 회로는 또한, 다른 컴포넌트들 중에서 안테나(122), 디스플레이(124), 오퍼레이터 제어부들, 이를 테면 버튼(128) 및 키패드(126)와 같은 외부 디바이스들에 동작 가능하게 커플링될 수도 있다.

도 2 는 통신 링크(220)를 통해 데이터 및 제어 정보를 교환할 수 있는 복수의 IC 디바이스들(202 및 230)을 포함하는 장치(200)의 실시예를 개략적으로 예시하는 블록도이다.

통신 링크(220)는 서로 근접하여 가깝게 위치되거나, 또는 장치(200)의 상이한 부분들에 물리적으로 위치되는 IC 디바이스들(202 및 230)의 페어를 접속하는데 이용될 수도 있다. 일 예로, 통신 링크(220)는 IC 디바이스들(202 및 230)을 반송하는 칩 캐리어, 기판 또는 회로 기판 상에 제공될 수도 있다. 다른 예로, 제1 IC 디바이스(202)는 플립형 전화의 키패드 섹션에 위치될 수도 있는 반면, 제2 IC 디바이스(230)는 플립형 전화의 디스플레이 섹션에 위치될 수도 있다. 또 다른 예로, 통신 링크(220)의 부분은 케이블 또는 광학 접속부를 포함할 수도 있다.

통신 링크(220)는 다수의 채널들(222, 224 및 226)을 포함할 수도 있다. 하나 이상의 채널(226)은 양방향성일 수도 있고, 반이중 및/또는 전이중 모드들에서 동작할 수도 있다. 하나 이상의 채널(222 및 224)은 단방향성일 수도 있다.

통신 링크(220)는 비대칭일 수도 있고, 일 방향에서 더 높은 대역폭을 제공할 수도 있다. 일 예로, 제1 통신 채널(222)은 순방향 채널(222)로 지칭될 수도 있는 반면, 제2 통신 채널(224)은 역방향 채널(224)로 지칭될 수도 있다. 제1 및 제2 양쪽의 IC 디바이스들(202 및 230)이 통신 채널(222)을 통해 송신 및 수신하도록 구성되는 경우에도, 제1 IC 디바이스(202)는 호스트 시스템 또는 송신기로서 지정될 수도 있는 한편, 제2 IC 디바이스(230)는 클라이언트 시스템 또는 수신기로서 지정될 수도 있다. 일 예로, 순방향 채널(222)은 제1 IC 디바이스(202)로부터 제2 IC 디바이스(230)로 데이터를 통신할 때 더 높은 데이터 레이트로 동작할 수도 있는 한편, 역방향 채널(224)은 제2 IC 디바이스(230)로부터 제1 IC 디바이스(202)로 데이터를 통신할 때 더 낮은 데이터 레이트로 동작할 수도 있다.

IC 디바이스들(202 및 230)은 각각이 프로세서 또는 다른 프로세싱 및/또는 컴퓨팅 회로 또는 디바이스(206, 236)를 포함할 수도 있다.

일 예로, 제1 IC 디바이스(202)는 무선 트랜시버(204)와 안테나(214)를 통한 무선 통신들을 확립하고 유지하는 것을 포함하는 장치(200)의 핵심 기능들을 수행할 수도 있는 한편, 제2 IC 디바이스(230)는 디스플레이 제어기(232)를 관리하거나 동작시키는 사용자 인터페이스를 지원할 수도 있고, 카메라 제어기(234)를 이용하여 카메라 또는 비디오 입력 디바이스의 동작들을 제어할 수도 있다.

IC 디바이스들(202 및 230) 중 하나 이상에 의해 지원된 다른 특징들은 키보드, 음성 인식 컴포넌트, 및 다른 입력 또는 출력 디바이스들을 포함할 수도 있다.

디스플레이 제어기(232)는 OLED 패널, 액정 디스플레이(LCD) 패널, 터치-스크린 디스플레이, 인디케이터들 등과 같은 디스플레이들을 지원하는 회로들 및 소프트웨어 드라이버들을 포함할 수도 있다.

저장 매체(208 및 238)는 개별 프로세서들(206 및 236), 및/또는 IC 디바이스들(202 및 230)의 다른 컴포넌트들에 의해 사용된 명령들 및 데이터를 유지하도록 구성된 일시적 및/또는 비-일시적 저장 디바이스들을 포함할 수도 있다. 각각의 프로세서(206, 236)와 그 대응하는 저장 매체(208 및 238) 및 다른 모듈들 및 회로들 간의 통신은 각각 하나 이상의 내부 버스(212 및 242)에 의해 그리고/또는 통신 링크(220)의 채널(222, 224 및/또는 226)에 의해 용이하게 실시될 수도 있다.

역방향 채널(224)은 순방향 채널(222)과 동일한 방식으로 동작될 수도 있으며, 순방향 채널(222)과 역방향 채널(224)은 대등한 속도들 또는 상이한 속도들로 송신할 수도 있으며, 여기서 속도는 데이터 전송 레이트 및/또는 클럭킹 레이트들로 표현될 수도 있다. 순방향 및 역방향 데이터 레이트들은 애플리케이션에 의존하여, 크기의 정도들에 의해 실질적으로 동일 또는 상이할 수도 있다. 일부 애플리케이션들에서, 단일 양방향 채널(226)은 제1 IC 디바이스(202) 및 제2 IC 디바이스(230) 사이의 통신들을 지원할 수도 있다. 순방향 채널(222) 및/또는 역방향 채널(224)은 예를 들어, 순방향 및 역방향 채널들(222 및 224)이 동일한 물리적 접속들을 공유하고 반이중 방식으로 동작할 때, 양방향 모드로 동작하도록 구성 가능할 수도 있다.

일 예로, 통신 링크(220)는 산업 또는 다른 표준에 따라서, 제1 IC 디바이스(202) 및 제2 IC 디바이스(230) 사이에서 제어, 커맨드 및 다른 정보를 통신하도록 동작될 수도 있다.

도 2 의 통신 링크(220)는 C-PHY를 위한 MIPI 얼라이언스 사양들에 따라 구현될 수도 있다.

도 3 은 도 2 에 나타낸 통신 링크(220)의 특정 실시예를 구현하기 위해 이용될 수도 있는 3-와이어, 3-페이즈 극성 인코더를 예시하는 개략적 다이어그램(300)이다.

도 4 는 순환 상태 다이어그램(450)에 기초한 3 페이즈 심볼 데이터 - 인코딩 방식을 이용하여 인코딩된 신호들에 대한 타이밍 차트(400)의 예를 포함한다.

3-와이어, 3-페이즈 심볼 인코딩의 예는 오직 본 발명의 특정 실시예의 설명을 간략화하기 위한 목적으로 선택된다. 3-와이어, 3-페이즈 심볼 인코더들에 대하여 개시된 원리들 및 기술들은 M-와이어, N-페이즈 극성 심볼 인코더들의 다른 구성들에 적용될 수 있다.

도 5는 3-와이어, 3-페이즈 심볼 디코더(600)의 특정 실시예을 예시하는 다이어그램이다.

차동 수신기들(602) 및 와이어 상태 디코더(604)는 서로에 대하여 3 개의 송신 라인들(예를 들어, 도 3 에 예시된 신호 와이어들(310a, 310b 및 310c))의 상태의 디지털 표현을 제공하고, 그리고 이전 심볼 주기에서 송신된 상태에 비해 3개의 송신 라인들의 상태에서의 변화를 검출하도록 구성된다. 7개의 연속하는 상태들은 디맵퍼(608)에 의해 프로세싱될 7개의 심볼들의 세트를 획득하기 위해 직렬-투-병렬 컨버터들(606)에 의해 어셈블리된다. 디맵퍼(608)는 선입선출(FIFO) 레지스터(610)에서 버퍼링될 수도 있는 16 비트들의 데이터를 생성한다.

와이어 상태 디코더(604)는 신호 와이어들(310a, 310b 및 310c) 상에서 수신되는 페이즈 심볼 인코딩된 신호들로부터 심볼들(614)의 시퀀스를 추출한다. 심볼들(614)은 플립(Flip), 회전(Rotate) 및 극성(Polarity)의 조합으로서 인코딩 된다. 와이어 상태 디코더는 신호 와이어들(310a, 310b 및 310c)부터 심볼들을 신뢰성 있게 캡처하는데 이용될 수 있는 클럭(626)을 추출하는 클럭 복구 회로(클럭 복구; 624)를 포함할 수도 있다.

천이는 각각의 심볼 바운더리에서 신호 와이어들(310a, 310b 및 310c) 중 적어도 하나에서 발생하며, 클럭 복구 회로(624)는 일 천이 또는 다수의 천이들의 발생에 기초하여 클럭(626)을 생성하도록 구성될 수도 있다. 클럭의 에지는 모든 신호 와이어들(310a, 310b 및 310c)이 안정화되는 시간을 허용하도록 그리고 이에 의해 현재 심볼이 디코딩 목적을 위하여 캡처되는 것을 보장하도록 지연될 수도 있다.

3-페이즈 송신기는 고(High), 저(Low), 및 중간(Middle) 레벨 전압들을 송신 채널 상에 제공하는 드라이버들을 포함한다. 이는 연속하는 심볼 간격들 간에 일부 가변적인 천이들을 일으킨다. 저(Low)에서 고(High), 및 고(High)에서 저(Low)의 전압 천이들은 풀 스윙 천이들로 지칭될 수도 있는 한편, 저(Low)에서 중간(Middle) 및 고(High)에서 중간(Middle) 전압 천이들은 하프-스윙 천이들로 지칭될 수도 있다. 상이한 유형들의 천이들은 상이한 상승 또는 하강 시간들을 가질 수도 있고, 수신기에서 상이한 제로 크로싱을 일으킬 수도 있다. 이들 차이들은 "인코딩 지터"를 일으킬 수 있고 이는 링크 신호 무결성 성능에 영향을 줄 수도 있다.

도 6은 C-PHY 3-페이즈 인터페이스에서 수신기에 제공될 수도 있는 클럭 복구 회로들의 특정 실시예를 예시하는 블록 개략도(800)를 포함한다.

본 발명에 따른 수신기에 제공될 수도 있는 클럭 복구 회로(624)는, 도 6과 같이, 다수의 차동 수신기(802a, 802b 및 802c), 숏 펄스(Short pulse) 생성부(804), 및 클럭(Clock) 생성부(806)을 구비하여 구성된다.

차동 수신기들(802a, 802b 및 802c)의 세트는 트리오에서의 3개의 신호 와이어들(310a, 310b 및 310c)의 각각을 트리오에서의 3개의 신호 와이어들(310a, 310b 및 310c) 중 다른 것과 비교하는 것에 의해 상이한 신호들(810)의 세트를 생성하도록 구성된다.

예시된 예에서, 제1 차동 수신기(802a)는 신호 와이어들(310a 및 310b)의 상태들을 비교하고, 제2 차동 수신기(802b)는 신호 와이어들(310b 및 310c)의 상태들을 비교하고 제3 차동 수신기(802c)는 신호 와이어들(310a 및 310c)의 상태들을 비교한다. 따라서, 차동 수신기들(802a, 802b 및 802c) 중 적어도 하나의 출력이 각각의 심볼 간격의 종료 시 변화하기 때문에, 숏 펄스 생성부(804)는 감 심볼 신호의 천이를 검출하도록 구성될 수 있다.

숏 펄스 생성부(804)는 상기 제1 내지 제3 차동 수신기들(802a, 802b 및 802c)에서 출력된 신호를 각각 단안정 멀티바이브리터를 안정화 시킨 후 이를 논리 합 연산(OR gate)하여 숏 펄스(Short pulse)를 출력한다. 여기서, 숏 펄스 생성 시, 단안정 멀티바이브레이터는 회로 설계의 일 예이며, 다른 형태의 회로도 사용 가능하다.

클럭 생성부(806)는 상기 숏 펄스 생성부(804)에서 출력된 신호에서 그리치를 제거하여 클럭 신호(clk_out)로 출력한다.

도 7은 본 발명의 제1 실시예에 따른 도 6의 클럭 복구 회로(624)에서 숏 펄스 생성부(804) 및 클럭 생성부(806)의 구체적인 구성도이다.

도 8은 도 7의 숏 펄스 생성부(804) 및 클럭 생성부(806)의 동작을 설명하기 위한 출력 파형도이다.

숏 펄스 생성부(804)는 상기 제1 차동 수신기(802a)에서 출력되는 신호를 안정화 하여 구형파 신호를 출력하는 제1 단안정 멀티바이브레터(804a)와, 상기 제2 차동 수신기(802b)에서 출력되는 신호를 안정화 하여 구형파 신호를 출력하는 제2 단안정 멀티바이브레터(804b)와, 상기 제3 차동 수신기(802c)에서 출력되는 신호를 안정화 하여 구형파 신호를 출력하는 제3 단안정 멀티바이브레터(804c)와, 상기 제1 내지 제3 단안정 멀티바이브레터들(804a, 804b, 804c)에서 출력된 구형파 신호를 논리 합 연상하여 출력하는 논리 합 연산부(804d)를 포함하여 구성된다.

즉, 숏 펄스 생성부(804)는 트리오 데이터가 천이할 때마다 데이터 폭보다 짧은 숏 펄스를 생성한다.

그러나, 도 3에 도시한 인코더에서 도 6에 도시한 디코더로 페이즈 심볼 인코딩된 신호들을 송신할 때 보드(board) 또는 신호 와이어들(310a, 310b, 310c)의 불균일성에 의해 트리오 데이터 신호에 딜레이(Delay; Skew)가 발생하게 된다.

이와 같이, 트리오 데이터 신호에 딜레이가 발생하게 되면, 숏 펄스 생성부(804)에서 출력되는 숏 펄스에서 그리치(Glitch)가 필수적으로 발생하게 된다. 따라서, 상기 그리치(Glitch)를 제거하여야 한다.

도 8에서는 제2 차동 수신기(802b)에서 출력되는 신호(B-C)가 지연된 상태를 도시하였다. 따라서, 도 8에 도시한 바와 같이, 제2 차동 수신기(802b)에서 출력되는 신호(B-C)에 의해 그리치(Glitch)가 발생된다.

상기 그리치를 제거하기 위하여, 상기 클럭 생성부(806)는, 상기 숏 펄스 생성부(804)에서 출력된 신호를 트리거하여 출력하는 플립-플롭(flip flop; 806a)과, 딜레이 타임을 설정하도록 구성되어 상기 플립-플롭(806a)에서 출력된 펄스를 피드백하여 설정된 딜레이 타임에 따라 상기 그리치(Glitch)가 플립-플롭에 영향을 주지 않도록 리셋 시간을 지연시켜 상기 플립-플롭(806a)를 리셋시키는 프로그래밍가능 지연부(programmable delay; 806c)와, 상기 프로그래밍가능 지연부(806c)에 의해 그리치가 제거되어 상기 플립-플롭(806a)에서 출력된 펄스를 2분주하여 클럭신호(clk_out)로 출력하는 2 분주기(806b)를 구비하여 구성된다.

도 7에 도시한 바와 같이, 상기 플립-플롭(806a) 의 데이터 입력단은 전원 전압(VDD) 공급 라인에 연결되어 있고, 상기 숏 펄스 생성부(804)에서 발생된 숏 펄스는 상기 플립-플롭(806a)의 클럭 입력단에 입력된다.

상기 숏 펄스 생성부(804)에서 발생된 숏 펄스가 상기 플립-플롭(806a)에 입력되면, 플립-플롭(806a)의 출력은 1(high) 상태로 바뀌게 된다. 플립 플롭(806a)이 리셋 되기 전에 숏 펄스 생성부(804)를 통하여 그리치(glitch)가 플립-플롭(806a)의 클럭 입력단에 입력 되더라도 에지 트리거드 플립-플롭의 특성상 출력에는 변화가 없으며 그대로 1(high) 상태를 유지한다.

플립-플럽(806a) 출력이 1(high)로 되었을 때 플립-플럽(806a) 출력은 프로그래밍 가능 지연부(804)에 의해 지연된 후 플립-플롭(806a)을 리셋하게 된다. 플립-플럽(806a)의 리셋 시간은 그리치(glitch)를 막을 만큼 충분히 지연되어야 하나 정상적인 다음 숏 펄스가 인가되기 전에 플립-플롭(806a)을 리셋하여 출력을 0(Low)으로 만들어 주어야 한다.

플립-플럽(806a)의 출력이 0(Low)이 되면, 플립-플롭(806a)은 자동으로 리셋에서 해제되어 다음 입력에 대응하게 된다. 플립-플럽(806a) 출력에 의해 발생된 클Žž신호는 숏 펄스에 의한 것이며 숏 펄스는 심볼 신호의 라이징(rising)과 폴링 에지(fallingedge)에서 발생됨으로 주파수가 최대 데이터 레이트(max data rate)와 같으며, 제 1 실시 예로써 풀 레이트 클럭 복구(Full rate clock recovery)이라 한다. 실제 데이터 복구(data recovery) 회로에서는 절반의 클럭 속도가 필요함으로 2 분주기를 거쳐 클럭을 발생시킨다.

도 8에 도시한 바와 같이, 그리치(Glitch)를 막기 위해서는 프로그래밍가능 지연부(806c)에서 3개의 입력 와이어 불균형에 의해서 생긴 딜레이(delay)와 트리오 신호의 상이한 컴먼 모드(common mode) 전압에 의해서 생기는 천이의 딜레이(delay) 등이 합해져 생기는 그리치를 막아줄 만큼 딜레이(delay)를 조절해 주면 된다.

즉, 풀 레이트 클럭 복구 방법은 트리오 신호의 주파수 변화에는 무관하게 동작한다. 따라서 풀 레이트 클럭 복구 방법은 한번 프로그래밍 가능 지연부(806c)를 조절하면 트리오 신호의 데이터 레이트가 비뀌어도 다시 프로그래밍 가능 지연부(806c)를 조절할 필요가 없다. 단, 플립-플롭(806a)의 클럭 입력에서 출력까지 딜레이(delay)와 프로그래밍 가능 지연부(806c)의 최소 딜레이(delay)를 합한 값, 즉 feedbackloop delay가 전송된 데이터의 폭 보다는 작아야 한다.

상기 도 7 및 도 8에서 설명한 클럭 복구 회로의 클럭 생성부(806)는 고속 동작을 위해서 1개의 플립-플롭(806A)과 프로그래밍가능 지연부(806c)를 사용함으로써 피드백 루프(feedback loop)의 지연을 최소화하고 있다. 기존의 6개의 플립-플롭과 1개의 프로그래밍 가능 지연부를 사용하는 방식에 비해 루프 지연(Loop delay)을 최소화함으로써, 처리 가능한 데이터 레이트를 높여 칩(Chip)의 성능을 높이며, 데이터의 천이 때마다 발생하는 숏 펄스와 2 분주기(806b)에 의해 완벽한 듀티 사이클(duty cycle)의 클럭을 복구할 수 있다.

한편, 도 9는 본 발명의 제2 실시예에 따른 도 6의 클럭 복구 회로(624)에서 숏 펄스 생성부(804) 및 클럭 생성부(806)의 구체적인 구성도이며, 하프 레이트 클럭 복구(half rate CLK recovery)이라 한다.

도 10은 도 9의 숏 펄스 생성부(804) 및 클럭 생성부(806)의 동작을 설명하기 위한 출력 파형도이다.

숏 펄스 생성부(804)는 상기 제1 차동 수신기(802a)에서 출력되는 신호를 안정화 하여 구형파 신호를 출력하는 제1 단안정 멀티바이브레터(804a)와, 상기 제2 차동 수신기(802b)에서 출력되는 신호를 안정화 하여 구형파 신호를 출력하는 제2 단안정 멀티바이브레터(804b)와, 상기 제3 차동 수신기(802c)에서 출력되는 신호를 안정화 하여 구형파 신호를 출력하는 제3 단안정 멀티바이브레터(804c)와, 상기 제1 내지 제3 단안정 멀티바이브레터들(804a, 804b, 804c)에서 출력된 구형파 신호를 논리 합 연상하여 출력하는 논리 합 연산부(804d)를 포함하여 구성된다.

즉, 숏 펄스 생성부(804)는 트리오 데이터가 천이할 때마다 데이터 폭보다 짧은 숏 펄스를 생성한다.

그러나, 도 3에 도시한 인코더에서 도 6에 도시한 디코더로 페이즈 인코딩된 신호들을 송신할 때 보드(board) 또는 신호 와이어들(310a, 310b, 310c)의 불균일성에 의해 트리오 데이터 신호에 딜레이(Delay; Skew)가 발생하게 된다.

이와 같이, 트리오 데이터 신호에 딜레이가 발생하게 되면, 숏 펄스 생성부(804)에서 출력되는 숏 펄스에서 그리치(Glitch)가 필수적으로 발생하게 된다. 따라서, 상기 그리치(Glitch)를 제거하여야 한다.

도 10에서도 제2 차동 수신기(802b)에서 출력되는 신호(B-C)가 지연된 상태를 도시하였다. 따라서, 도 10에 도시한 바와 같이, 제2 차동 수신기(802b)에서 출력되는 신호(B-C)에 의해 그리치(Glitch)가 발생된다.

상기 그리치를 제거하기 위하여, 상기 클럭 생성부(806)는, 상기 숏 펄스 생성부(804)에서 출력된 신호를 트리거하여 출력하는 플립-플롭(806a)과, 딜레이 타임을 설정하도록 구성되어 상기 플립-플롭(806a)에서 출력된 펄스를 피드백하여 설정된 딜레이 타임에 따라 플립-플롭(806a)의 리셋 타임을 딜레이 시켜 그리치(Glitch)에 의한 영향을 제거하는 프로그래밍가능 지연부(806c)와, 상기 프로그래밍가능 지연부(806c)에 의해 그리치가 제거되어 상기 플립-플롭(806a)에서 출력된 펄스의 듀티 비를 보정하는 듀티 사이클(duty cycle) 보정부(806d)를 구비하여 구성된다.

상기 도 9의 프로그래밍가능 지연부(806c)는 지연(Deleay)을 다음 데이터 천이 때 발생되는 숏 펄스를 박을 수 있도록 늘려서 사용한다. 클럭의 폴링 에지(falling edge)는 프로그래밍가능 지연부(806c)의 지연(delay)의 양에 의해서 결정되며 클럭의 듀티 비는 도 7 및 도 8에서 설명한 것보다 나빠지게 된다. 따라서 본 발명의 제2 실시예에 따른 클럭 복구회로(624)는 별도의 듀티 사이클 보정부가 필요하게 된다.

상기 도 9 및 도 10에서 설명한 클럭 복구회로는 하프 레이트(Harfl rate) 클럭 복구 회로에 해당된다.

하지만, 도 9 및 도 10에서 설명한 하프 레이트(Half rate) 클럭 복구회로는 데이터 전송 주파수가 높아져서 클럭 생성부(806)의 피드백 루프 지연(feedback loop delay)이 전송 데이터의 폭 보다 큰 경우에도 사용할 수 있다. 단, 데이터의 전송된 속도에 따라 매번 프로그래밍가능 지연부(806c)의 딜레이 타임을 다시 설정해야 한다.

따라서, 데이터의 고속 전송에는 상기 도 9 및 도 10에서 설명한 하프 레이트(Half rate) 클럭 복구 회로가 사용되어야 한다. 예를 들면, 2.5Gs/s 이상의 속도로 데이터 전송 시에는 상기 도 9 및 도 10에서 설명한 하프 레이트(Half rate) 클럭 복구 회로가 사용되는 것이 바람직하다.

또한, 2.5 Gs/s 이하의 속도로 데이터가 전송되는 경우에는 도 7 및 도 8에서 설명한 풀 레이트 클럭 복구 회로가 사용되는 것이 바람직하다.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.

624: 클럭 복구 회로 802a, 802b, 802c: 차동 수신기
804: 숏 펄스 생성부 804a, 804b, 804c: 단안정 멀티바이브레터
806: 클럭 생성부 806a: 플립-플롭
806b: 2 분주기 806c: 프로그래밍가능 지연부
806d: 듀티 사이클 보정부

Claims (7)

1. 3개의 신호 와이어들의 각각을 트리오에서의 3개의 신호 와이어들 중 다른 것과 비교하는 것에 의해 상이한 신호들의 세트를 생성하도록 구성된 제1 내지 제3 차동 수신기들;
   상기 제1 내지 제3 차동 수신기들에서 출력된 신호들을 논리 합 연산하여 숏 펄스를 출력하는 숏 펄스 생성부; 및
   상기 숏 펄스 생성부에서 출력된 신호에서 그리치를 제거하여 클럭 신호를 출력하는 클럭 생성부를 포함하고,
   상기 클럭 생성부는,
   상기 숏 펄스 생성부에서 출력된 신호를 트리거하는 플립-플롭과,
   설정된 딜레이 타임으로 상기 플립-플롭에서 출력된 펄스를 피드백하여 상기 플립-플롭을 리셋시켜 그리치를 제거하는 프로그래밍가능 지연부와,
   상기 프로그래밍가능 지연부에 의해 그리치가 제거되어 상기 플립-플롭에서 출력된 펄스를 2분주하여 클럭신호를 출력하는 2 분주기를 구비하는 클럭 복구 회로.
2. 제 1 항에 있어서,
   상기 숏 펄스 생성부는,
   상기 제1 내지 제3 차동 수신기들에서 출력되는 신호를 각각 처리하여 구형파 신호를 출력하는 제1 내지 제3 단안정 멀티바이브레터와,
   상기 제1 내지 제3 단안정 멀티바이브레터들에서 출력된 구형파 신호를 논리 합 연상하여 숏 펄스를 출력하는 논리 합 연산부를 포함하는 클럭 복구 회로.
3. 삭제
4. 제 1 항에 있어서,
   상기 클럭 생성부는, 상기 프로그래밍가능 지연부의 딜레이 타임을, 상기 제1 내지 제3 차동 수신기들에 입력되는 입력 데이터의 레이트의 변화에 관계없이, 한번 설정하는 클럭 복구 회로.
5. 3개의 신호 와이어들의 각각을 트리오에서의 3개의 신호 와이어들 중 다른 것과 비교하는 것에 의해 상이한 신호들의 세트를 생성하도록 구성된 제1 내지 제3 차동 수신기들;
   상기 제1 내지 제3 차동 수신기들에서 출력된 신호들을 논리 합 연산하여 숏 펄스를 출력하는 숏 펄스 생성부; 및
   상기 숏 펄스 생성부에서 출력된 신호에서 그리치를 제거하여 클럭 신호를 출력하는 클럭 생성부를 포함하고,
   상기 클럭 생성부는,
   상기 숏 펄스 생성부에서 출력된 신호를 트리거하는 플립-플롭과,
   설정된 딜레이 타임으로 상기 플립-플롭에서 출력된 펄스를 피드백하여 상기 플립-플롭을 리셋시켜 그리치를 제거하는 프로그래밍가능 지연부와,
   상기 프로그래밍가능 지연부에 의해 그리치가 제거되어 상기 플립-플롭에서 출력된 펄스의 듀트 사이클을 보정하여 클럭신호를 출력하는 듀티 사이클 보정부를 구비하는 클럭 복구 회로.
6. 제 5 항에 있어서,
   상기 프로그래밍가능 지연부는 상기 제1 내지 제3 차동 수신기들에 입력되는 입력 데이터의 다음 입력 데이터 천이 때 발생되는 그리치까지 방지할 수 있도록 지연 타임을 늘려서 사용하는 것을 특징으로 하는 클럭 복구 회로.
7. 제 5 항에 있어서,
   상기 클럭 생성부는 상기 제1 내지 제3 차동 수신기들에 입력되는 입력 데이터의 레이트가 변할 때마다 상기 프로그래밍가능 지연부의 딜레이 타임을 매번 바꾸어 주는 클럭 복구 회로.

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