CN107852382B - 用于c-phy 3相发射机的基于时间的均衡 - Google Patents

用于c-phy 3相发射机的基于时间的均衡 Download PDF

Info

Publication number
CN107852382B
CN107852382B CN201680042955.0A CN201680042955A CN107852382B CN 107852382 B CN107852382 B CN 107852382B CN 201680042955 A CN201680042955 A CN 201680042955A CN 107852382 B CN107852382 B CN 107852382B
Authority
CN
China
Prior art keywords
wire
voltage state
signal
symbol
duration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680042955.0A
Other languages
English (en)
Other versions
CN107852382A (zh
Inventor
D·赛佩
C·李
G·A·威利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN107852382A publication Critical patent/CN107852382A/zh
Application granted granted Critical
Publication of CN107852382B publication Critical patent/CN107852382B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/54—Systems for transmission via power distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/46—Monitoring; Testing
    • H04B3/462—Testing group delay or phase shift, e.g. timing jitter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0286—Provision of wave shaping within the driver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Dc Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

提供了用于在多线多相接口上进行数据通信的方法、装置和计算机程序产品。该方法可包括：提供要在3线接口上传送的码元序列，该码元序列中的每个码元定义用于该3线接口中的每条导线的三个电压状态中的一个电压状态；在从第一所传送码元转变成第二所传送码元期间将该3线接口中的所有导线驱动至公共电压状态；在预定延迟之后根据第二所传送码元来驱动该3线接口中的每条导线。在每个码元的传输期间，3线接口中的每条导线与该3线接口中的其他导线可以处于不同的电压状态。公共电压状态可位于这三个电压状态中的两个电压状态之间。

Description

用于C-PHY 3相发射机的基于时间的均衡
相关申请的交叉引用
本申请要求于2015年7月24日向美国专利商标局提交的非临时申请No.14/808,272的优先权和权益，其全部内容通过援引纳入于此。
技术领域
本公开一般涉及高速数据通信接口，尤其涉及对在多线、多相数据通信链路上传送的信号进行调节。
背景
移动设备(诸如蜂窝电话)的制造商可从各种来源(包括不同制造商)获得移动设备的各组件。例如，蜂窝电话中的应用处理器可从第一制造商获得，而蜂窝电话的显示器可从第二制造商获得。可使用基于标准的或专有物理接口来互连应用处理器和显示器或其他设备。例如，显示器可提供遵从由移动行业处理器接口(MIPI)联盟所规定的显示系统接口(DSI)标准的接口。
由于信道带宽限制，穿过信道的高速信号中的较高频率分量可被显著地衰减，并且衰减的程度可能与该信号的频率相关。高频分量的丢失可导致码元间干扰(ISI)并且可增大抖动。通常使用的补偿技术在发射机处采用预增强，这也可以被称为前馈均衡(FEE)。可在单端和差分线驱动器中采用FFE，但是对其他类型的驱动器的影响有限。
在一个示例中，由MIPI联盟定义的三线接口(C-PHY)使用三重导体而不是差分对来在各设备之间传送信息。在C-PHY接口上的码元传输期间，三条导线中的每一者可以在三个信令状态中的一个信令状态中。在该C-PHY链路上传送的码元序列中编码时钟信息，并且接收机从连贯码元之间的转变生成时钟信号。在C-PHY接口中，通信链路的最大速度和时钟数据恢复(CDR)电路恢复时钟信息的能力可受与在该通信链路的不同导线上传送的信号的转变有关的最大时间变动的限制。
因此，存在改进多线接口的信令能力的现行需求。
概述
本文所公开的实施例提供了实现多线和/或多相通信链路上的改进通信的系统、方法和装置。通信链路可被部署在诸如具有多个集成电路(IC)器件的移动终端之类的装备中。
在本公开的一方面，一种数据通信方法包括：提供要在3线接口上传送的码元序列，该码元序列中的每个码元定义用于该3线接口中的每条导线的三个电压状态中的一个电压状态；在从第一所传送码元转变成第二所传送码元期间将该3线接口中的所有导线驱动至公共电压状态达预定时间区间；以及在该预定时间区间已经流逝之后根据第二所传送码元来驱动该3线接口中的每条导线。在每个码元的传输期间，3线接口中的每条导线与该3线接口中的其他导线可以处于不同的电压状态。公共电压状态可位于这三个电压状态中的两个电压状态之间。
在本公开的一方面，一种用于数据通信的装备包括：用于提供要在3线接口上传送的码元序列的装置，该码元序列中的每个码元定义用于该3线接口中的每条导线的三个电压状态中的一个电压状态；用于在从第一所传送码元转变成第二所传送码元期间将该3线接口中的所有导线驱动至公共电压状态的装置；以及用于在预定延迟之后根据第二所传送码元来驱动该3线接口中的每条导线的装置。在每个码元的传输期间，3线接口中的每条导线与该3线接口中的其他导线可以处于不同的电压状态。公共电压状态可位于这三个电压状态中的两个电压状态之间。
在本公开的一方面，一种用于数据通信的装置包括：耦合至3线总线的多个线驱动器；编码器，其配置成提供要在该3线总线上传送的码元序列，该码元序列中的每个码元定义用于该3线总线中的每条导线的三个电压状态中的一个电压状态，其中在每个码元的传输期间，该3线总线中的每条导线与该3线总线中的其他导线处于不同的电压状态；以及处理系统，其配置成使得该多个线驱动器在从第一所传送码元转变成第二所传送码元期间将该3线总线中的所有导线驱动至公共电压状态，以及使得该多个线驱动器在预定延迟之后根据第二所传送码元来驱动该3线总线中的每条导线。公共电压状态可位于这三个电压状态中的两个电压状态之间。
在本公开的一方面，公开了一种处理器可读存储介质。该存储介质可以是非瞬态存储介质，并且可存储代码，该代码在由一个或多个处理器执行时使得该一个或多个处理器：提供要在3线接口上传送的码元序列，该码元序列中的每个码元定义用于该3线接口中的每条导线的三个电压状态中的一个电压状态；在从第一所传送码元转变成第二所传送码元期间将该3线接口中的所有导线驱动至公共电压状态；在预定延迟之后根据第二所传送码元来驱动该3线接口中的每条导线。公共电压状态可位于这三个电压状态中的两个电压状态之间。在每个码元的传输期间，3线接口中的每条导线与该3线接口中的其他导线可以处于不同的电压状态。
附图简述
图1描绘了在各IC设备之间采用数据链路的装置，该数据链路选择性地根据多个可用标准之一来操作。
图2解说了在各IC设备之间采用数据链路的装置的系统架构，该数据链路选择性地根据多个可用标准之一来工作。
图3解说了C-PHY数据编码器。
图4解说了C-PHY经编码接口中的信令。
图5是解说C-PHY经编码接口中的潜在状态转变的状态图。
图6解说了C-PHY解码器。
图7是信号上升时间对C-PHY解码器中的转变检测的影响的简化示例。
图8解说了C-PHY解码器中的转变检测。
图9解说了在C-PHY接口上传送的连贯码元对之间发生的信号转变的一个示例。
图10包括解说转变和眼区的简单眼图。
图11解说了针对C-PHY 3相信号生成的眼图的示例。
图12解说了与在C-PHY接口上传输三个码元相关联的定时。
图13解说了根据本文中所公开的某些方面来适配的与在C-PHY接口上传输三个码元相关联的定时。
图14解说了已经根据本文中所公开的某些方面来适配的C-PHY 3相接口中的线驱动器。
图15是解说采用可根据本文所公开的某些方面适配的处理电路的装备的示例的框图。
图16是根据本文所公开的某些方面的数据通信方法的流程图。
图17是解说用于采用根据本文所公开的某些方面来适配的处理电路的装备的硬件实现的示例的示图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。
如本申请中所使用的，术语“组件”、“模块”、“系统”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于是，在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/或计算机。作为解说，在计算设备上运行的应用和该计算设备两者都可以是组件。一个或多个组件可驻留在进程和/或执行的线程内，且组件可以本地化在一台计算机上和/或分布在两台或更多台计算机之间。另外，这些组件能从其上存储有各种数据结构的各种计算机可读介质来执行。这些组件可借助于本地和/或远程进程来通信，诸如根据具有一个或多个数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地系统、分布式系统中另一组件交互的、和/或跨诸如因特网之类的网络与其他系统交互的一个组件的数据。
此外，术语“或”旨在表示包含性“或”而非排他性“或”。即，除非另外指明或从上下文能清楚地看出，否则短语“X采用A或B旨在表示任何自然的可兼排列”。即，短语“X采用A或B”得到以下任何实例的满足：X采用A；X采用B；或X采用A和B两者。另外，本申请和所附权利要求书中所使用的冠词“一”和“某”一般应当被解释成表示“一个或多个”，除非另外声明或者可从上下文中清楚看出是指单数形式。
概览
本发明的某些方面可应用于由MIPI联盟指定的C-PHY接口，该C-PHY接口可被部署以连接电子设备，这些电子设备是移动装备(诸如电话、移动计算设备、电器、汽车电子设备、航空电子系统等)的子组件。移动装备的示例包括蜂窝电话、智能电话、会话发起协议(SIP)电话、膝上型电脑、笔记本、上网本、智能本、个人数字助理(PDA)、卫星无线电、全球定位系统(GPS)设备、多媒体设备、视频设备、数字音频播放器(例如，MP3播放器)、相机、游戏控制台、可穿戴计算设备(例如，智能手表、健康或健身跟踪器等)、电器、传感器、自动售货机、或任何其他类似的功能设备。
C-PHY接口是可在带宽有限的信道上提供高吞吐量的高速串行接口。C-PHY接口可被部署以将应用处理器连接至外围设备(包括显示器和相机)。C-PHY接口将数据编码成在三条导线的集合(其可被称为三重(trio)或三重导线)上的三相信号中传送的码元。该三相信号以不同的相位在三重导线中的每条导线上传送。每个三重导线提供通信链路上的通道。码元区间可被定义成其中单个码元控制三重导线的信令状态的时间区间。在每个码元区间中，一条导线是“未驱动”的，而该三条导线中的其余两条导线被差分地驱动，以使得两条差分驱动的导线中的一条导线呈现第一电压电平，而另一差分驱动的导线呈现与第一电压电平不同的第二电压电平。未驱动的导线可以浮动、被驱动或者终止，以使得其呈现处于或接近第一电压电平与第二电压电平之间的中间电压电平的第三电压电平。在一个示例中，在未驱动的电压为0V的情况下，被驱动的电压电平可以是+V和–V。在另一个示例中，在未驱动的电压为+V/2的情况下，被驱动的电压电平可以是+V和0V。不同码元在每个连贯传送的码元对中传送，并且不同导线对可以在不同码元区间中被差分驱动。
图1描绘了可采用C-PHY 3相通信链路的装备100的示例。装备100可包括无线通信设备，该无线通信设备通过射频(RF)通信收发机106与无线电接入网(RAN)、核心接入网、因特网和/或另一网络通信。通信收发机106可以可操作地耦合至处理电路102。处理电路102可包括一个或多个IC设备，诸如专用IC(ASIC)108。ASIC 108可包括一个或多个处理设备、逻辑电路、等等。处理电路102可包括和/或耦合至可包括处理器可读设备和支持显示器124的设备或存储器卡的处理器可读存储(诸如存储器设备112)，该处理器可读设备存储和维护可由处理电路102执行或以其它方式使用的数据和指令。处理电路102可由操作系统以及应用编程接口(API)110层中的一者或多者来控制，该API 110层支持并使得能执行驻留在存储介质(诸如无线设备的存储器设备112)中的软件模块。存储器设备112可包括只读存储器(ROM)、动态随机存取存储器(DRAM)、一种或多种类型的可编程只读存储器(PROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器类型。处理电路102可包括或访问本地数据库114，该本地数据库114可维护用于配置和操作该装置100的操作参数和其他信息。本地数据库114可使用数据库模块、闪存存储器、磁介质、电可擦除PROM(EEPROM)、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路也可以可操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如按钮128和按键板126)、以及其他组件。
图2是解说装备200的某些方面的示意性框图，该装备200包括可通过通信链路220来交换数据和控制信息的多个IC设备202和230。通信链路220可被用于连接彼此位置紧邻或者物理上位于装置200的不同部分中的IC设备对202和230。在一个示例中，通信链路220可被设在搭载IC设备202和230的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可位于折叠式电话的按键板区段中，而第二IC设备230可位于该折叠式电话的显示器区段中。在另一示例中，通信链路220的一部分可包括电缆或光学连接。
通信链路220可包括多个信道222、224和226。一个或多个信道226可以是双向的，并且可以工作在半双工和/或全双工模式下。一个或多个信道222和224可以是单向的。通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在本文所描述的一个示例中，第一通信信道222可被称为前向信道222，而第二通信信道224可被称为反向信道224。第一IC设备202可以被指定为主机系统或发射机，而第二IC设备230可以被指定为客户端系统或接收机，即便IC设备202和230两者都被配置成在通信信道222上传送和接收。在一个示例中，前向信道222可以在将数据从第一IC设备202传达给第二IC设备230时以较高数据率操作，而反向信道224可以在将数据从第二IC设备230传达给第一IC设备202时以较低数据率操作。
IC设备202和230可各自包括处理器或其它处理和/或计算电路或设备206、236。在一个示例中，第一IC设备202可执行装备200的核心功能，包括建立和维护通过无线收发机204和天线214的无线通信，而第二IC设备230可支持管理或操作显示器控制器232的用户接口，并且可使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和230中的一者或多者所支持的其他特征可包括键盘、语音识别组件、以及其他输入或输出设备。显示器控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动器。存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维持由相应处理器206和236、和/或IC设备202和230的其他组件所使用的指令和数据。每个处理器206、236与其相应的存储介质208和238以及其他模块和电路之间的通信可分别由一条或多条内部总线212和242和/或通信链路220的信道222、223和/或226来促成。
反向信道224可以与前向信道222相同的方式操作，并且前向信道222和反向信道224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表示为数据传输速率和/或时钟速率。取决于应用，前向和反向数据率可以基本上相同或相差几个数量级。在一些应用中，单个双向信道226可支持第一IC设备202与第二IC设备230之间的通信。当例如前向和反向信道222和224共享相同的物理连接并且以半双工方式工作时，前向信道222和/或反向信道224可以是可配置成以双向模式操作的。在一个示例中，通信链路220可被操作以根据行业或其他标准在第一IC设备202与第二IC设备230之间传达控制、命令以及其他信息。
图2的通信链路220可根据用于C-PHY的MIPI联盟规范来实现并且可提供包括多条信号导线(被标示为M条导线)的有线总线。这M条导线可被配置成携带高速数字接口中(诸如移动显示器数字接口(MDDI)中)的经N相编码数据。这M条导线可促成信道222、224和226中的一者或多者上的N相极性编码。物理层驱动器210和240可被配置或适配成生成经N相极性编码数据以供在通信链路220上传输。使用N相极性编码提供了高速数据传递，并且消耗的功率是其它接口的一半或更少，因为在经N相极性编码数据链路中活跃的驱动器较少。
N相极性编码设备210和/或240通常能够对通信链路220上的每次转变编码多个比特。在一个示例中，3相编码和极性编码的组合可被用于支持宽视频图形阵列(WVGA)每秒80帧的LCD驱动器IC而不需要帧缓冲器，其以810Mbps递送像素数据以供显示器刷新。
图3是解说可被用于实现图2中描绘的通信链路220的某些方面的3线、3相极性编码器的示意图300。仅出于简化对本发明的某些方面的描述的目的而选择了3线、3相编码的示例。针对3线3相编码器所公开的原理和技术可被应用在M导线N相极性编码器的其它配置中。
针对3线、3相极性编码方案中的该3条导线中的每一条导线所定义的信令状态可包括未驱动状态、正驱动状态和负驱动状态。可通过在信号导线310a、310b和/或310c中的两条信号导线之间提供电压差分、和/或通过驱动电流流过串联连接的信号导线310a、310b和/或310c中的两条信号导线以使得电流在这两条信号导线310a、310b和/或310c中在不同方向上流动来获得正驱动状态和负驱动状态。可通过将信号导线310a、310b、或310c的驱动器的输出置于高阻抗模式中来实现未驱动状态。替换地或附加地，可通过无源或有源地使得“未驱动的”信号导线310a、310b或310c达到基本上处于在被驱动的信号导线310a、310b和/或310c上提供的正和负电压电平之间的中间点的电压电平来在信号导线310a、310b或310c上获得未驱动状态。通常情况下，不存在显著电流流过未驱动的信号导线310a、310b或310c。可以使用这三个电压或电流状态(+1,-1,和0)来标示针对3线、3相极性编码方案所定义的信令状态。
3线、3相极性编码器可采用线驱动器308来控制信号导线310a、310b和310c的信令状态。驱动器308可被实现为单位电平电流模式或电压模式驱动器。在一个示例中，每个驱动器308可以接收确定对应信号导线310a、310b和310c的输出状态的两个或更多个信号316a、316b和316c的集合。在一个示例中，两个信号316a、316b、以及316c的集合可包括上拉信号(PU信号)以及下拉信号(PD信号)，该上拉信号以及下拉信号为高时激活分别朝着较高电平或较低电平电压驱动信号导线310a、310b、和310c的上拉和下拉电路。在这一示例中，在PU信号和PD信号两者都为低时，信号导线310a、310b、和310c可被终止在中间电平电压。
对于M线、N相极性编码方案中的每个所传送码元区间，至少一条信号导线310a、310b或310c处于中间电平/未驱动(0)电压或电流状态，而正驱动(+1电压或电流状态)信号导线310a、310b或310c的数目等于负驱动(-1电压或电流状态)信号导线310a、310b或310c的数目，以使得流向接收机的电流之和总是为零。对于每个码元，至少一条信号导线310a、310b或310c的状态相对于之前传送区间中传送的码元发生了改变。
在操作中，映射器302可接收16位数据310并将其映射至7个码元312。在3线示例中，该7个码元中的每个码元针对一个码元区间定义信号导线310a、310b和310c的状态。该7个码元312可以使用并行到串行转换器304被串行化，并行到串行转换器304针对每条信号导线310a、310b和310c提供定时的码元序列314。码元序列314通常使用传输时钟来定时。3线3相位编码器306一次一码元地接收由映射器产生的7码元序列314，并且针对每个码元区间计算每条信号导线310a、310b和310c的状态。3线编码器306基于当前输入码元314以及信号导线310a、310b和310c的先前状态来选择信号导线310a、310b和310c的状态。
对M线、N相编码的使用准许数个比特被编码在多个码元中，其中每码元的比特不是整数。在3导线通信链路的简单示例中，存在3种可用的可被同时驱动的2导线组合、以及被驱动的导线对上的2种可能的极性组合，从而产生6个可能状态。由于每个转变从当前状态发生，因此在每次转变时有6种状态之中的5种状态可用。在每次转变时，要求至少一条导线的状态改变。在有5种状态的情况下，每码元可编码log2(5)≌2.32个比特。相应地，映射器可接受16比特字并将其转换成7个码元，因为每码元携带2.32个比特的7个码元可编码16.24个比特。换言之，编码五种状态的七个码元的组合具有57(即78,125)种排列。相应地，这7个码元可被用于编码16比特的216(65536)种排列。
图4包括使用三相调制数据编码方案(其基于循环状态图450)来编码的信号的时序图400的示例。信息可被编码在信令状态序列中，其中例如导线或连接器处于由状态图450所定义的三相状态S1、S2和S3之一。每种状态可与其他状态隔开120°相移。在一个示例中，可按导线或连接器上的相位状态的旋转方向来编码数据。信号中的相位状态可按顺时针方向452和452’或按逆时针方向454和454’旋转。例如，在顺时针方向452和454’上，相位状态可在包括从S1到S2、从S2到S3和从S3到S1的转变中的一者或多者的序列中前进。在逆时针方向454和454’上，相位状态可在包括从S1到S3、从S3到S2和从S2到S1的转变中的一者或多者的序列中前进。这三条信号导线310a、310b和310c携带相同信号的不同版本，其中这些版本可相对于彼此被移相120°。每个信令状态可被表示为导线或连接器上的不同电压电平和/或电流流过导线或连接器的方向。在3线系统中的信令状态序列中的每种状态期间，每条信号导线310a、310b和310c处于与其他导线不同的信令状态。当在3相编码系统中使用3条以上信号导线310a、310b和310c时，两条或更多条信号导线310a、310b和/或310c在每个信令区间可处于相同的信令状态，但每种状态在每个信令区间中出现在至少一条信号导线310a、310b和/或310c上。
可在每个相位转变410处按旋转方向来编码信息，并且3相信号可针对每个信令状态改变方向。可通过考虑哪些信号导线310a、310b和/或310c在相位转变之前和之后处于‘0’状态来确定旋转方向，因为未驱动的信号导线310a、310b和/或310c在旋转三相信号中的每个信令状态处改变，而不管旋转方向如何。
该编码方案还可在被有源地驱动的两个导体310a、310b和/或310c的极性408中编码信息。在3线实现中的任何时间，导体310a、310b、310c中的恰好两个导体是用方向相反的电流和/或用差分电压来驱动的。在简单实现中，可使用两个比特值412来编码数据，其中一个比特被编码在相位转变410的方向中，而第二比特被编码在当前状态的极性408中。
时序图400解说了使用相位旋转方向和极性两者的数据编码。曲线402、404和406针对多个相位状态分别与三条信号导线310a、310b和310c上携带的信号有关。最初，相位转变410是顺时针方向的且最高有效位被设置为二进制‘1’，直至相位转变410的旋转在时间414处切换到逆时针方向(如由最高有效位的二进制‘0’所表示的)。最低有效位反映该信号在每种状态中的极性408。
根据本文所公开的某些方面，一个比特的数据可被编码在3线、3相编码系统中的旋转或相位变化中，而附加比特可被编码在两条被驱动的导线的极性中。可通过允许从当前状态转变到任一种可能状态来在3线、3相编码系统的每次转变中编码附加信息。在给定3个旋转相位以及每个相位有两种极性的情况下，在3线、3相编码系统中有6种状态可用。相应地，从任何当前状态有5种状态可用。相应地，每码元(转变)可编码log2(5)≌2.32个比特，这允许映射器302接受16比特字并将其编码成7个码元。
N相数据传输可使用在通信介质(诸如总线)中提供的三条以上导线。使用可被同时驱动的附加信号导线提供了状态和极性的更多组合，并且允许在状态间的每次转变处编码更多比特的数据。这可显著地提高系统的吞吐量，并且相对于使用多个差分对来传送数据比特的办法降低了功耗，同时提供了增加的带宽。
在一个示例中，编码器可使用6条导线来传送码元，其中对于每种状态，驱动2对导线。6条导线可被标记为A到F，以使得在一种状态中，导线A和F被驱动为正，导线B和E被驱动为负，而C和D未被驱动(或不携带电流)。对于6条导线，可以有：
Figure BDA0001554671280000101
个可能的被有源地驱动的导线组合，其中对于每个相位状态，有：
Figure BDA0001554671280000111
个不同的极性组合。
这15个不同的被有源地驱动的导线组合可包括：
Figure BDA0001554671280000112
在4条被驱动的导线中，可能是两条导线被驱动为正(而另两条必须被驱动为负)的组合。极性组合可包括：
++-- +--+ +-+- -+-+ -++- --++
相应地，不同状态的总数可被计算为15×6＝90。为了确保各码元之间的转变，从任何当前状态有89种状态可用，并且可被编码在每个码元中的比特的数目可被计算为：每码元log2(89)≌6.47个比特。在这一示例中，给定5×6.47＝32.35个比特，映射器可将32比特字编码成5个码元。
针对任何大小的总线，可被驱动的导线组合的数目的总方程是总线中的导线数目和同时被驱动的导线数目的函数：
Figure BDA0001554671280000113
用于计算被驱动的导线的极性组合的数目的一个等式为：
Figure BDA0001554671280000114
每码元的等效比特数目可被表述为：
Figure BDA0001554671280000115
图5是解说3线3相通信链路的一个示例中的6种状态和30种可能状态转变的状态图500。状态图500中的可能状态502、504、506、512、514和516包括图4的示图450中所示的状态并且在这些状态上扩展。如状态元素520的范例中示出的，状态图502中的每种状态502、504、506、512、514和516包括示出(分别在信号导线310a、310b和310c上传送的)信号A、B和C的电压状态的字段522，示出由差分接收机(例如，参见图6的差分接收机602)分别扣除导线电压之后的结果的字段524，以及指示旋转方向的字段526。例如，在状态502(+x)中，导线A＝+1、导线B＝-1以及导线C＝0，从而产生差分接收机702a的输出(A-B)＝+2，差分接收机702b的输出(B-C)＝-1以及差分接收机702c的输出(C-A)＝+1。如由该状态图解说的，由接收机中的相位变化检测电路系统作出的转变判定基于由各差分接收机产生的5种可能电平，其包括-2、-1、0、+1和+2电压状态。
图6是解说3线、3相解码器600的某些方面的示图600。差分接收机602和导线状态解码器604被配置成提供三条传输线(例如，图3中解说的信号导线310a、310b和310c)相对于彼此的状态的数字表示，以及检测这三条传输线的状态相比于在前一码元周期中传送的状态的变化。由串-并转换器606组装七个连贯状态以获得要由解映射器608处理的7个码元的集合。解映射器608产生可被缓冲在先进先出(FIFO)寄存器610中的16比特数据
导线状态解码器604可从在信号导线310a、310b和310c上接收到的经相位编码信号中提取码元614的序列。码元614被编码成相位旋转和极性的组合，如本文中所描述的。导线状态解码器可包括CDR电路624，该CDR电路624提取可被用于可靠地从信号导线310a、310b和310c捕捉码元的时钟626。在每个码元边界处发生信号导线310a、310b、以及310c中的至少一条信号导线上的转变，并且CDR电路624可被配置成基于转变的发生或多个转变的发生来生成时钟626。可延迟时钟的边沿以允许所有信号导线310a、310b和310c有时间稳定下来，并由此确保当前码元出于解码目的被捕捉到。
C-PHY 3相接口中的抖动
C-PHY 3相发射机包括将高、低、以及中间电平电压提供到传送信道上的驱动器。这导致连贯码元区间之间的一些可变转变。高到低和低到高电压转变可被称为全摆幅(full-swing)转变，而低到中间和高到中间电压转变可被称为半摆幅(half-swing)转变。不同类型的转变可具有不同的上升或下降时间，并且可在接收机处导致不同的零交叉。这些差异可导致“编码抖动”，这可能影响链路信号完整性性能。
图7是解说C-PHY 3相发射机的输出处的转变可变性的某些方面的简化时序图700。信号转变时间方面的可变性可归因于3相信令中使用的不同电压和/或电流电平的存在。时序图700解说了单条信号导线310a、310b或310c中的转变时间。在第二码元Symn+1704在第二码元区间中传送时，第一码元Symn702在结束于时间722处的第一码元区间中传送。在第三码元Symn+2 706在第三码元区间中传送时，第二码元区间可在时间724处结束，第三码元Symn+2 706在第四码元Symn+3 708在第四码元区间中传送时结束。从由第一码元702确定的状态到对应于第二码元704的状态的转变在可归因于信号导线310a、310b或310c中的电压达到阈值电压718和/或720所花费时间的延迟712之后可以是可检测的。该阈值电压可被用于确定信号导线310a、310b或310c的状态。从由第二码元704确定的状态到第三码元706的状态的转变在可归因于信号导线310a、310b或310c中的电压达到阈值电压718和/或720之一所花费时间的延迟714之后可以是可检测的。从由第三码元706确定的状态到第四码元708的状态的转变在可归因于信号导线310a、310b或310c中的电压达到阈值电压718和/或720所花费时间的延迟716之后可以是可检测的。这些延迟712、714、716可具有不同的历时，它们可以部分归因于与这3种状态相关联的不同电压或电流电平以及随之发生的不同转变幅值。这些差异可对C-PHY 3相接收机中的抖动和其他问题作出贡献。
图8包括解说C-PHY 3相接口中的接收机的CDR电路的某些方面的示意框图800。差分接收机802a、802b和802c的集合被配置成：通过将三重导线中的三个信号导线310a、310b和310c中的每一者与三重导线中的三个信号导线310a、310b和310c中的另一者进行比较来生成一组差信号810。在所描绘的示例中，第一差分接收机802a将信号导线310a和310b的状态进行比较，第二差分接收机802b将信号导线310b和310c的状态进行比较，以及第三差分接收机802c将信号导线310a和310c的状态进行比较。相应地，转变检测电路系统804可被配置成检测相位改变的发生，因为差分接收机802a、802b和802c中的至少一者的输出在每个码元区间结束时发生改变。
所传送的码元之间的某些转变可以能由单个差分接收机802a、802b或802c来检测，而其他转变可由差分接收机802a、802b和802c中的两者或更多者来检测。在一个示例中，状态、或两条导线的相对状态可以在转变之后不改变，并且对应的差分接收机802a、802b或802c的输出也可以在相位转变之后不改变。在另一示例中，信号导线对310a、310b和/或310c中的两条导线可以在第一时间区间中处于相同状态，并且两条导线可以在第二时间区间中处于相同的第二状态，以及对应的差分接收机802a、802b或802c可以在相位转变之后不改变。相应地，时钟生成电路806可包括转变检测电路804和/或其他逻辑，以监视所有差分接收机802a、802b和802c的输出以便确定相位转变何时已发生，该时钟生成电路可基于所检测到的相位转变来生成接收时钟信号808。
3条导线的信令状态的改变可以针对信号导线310a、310b和/或310c的不同组合在不同时间被检测。对信令状态变化的检测定时可根据已发生的信令状态变化的类型而变化。此类可变性的结果在图8的简化时序图表850中解说。标记822、824和826表示提供给转变检测电路804的差信号820中的转变的发生。仅为了解说清楚起见，标记822、824和826在时序图850中被指派不同的高度，并且标记822、824和826的相对高度并不旨在示出与用于时钟生成或数据解码的电压或电流电平、极性或者加权值有特定关系。时序图表850解说了与在三条信号导线310a、310b和310c上的相位和极性中传送的码元相关联的转变的定时的影响。在时序图表850中，一些码元之间的转变可导致期间可以可靠地捕捉码元的可变捕捉窗口830a、830b、830c、830d、830e、830f和/或830g(统称为码元捕捉窗口830)。所检测到的状态改变的数目和它们的相对定时可导致时钟信号808的抖动。
码元窗口830的大小可变性和抖动可部分地由信号导线310a、310b和310c的电气特性引起，如图7中描绘的时序图700中解说的。C-PHY通信链路的吞吐量可被信号转变时间中的历时和可变性影响。例如，检测电路中的可变性可由制造工艺容限、电压和电流源的变动和稳定性以及工作温度引起。实现较高的数据率的某些障碍可归因于信道带宽及其对数字信号的较高频率分量的增大的影响。例如，较高频率的衰减可影响信号上升和下降时间。在常规的线驱动器中，可提供预增强电路，由此该预增强电路操作用于增大对接收机处的转变的检测。一些预增强电路可通过较早地发起转变或较晚地终止转变来影响信号的定时。其他预增强电路可在转变期间增大由驱动器提供的电流流动。
图9包括表示在某些连贯码元之间从第一信令状态到第二信令状态的转变的某些示例的时序图900和920。在时序图900和920中解说的信令状态转变被选择用于解说性目的，并且其他的转变或转变的组合可在MIPI联盟C-PHY接口中发生。时序图900和920涉及3线3相通信链路的示例，其中由于三重导线上的信号电平之间的上升和下降时间的差异，在每个码元区间边界处可发生多个接收机输出转变。还参照图9，第一时序图900解说了三重信号导线310a、310b和310c(A、B、和C)在转变之前和之后的信令状态，并且第二时序图920解说了差分接收机802a、802b和802c的输出，这提供了表示信号导线310a、310b和310c之间的差值的差信号810。在许多实例中，差分接收机802a、802b和802c的集合可被配置成通过比较两条信号导线310a、310b和310c的不同组合来捕捉转变。在一个示例中，这些差分接收机802a、802b和802c可被配置成通过确定其相应输入电压的差异(例如，通过减法)来产生输出。
在时序图900和920中示出的每个示例中，初始码元(-z)516(参见图5)转变到一不同的码元。如在时序图902、904和906中示出的，信号A初始地在+1状态中，信号B在0状态中，并且信号C在-1状态中。相应地，差分接收机802a、802b初始地测量+1差值924，并且差分接收机802c测量-2差值926，如在关于差分接收机输出的时序图922、932、938中示出的。
在对应于时序图902、922的第一示例中，发生从码元(-z)516到码元(-x)512(参见图5)的转变，其中信号A转变至-1状态，信号B转变至+1状态，并且信号C转变至0状态，差分接收机802a从+1差值924转变至-2差值930，差分接收机802b保持在+1差值924、928，并且差分接收机802c从-2差值926转变至+1差值928。
在对应于时序图904、932的第二示例中，发生从码元(-z)516到码元(+z)506的转变，其中信号A转变至-1状态，信号B保持在0状态，并且信号C转变至+1状态，两个差分接收机802a和802b从+1差值924转变至-2差值936，并且差分接收机802c从-2差值926转变至+2差值934。
在对应于时序图906、938的第三示例中，发生从码元(-z)516到码元(+x)502的转变，其中信号A保持在+1状态，信号B转变至-1状态，并且信号C转变至0状态，差分接收机802a从+1差值924转变至+2差值940，差分接收机802b从+1差值924转变至-1差值942，并且差分接收机802c从-2差值926转变至-1差值942。
这些示例解说了跨越0、1、2、3、4、和5个电平的不同值的转变。用于典型的差分或单端串行发射机的预增强技术是针对两电平转变开发的，并且如果在MIPI联盟C-PHY信号上使用，则可能引入某些不利影响具体而言，在转变期间过驱动信号的预增强电路可在跨越1或2个电平的转变期间导致过冲，并且可能导致在边沿敏感的电路中发生误触发。
图10解说了被生成为多个码元区间的覆盖的眼图1000，该眼图1000包括单个码元区间1002。信号转变区1004表示两个码元之间的边界处的不确定性时间段，其中可变的信号上升时间阻碍可靠的解码。状态信息可在由“眼图开口”内的眼图掩模1006定义的区域中可靠地确定，该“眼图开口”表示其中码元稳定且能被可靠地接收和解码的时间段。眼图掩模1006掩蔽掉其中不发生零交叉的区域，并且该眼图掩模被解码器用来防止由于在码元区间边界处跟随在第一信号零交叉之后的后续零交叉的影响而造成的多次时钟计时。
信号的周期性采样和显示的概念在设计、适配以及配置使用时钟数据恢复电路的系统期间是有用的，该时钟数据恢复电路使用出现在接收到的数据中的频率转变来重新创建接收到的数据定时信号。基于串行器/解串行器(SERDES)技术的通信系统是其中眼图1000可被用作用于基于眼图1000的眼图开口来判断可靠地恢复数据的能力的基础的系统的示例
M线N相编码系统(诸如3线3相编码器)可编码在每一信号边界处具有至少一个转变的信号，并且接收机可使用那些受保障的转变来恢复时钟。在紧接码元边界处的第一信号转变之前，接收机可能需要可靠的数据，并且还必须能够可靠地掩蔽掉任何与相同码元边界相关的多个转变的发生。由于M线(例如，三重导线)上携带的信号之间的上升和下降时间的微小差异以及由于收到信号对的组合(例如，图6的差分接收机802a、802b和802c的A-B、B-C和C-A输出)之间的信号传播时间的微小差异，可能发生多次接收机转变。
图11解说了针对C-PHY 3相信号生成的眼图1100的示例。眼图1100可以从多个码元区间1102的覆盖生成。眼图1100可使用固定的和/或与码元无关的触发1130来产生。眼图1100包括增加数目的电压电平1120、1122、1124、1126、1128，它们可以归因于由N相接收机电路的差分接收机802a、802b、802c(参见图8)测量的多个电压电平。在该示例中，眼图1100可对应于提供给差分接收机802a、802b和802c的3线3相编码信号中的可能转变。三个电压电平可导致差分接收机802a、802b和802c生成用于正极性和负极性两者的强电压电平1126、1128和弱电压电平1122、1124。通常，在任何码元中仅一条信号导线310a、310b和310c是未驱动的，并且差分接收机802a、802b和802c不产生0状态(在此，0伏特)输出。与强电平和弱电平相关联的电压不需要关于0伏特电平被均匀间隔开。例如，弱电压电平1122、1124表示对可包括由未驱动的信号导线310a、310b和310c达到的电压电平的电压的比较。眼图1100可交叠由差分接收机802a、802b和802c产生的波形，因为所有三对信号在数据在接收方设备处被捕捉到时被认为是同时的。由差分接收机802a、802b和802c产生的波形表示差信号810，该差信号810表示三对信号(A-B、B-C和C-A)的比较。
驱动器、接收机和C-PHY 3相解码器中使用的其他设备可呈现可引入从三条导线接收到的信号之间的相对延迟的不同切换特性。由于三重信号导线310a、310b和310c的三个信号之间的上升和下降时间的微小差异以及由于从信号导线310a、310b和310c接收到的信号对的组合之间的信号传播时间的微小差异，可在每个码元区间边界1108和/或1114处观察到多次接收机输出转变。眼图1100可将上升和下降时间的变化捕捉作为每个码元区间边界1108和1114附近的转变中的相对延迟。上升和下降时间的变化可以是由于3相驱动器的不同特性。对于任何给定码元，上升和下降时间的差异还可导致码元区间1102的历时的有效缩短或延长。
信号转变区1104表示不确定性的时间或时段，其中可变的信号上升时间阻碍可靠的解码。可在“眼图开口”1106中可靠地确定状态信息，该“眼图开口”1106表示其中码元稳定且能被可靠地接收和解码的时间段。在一个示例中，可确定眼图开口1106在信号转变区1104的结尾1112处开始，并且在码元区间1102的码元区间边界1114处结束。在图11所描绘的示例中，可确定眼图开口1106在信号转变区1104的结尾1112处开始，并且在信号导线310a、310b、310c的信令状态和/或三个差分接收机802a、802b和802c的输出已开始改变以反映下一码元的时间1116处结束。
被配置成用于N相编码的通信链路220的最大速度可能受到信号转变区1104相比于对应于收到信号的眼图开口1106的历时的限制。码元区间1102的最小时段可能受到与例如图6中解说的解码器600中的CDR电路624相关联的紧缩设计余裕的约束。不同信令状态转变可与对应于两条或更多条信号导线310a、310b和/或310c的信号转变时间的不同变动相关联，由此导致接收方设备中的差分接收机802a、802b和802c的输出以关于码元区间边界1108的不同时间和/或速率改变，其中差分接收机802a、802b和802c的输入在码元区间边界1108处开始改变。可在CDR电路624中提供延迟元件，以在差分接收机802a、802b和802c中的两者或更多者的输出处容适收到信号转变时间的可能的大变动。可在状态改变检测电路(诸如图8中解说的转变检测电路804、和/或图8中示出的时钟生成电路806)中的一者或多者中提供延迟元件。在一个示例中，该延迟元件可具有超过转变区1104的历时的最小延迟时段。由该延迟元件提供的最大延迟时间不可延伸超过眼图开口1106闭合的时间1116。在一些实例中，由该延迟元件提供的最大延迟时间不可延伸超过下一码元区间在对应于码元区间1102的终止的码元区间边界1114处的开始。在以更快数据率的情况下，与码元区间1102相比，眼图开口1106可变得较小，并且码元转变可变性的影响可确定最大码元传输率。
任何单个转变的历时不太可能跨越信号转变区(tΔJ)1104的全范围，因为不太可能在单个码元转变期间发生最小可能信号转变时间和最大可能转变时间。在一个示例中，对于所有可能的码元转变，信号转变区1104可由在差分接收机802a、802b、或802c的输出处检测到的第一零交叉1110的时间和在差分接收机802a、802b、或802c的输出处检测到的信号转变区1104的结束1112处的最后零交叉的时间来界定。在差分接收机802a、802b、和802c的输出处观察到的转变时间可对应于连接器和/或信号导线310a、310b或310c处的电压在发射机中的驱动器308的一个或多个输入之后达到信令状态所花费的时间。
可由信号导线和/或信号导线310a、310b或310c中的一者或多者的特性以及所涉及的状态转变的类型来确定最长可能转变时间。在一个示例中，最长可能转变时间可由一个或多个信号的上升或下降时间来确定。上升和下降时间可由原始和/或最终状态的本质和电压电平来确定。通常，最长可能转变时间对应于被有源地驱动的状态与未驱动状态之间的转变。
信号转变区1104相对于码元区间1102的高值tΔJ可导致与CDR电路624或时钟生成电路806相关联的设计难度增大。例如，时钟生成电路806可采用由三个差分接收机802a、802b和802c的输出的第一零交叉触发的延迟元件或定时器。所有三个差分接收机802a、802b和802c的输出状态在所有差分接收机802a、802b和802c已达到其最终状态之前可能无法被安全地采样，该最终状态可由转变区的结束1112来定义。相应地，该定时器可优选地在信号转变区1104的结束1112之后不久期满，此时时钟生成电路806可输出用于对这三个差分接收机802a、802b和802c的输出进行采样的时钟边沿。
在一些设备中，CDR电路624中的延迟元件可能受到制造工艺、电路电源电压、以及管芯温度(PVT)变动的困扰，并且可能生成显著变化的延迟。在此类系统中，CDR电路624的标称操作条件一般在设计上设置成在眼图开口1106的中间某处生成时钟边沿，以确保即使在最差情况的PVT效应下，时钟边沿仍在信号转变区1104的结尾1112之后且在至下一码元的转变区的开始之前发生。保证时钟边沿在眼图开口1106内的CDR电路624的设计难度可能在信号转变区1104相比于眼图开口1106较大时出现。例如，典型的延迟元件可产生在所有PVT条件下变化2倍的延迟值，并且眼图开口1106必须大于信号转变区1104以使得不可调整的延迟值可被选取。
在一些实例中，可基于至传送方电路的一个或多个驱动器308(参见图3)的输入中的变化与在接收机中的差分接收机602(参见图6)的输出处观察到或预期的对应转变之间的最大定时来计算信号转变区1104的历时。在其他实例中，对于所有码元转变，可在接收机602的输出处将经修改的转变区确定为诸接收机602中的一个接收机602的输出处的第一转变的时间1118和与其他接收机602的输出处的最后转变的码元区间1102的终止码元区间边界1114对应的时间之间的最大差异。
用于C-PHY 3相接口的基于时间的均衡
根据本文中所公开的某些方面，通过使用可增大在接收机处观察到的水平眼图开口的基于时间的均衡，可以减小发射编码抖动并且可以改善链路性能。在一些示例中，根据本文中所公开的某些方面来适配的3相发射机可在码元之间的每次转变处将三重导线中的所有导线迫使至公共电压达一短时间段。
基于时间的均衡可比包括诸如基于幅度的信道均衡办法之类的其他技术提供更低功率的抖动解决方案。例如，预增强方案可减小源电阻以获得较大的摆幅，而去增强方案可引入对输出焊盘的争用以减小信号摆幅并且将所传送的信号中的直流(DC)分量去增强。预增强和去增强方案可改变发射机阻抗，这可增大传输信道中的反射。如本文中所公开的，基于时间的均衡的使用使发射机阻抗保持不改变并且避免了在数据传输路径中添加等待时间，该等待时间可能源于为检测激活预增强或去增强电路的信号的模式所需要的处理开销。
图12是解说与在C-PHY接口上传输三个码元1210、1212、1214相关联的定时的简化时序图1200。具体而言，时序图1200解说了与第二码元1212相关联的转变。第一码元1210与第二码元1212之间的第一转变在时间1220处开始，并且涉及三条信号导线310a、310b和310c中的每一者上的在三个可用电压电平1202、1204、以及1206之间的信令状态的转变。第二码元1212与第三码元1214之间的第二转变在时间1222处开始，并且涉及中间电压电平1204与高电压电平1202之间的信令状态的转变。一条信号导线310a在第二转变期间保持在低电压电平1206。第一转变与第二转变之间的时间跨度可对应于一个码元区间1208。如本文中所描述的，对应于第一转变的转变区间1216可能与关联于第二转变的转变区间1218在历时方面不同。
图13是解说与在根据本文中所公开的某些方面来适配的C-PHY接口上传输三个码元1310、1312、1314相关联的定时的简化时序图1300。时序图1300解说了与第二码元1312相关联的两个转变。第一码元1310与第二码元1312之间的第一转变在对应于码元开始1320的时间处开始，并且导致三条信号导线310a、310b和310c中的每一者上的与三条信号导线310a、310b和310c的信令状态相对应的三个可用电压电平1302、1304、以及1306之间的信令状态的转变。第二转变在第二码元1312与第三码元1314的开始1322之间，并且导致中间电压电平1304与高电压电平1302之间的信令状态的转变。一条信号导线310a在第二转变之后保持在低电压电平1306。第一转变与第二转变之间的时间跨度可对应于一个码元区间1308。
在这一示例中，C-PHY接口可被适配成将三条信号导线310a、310b和310c中的每一者迫使至预定义的中间或公共电压电平达在所传送的码元之间的转变的起始处开始的或在所传送的码元之间的转变的起始附近开始的预定时间区间。在一些示例中，中间或公共电压电平可对应于中间电压电平1304。预定义的中间或公共电压电平可基于三条信号导线310a、310b和310c中的一者或多者从中间或公共电压电平驱动至表示信令状态的三个电压电平1302、1304、1306之一所需要的时间来选择。可提供转变信号1324以在转变区间期间控制这三条信号导线310a、310b和310c的驱动。如所解说的，转变信号1324包括在每个码元1310、1312、1314的起始1320、1322处活跃的脉冲1326、1328。如示例所描绘的，每个脉冲1326、1328可具有历时(t公共)1316，该历时1316可被计算以使得三条信号导线310a、310b和310c中的每一者能够达到预定义的中间或公共电压电平，该预定义的中间或公共电压电平与中间电压电平1304重合。在时间1330处，其可对应于脉冲1326的下降沿，三条信号导线310a、310b和310c中的每一者被驱动至由当前码元1310、1312、1314定义的电压电平1302、1304、1306。以此方式，在从预定义的中间或公共电压电平转变至三个电压电平1302、1304、和1306中的每一者所需要的时间被均衡或基本上均衡时，所有的转变可以被对齐
转变信号1324上的脉冲1326、1328可具有相对于码元区间1308的短历时1316。例如，脉冲1326、1328的历时1316可以是50微微秒或75微微秒，而码元传输时间可以是400微微秒。在一些示例中，脉冲1326、1328可具有小于或受限于码元区间1308的历时的25％的历时1316。在脉冲1326、1328终止之际，每个信号导线310a、310b和310c转变到由下一码元1312、1314定义的状态以供传输。
转变信号1324可具有与控制C-PHY接口上的数据率的传输时钟的周期匹配的周期。例如，脉冲历时1316可以使用延迟元件来控制、配置或调谐。脉冲历时1316可以被控制、配置、或调谐以获得码元之间的经优化的转变时间，其中在抖动被最小化时可以实现优化，而不会使总转变时间增大危及接收机处可用的捕捉窗口的量。对所传送信号的一个影响是所有三个差分信号对(A-B、B-C、A-C)的零交叉可在每个码元1310、1312、1314的开始和结束处收敛在相同的值上。由此，减小了所传送信号的编码抖动，并且增大了接收机处的水平眼图开口。
图14是解说已经根据本文中所公开的某些方面来适配的C-PHY 3相接口中的线驱动器的简化示图1400。3相编码器1402可被配置成提供上拉信号1404和下拉信号1406。在信号转变区1104(参见图11)外部的操作中，高上拉信号1404使得第一信号导线310a、310b或310c被驱动至高电压电平1302，而高下拉信号1406使得第二信号导线310a、310b或310c被驱动至低电压电平1306。在上拉信号1404和下拉信号1406两者都在低逻辑状态时，对应的信号导线310a、310b或310c浮置，或被拉至中间电压电平1304。
根据本文中所公开的某些方面，可以向门控或选择逻辑(诸如复用器1410和1412)提供上拉信号1404和下拉信号1406。门控或选择逻辑可以由转变信号1408控制，该转变信号1408可对应于图13中解说的转变信号1324。当在低逻辑状态中时，转变信号1408可使得复用器1410、1412将上拉信号1404和下拉信号1406分别作为PU信号1414和PD信号1416来传递到线驱动器电路1418。当在高逻辑状态中时，转变信号1408可使得复用器1410、1412在PU信号1414和PD信号1416两者上提供高逻辑状态。作为结果，晶体管1422和1424被导通，并且线驱动器电路1418的输出1420被有效地驱动朝向中间电压电平1304。在一些实例中，响应于转变信号的专用晶体管(未示出)可被用于将线驱动器电路1418的输出驱动至公共电压电平。在此类实例中，公共电压可以是可选择的和/或可变的，并且可以与中间电压电平1304不同。
图15是解说了采用可被配置成执行本文所公开的一个或多个功能的处理电路1502的装置的硬件实现的简化示例的概念图1500。根据本公开的各种方面，本文所公开的元素、或元素的任何部分、或者元素的任何组合可使用处理电路1502来实现。处理电路1502可包括由硬件和软件模块的某种组合来控制的一个或多个处理器1504。处理器1504的示例包括：微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及被配置成执行本公开中通篇描述的各种功能性的其他合适硬件。该一个或多个处理器1504可包括执行特定功能并且可由软件模块1516中的一者来配置、扩增或控制的专用处理器。该一个或多个处理器1504可通过在初始化期间加载的软件模块1516的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1516来进一步配置。
在所解说的示例中，处理电路1502可以用由总线1510一般化地表示的总线架构来实现。取决于处理电路1502的具体应用和整体设计约束，总线1510可包括任何数目的互连总线和桥接器。总线1510将各种电路链接在一起，包括一个或多个处理器1504、以及存储设备1506。存储设备1506可包括存储器设备和大容量存储设备，并且在本文可被称为计算机可读介质和/或处理器可读介质。总线1510还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1508可提供总线1510与一个或多个收发机1512之间的接口。可针对处理电路所支持的每种联网技术来提供收发机1512。在一些实例中，多种联网技术可共享收发机1512中出现的电路系统或处理模块中的一些或全部。每个收发机1512提供用于通过传输介质与各种其它装置通信的手段。取决于该装置的本质，也可提供用户接口1518(例如，按键板、显示器、扬声器、话筒、操纵杆)，并且该用户接口1518可直接或通过总线接口1508通信地耦合到总线1510。
处理器1504可负责管理总线1510和一般处理，包括执行存储在计算机可读介质(其可包括存储设备1506)中的软件。在这一方面，处理电路1502(包括处理器1504)可被用于实现本文所公开的方法、功能和技术中的任何一种。存储设备1506可被用于存储由处理器1504在执行软件时操纵的数据，并且该软件可被配置成实现本文所公开的方法中的任何一种。
处理电路1502中的一个或多个处理器1504可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式驻留在存储设备1506中或驻留在外部计算机可读介质中。外部计算机可读介质和/或存储设备1506可包括非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存存储器设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、随机存取存储器(RAM)、ROM、PROM、可擦式PROM(EPROM)、EEPROM、寄存器、可移动盘、以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质和/或存储设备1506还可包括载波、传输线、以及用于传送可由计算机访问和读取的软件和/或指令的任何其它合适介质。计算机可读介质和/或存储设备1506可驻留在处理电路1502中、处理器1504中、在处理电路1502外部、或跨包括该处理电路1502在内的多个实体分布。计算机可读介质和/或存储设备1506可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现贯穿本公开给出的所描述的功能性。
存储设备1506可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其在本文中可被称为软件模块1516。软件模块1516中的每一者可包括在安装或加载到处理电路1502上并由一个或多个处理器1504执行时有助于运行时映像1514的指令和数据，该运行时映像1514控制一个或多个处理器1504的操作。在被执行时，某些指令可使得处理电路1502执行根据本文所描述的某些方法、算法和过程的功能。
软件模块1516中的一些可在处理电路1502初始化期间被加载，并且这些软件模块1516可配置处理电路1502以实现本文所公开的各种功能的执行。例如，一些软件模块1516可配置处理器1504的内部设备和/或逻辑电路1522，并且可管理对外部设备(诸如，收发机1512、总线接口1508、用户接口1518、定时器、数学协处理器等)的访问。软件模块1516可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路1502提供的各种资源的访问。这些资源可包括存储器、处理时间、对收发机1512的访问、用户接口1518等。
处理电路1502的一个或多个处理器1504可以是多功能的，由此软件模块1516中的一些被加载和配置成执行不同功能或相同功能的不同实例。该一个或多个处理器1504可附加地被适配成管理响应于来自例如用户接口1518、收发机1512和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，该一个或多个处理器1504可被配置成提供多任务环境，由此多个功能中的每个功能按需或按期望实现为由该一个或多个处理器1504服务的任务集。在一个示例中，多任务环境可使用分时程序1520来实现，该分时程序1520在不同任务之间传递对处理器1504的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器1504的控制权返回给分时程序1520。当任务具有对一个或多个处理器1504的控制权时，处理电路有效地专用于由与控制方任务相关联的功能所针对的目的。分时程序1520可包括操作系统、在循环基础上转移控制权的主环路、根据各功能的优先级化来分配对一个或多个处理器1504的控制权的功能、和/或通过将对一个或多个处理器1504的控制权提供给处置功能来对外部事件作出响应的中断驱动式主环路。
图16是C-PHY 3相接口上的通信方法的流程图1600。
在框1602处，码元序列可以被生成或者以其他方式被提供以供3线接口上的传输。码元序列中的每个码元可定义用于该3线接口中的每条导线的三个电压状态中的一个电压状态。在每个码元的传输期间，3线接口中的每条导线与该3线接口中的其他导线处于不同的电压状态。
在框1604处，在从第一所传送码元转变成第二所传送码元期间，3线接口中的所有导线可被驱动至公共电压状态。公共电压状态可位于针对3线接口中的每条导线所定义的三个电压状态中的两个电压状态之间。
在框1604处，在预定延迟之后可根据第二所传送码元来驱动该3线接口中的每条导线。在一个示例中，3线接口中的所有导线可被驱动至公共电压状态达在从第一所传送码元到第二所传送码元的转变的起始处开始的预定时间区间，其中该预定延迟对应于该预定时间区间。在该预定时间区间已经流逝时，该3线接口可随后呈现对应于第二所传送码元的信令状态。
在一个示例中，这三个电压状态包括第一电压状态、大于第一电压状态的第二电压状态、以及位于第一电压状态与第二电压状态之间的中间电压状态。公共电压状态可位于第一电压状态与第二电压状态之间。在一些实例中，公共电压状态可以是中间电压状态。
在一些实例中，可使用可编程的延迟元件或类似物来选择要在转变信号中提供的脉冲的历时。转变信号中的各脉冲的历时可基于期间在3线接口上传送的连贯码元之间的边界处存在信号不确定性的时间区间来选择或确定。该时间区间可对应于图11中所解说的信号转变区1104。可生成转变信号以使得在连贯码元之间的每次转变处发生脉冲。转变信号可使得3线接口中的所有导线被驱动至公共电压状态达每个脉冲的历时。这些脉冲的历时可以被选择和/或调节以最小化期间存在信号不确定性的时间区间以及减少3线接口上的编码抖动。在一个示例中，转变信号可最小化3线接口中的两条或更多条导线开始从由当前码元定义的状态转变成由下一码元定义的状态的时间的差异。
在一些实例中，可在3线接口上传送的连贯码元之间的每次转变处提供脉冲。该脉冲可具有对应于预定延迟的历时。3线接口中的所有导线可被驱动朝向公共电压状态达该脉冲的历时。在一个示例中，脉冲可具有至少为50微微秒的历时。在另一示例中，脉冲可具有小于75微微秒的历时。在一些示例中，脉冲可具有小于期间码元在3线接口上传送的码元区间的25％的历时。
在各种示例中，3相信号的相移版本可在3线接口上并发地传送，以使得3相信号在3线接口中的每条导线上以不同的相位来传送。在一些实例中，3相信号的相移版本在3线接口中的每条导线上传送，以使得在每条导线上传送的相移版本与在3线接口中的其他导线中的每条导线上传送的相移版本相移120度。
图17是解说采用处理电路1702的装置1700的硬件实现的简化示例的示图。该处理电路通常具有处理器1716，该处理器1716可包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一者或多者。处理电路1702可以用由总线1720一般化地表示的总线架构来实现。取决于处理电路1702的具体应用和整体设计约束，总线1720可包括任何数目的互连总线和桥接器。总线1720将包括一个或多个处理器和/或硬件模块(由处理器1716、模块或电路1704、1706和1708、可配置成通过连接器或导线1714通信的线驱动器电路1712、以及计算机可读存储介质1718表示)的各种电路链接在一起。总线1720还可链接各种其他电路(诸如定时源、外围设备、稳压器和功率管理电路)，这些电路在本领域中是众所周知的，并且因此将不再进一步描述。
处理器1716负责一般性处理，包括执行存储在计算机可读存储介质1718上的软件。该软件在由处理器1716执行时使处理电路1702执行上文针对任何特定装置描述的各种功能。计算机可读存储介质1718也可被用于存储由处理器1716在执行软件时操纵的数据，包括从通过连接器或导线1714传送的码元解码得来的数据，连接器或导线1714可被配置为数据通道和时钟通道。处理电路1702进一步包括模块1704、1706和1708中的至少一个模块。模块1704、1706和1708可以是在处理器1716中运行的软件模块、驻留/存储在计算机可读存储介质1718中、是耦合至处理器1716的一个或多个硬件模块、或是其某个组合。模块1704、1706和/或1708可包括微控制器指令、状态机配置参数、或其某种组合。
在一个配置中，装置1700可被配置用于C-PHY 3相接口上的数据通信。装置1700可包括：配置成提供要在3线接口上传送的码元序列的模块和/或电路1704、配置成在从第一所传送码元转变成第二所传送码元期间将该3线接口中的所有导线驱动至公共电压状态的信号迫使模块和/或电路1706、配置成根据第二所传送码元来驱动该3线接口中的每条导线的模块和/或电路1708、以及配置成在3线接口上传送的连贯码元之间的每次转变处的转变信号中提供脉冲的模块和/或电路1710。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。此外，一些步骤可被组合或被略去。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
提供先前描述是为了使本领域任何技术人员均能够实践本文中所述的各个方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是“一个或多个”。本公开通篇描述的各个方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims (26)

1.一种数据通信的方法，包括：
提供要在3线接口上传送的码元序列，其中所述码元序列中的每个码元定义用于所述3线接口中的每条导线的三个电压状态中的一个电压状态，并且其中在每个码元的传输期间，所述3线接口中的所有导线彼此处于不同的电压状态；
在从第一所传送码元转变成第二所传送码元期间，在预定时间区间期间将所述3线接口中的所有导线驱动至公共电压状态，其中所述公共电压状态是根据将三条信号导线中的一条或多条信号导线从所述公共电压状态驱动至所述三个电压状态中的一个电压状态所需的时间来选择的，其中所述预定时间区间被确定以便使得所述导线中的每条导线能够达到所述公共电压电平；以及
在所述预定时间区间已经流逝之后，根据所述第二所传送码元来驱动所述3线接口中的每条导线；
其中所述三个电压状态包括：第一电压状态、大于所述第一电压状态的第二电压状态、以及位于所述第一电压状态与所述第二电压状态之间的中间电压状态，并且其中所述公共电压状态位于所述第一电压状态与所述第二电压状态之间。
2.如权利要求1所述的方法，其特征在于，所述公共电压状态是所述中间电压状态。
3.如权利要求1所述的方法，其特征在于，进一步包括：
在所述3线接口上传送的连贯码元之间的每次转变处提供脉冲，所述脉冲具有对应于所述预定时间区间的历时，
其中所述3线接口中的所有导线被驱动至所述公共电压状态达到所述脉冲的所述历时。
4.如权利要求3所述的方法，其特征在于，所述脉冲具有至少为50微微秒的历时。
5.如权利要求3所述的方法，其特征在于，所述脉冲具有小于75微微秒的历时。
6.如权利要求3所述的方法，其特征在于，所述脉冲具有小于期间在所述3线接口上传送码元的码元区间的25％的历时。
7.如权利要求1所述的方法，其特征在于，3相信号的三个相移版本在所述3线接口上并发地传送，以使得所述3相信号在所述3线接口中的每条导线上以不同的相位来传送。
8.如权利要求1所述的方法，其特征在于，进一步包括：
确定要在转变信号中提供的各脉冲的历时，其中所述脉冲的所述历时基于一时间区间，在该时间区间期间，在所述3线接口上传送的连贯码元之间的边界处可变的信号上升时间阻碍可靠解码；以及
生成所述转变信号以使得在所述连贯码元之间的每次转变处发生脉冲，
其中所述3线接口中的所有导线被驱动至所述公共电压状态达到所述脉冲的所述历时，并且
其中所述脉冲的所述历时被调节以最小化期间存在信号不确定性的所述时间区间以及减少所述3线接口上的编码抖动。
9.一种被适配成在3线接口上通信的装备，包括：
用于提供要在所述3线接口上传送的码元序列的装置，所述装置包括产生定义用于所述3线接口中的每条导线的三个电压状态中的一个电压状态的码元的编码电路，其中在每个码元的传输期间，所述3线接口中的所有导线彼此处于不同的电压状态；
用于在从第一所传送码元转变成第二所传送码元期间将所述3线接口中的所有导线驱动至公共电压状态达预定时间区间的装置，其中所述公共电压状态是根据将三条信号导线中的一条或多条信号导线从所述公共电压状态驱动至所述三个电压状态中的一个电压状态所需的时间来选择的，其中所述预定时间区间被确定以便使得所述导线中的每条导线能够达到所述公共电压电平；以及
用于在所述预定时间区间已经流逝之后根据所述第二所传送码元来驱动所述3线接口中的每条导线的装置；
其中所述三个电压状态包括：第一电压状态、大于所述第一电压状态的第二电压状态、以及位于所述第一电压状态与所述第二电压状态之间的中间电压状态，并且其中所述公共电压状态位于所述三个电压状态中的两个电压状态之间。
10.如权利要求9所述的装备，其特征在于，进一步包括：
用于在所述3线接口上传送的连贯码元之间的每次转变处提供脉冲的装置，所述脉冲具有对应于所述预定时间区间的历时，
其中所述3线接口中的每条导线被驱动至所述公共电压状态达到所述脉冲的所述历时。
11.如权利要求10所述的装备，其特征在于，所述脉冲具有至少为50微微秒的历时。
12.如权利要求10所述的装备，其特征在于，所述脉冲具有小于75微微秒的历时。
13.如权利要求10所述的装备，其特征在于，所述脉冲具有小于期间在所述3线接口上传送码元的码元区间的25％的历时。
14.如权利要求9所述的装备，其特征在于，3相信号的三个相移版本在所述3线接口上并发地传送，以使得所述3相信号在所述3线接口中的每条导线上以不同的相位来传送。
15.一种用于数据通信的装置，包括：
耦合至3线总线的多个线驱动器；
编码器，其配置成提供要在所述3线总线上传送的码元序列，所述码元序列中的每个码元定义用于所述3线总线中的每条导线的三个电压状态中的一个电压状态，其中在每个码元的传输期间，所述3线总线中的所有导线彼此处于不同的电压状态；以及
处理系统，其被配置成：
使得所述多个线驱动器在从第一所传送码元转变成第二所传送码元期间将所述3线总线中的所有导线驱动至公共电压状态达预定时间区间，其中所述公共电压状态是根据将三条信号导线中的一条或多条信号导线从所述公共电压状态驱动至所述三个电压状态中的一个电压状态所需的时间来选择的，其中所述预定时间区间被确定以便使得所述导线中的每条导线能够达到所述公共电压电平；并且
使得所述多个线驱动器在所述预定时间区间已经流逝之后根据所述第二所传送码元来驱动所述3线总线中的每条导线；
其中所述三个电压状态包括：第一电压状态、大于所述第一电压状态的第二电压状态、以及位于所述第一电压状态与所述第二电压状态之间的中间电压状态，并且其中所述公共电压状态位于所述第一电压状态与所述第二电压状态之间。
16.如权利要求15所述的装置，其特征在于，所述处理系统被配置成：
确定要在转变信号中提供的各脉冲的历时，其中所述脉冲的所述历时是基于所述预定时间来确定的；以及
生成所述转变信号，以使得在所述3线总线上传送的连贯码元之间的每次转变处发生脉冲，
其中所述3线总线中的所有导线被驱动至所述公共电压状态达到所述脉冲的所述历时，并且
其中所述脉冲的所述历时被调节以最小化期间存在信号不确定性的所述时间区间以及减少所述3线总线上的编码抖动。
17.如权利要求15所述的装置，其特征在于，所述处理系统被配置成：
在所述3线总线上传送的连贯码元之间的每次转变处提供脉冲，所述脉冲具有对应于所述预定时间区间的历时，
其中所述3线总线中的所有导线被驱动至所述公共电压状态达到所述脉冲的所述历时。
18.如权利要求17所述的装置，其特征在于，所述脉冲具有至少为50微微秒的历时。
19.如权利要求17所述的装置，其特征在于，所述脉冲具有小于75微微秒的历时。
20.如权利要求17所述的装置，其特征在于，所述脉冲具有小于期间在所述3线总线上传送码元的码元区间的25％的历时。
21.如权利要求15所述的装置，其特征在于，3相信号的三个相移版本在所述3线总线上并发地传送，以使得所述3相信号在所述3线总线中的每条导线上以不同的相位来传送。
22.一种处理器可读存储介质，包括用于以下操作的代码：
使得编码器提供要在3线接口上传送的码元序列，其中所述码元序列中的每个码元定义用于所述3线接口中的每条导线的三个电压状态中的一个电压状态，并且其中在每个码元的传输期间，所述3线接口中的所有导线彼此处于不同的电压状态；
使得多个线驱动器在从第一所传送码元转变成第二所传送码元期间将所述3线接口中的所有导线驱动至公共电压状态达预定时间区间，其中所述公共电压状态基于将三条信号导线中的一条或多条信号导线从所述公共电压状态驱动至所述三个电压状态中的一个电压状态所需的时间，其中所述预定时间区间被确定以便使得所述导线中的每条导线能够达到所述公共电压电平；并且
使得所述多个线驱动器在所述预定时间区间已经流逝之后根据所述第二所传送码元来驱动所述3线接口中的每条导线；
其中所述三个电压状态包括：第一电压状态、大于所述第一电压状态的第二电压状态、以及位于所述第一电压状态与所述第二电压状态之间的中间电压状态，并且其中所述公共电压状态位于所述第一电压状态与所述第二电压状态之间。
23.如权利要求22所述的存储介质，其特征在于，进一步包括用于以下操作的代码：
确定要在转变信号中提供的各脉冲的历时，其中所述脉冲的所述历时基于所述预定时间区间；以及
配置信号生成电路以生成所述转变信号，以使得在连贯码元之间的每次转变处发生脉冲，
其中所述3线接口中的所有导线被驱动至所述公共电压状态达到所述脉冲的所述历时，并且
其中所述脉冲的所述历时被调节以最小化期间存在信号不确定性的所述时间区间以及减少所述3线接口上的编码抖动。
24.如权利要求22所述的存储介质，其特征在于，进一步包括用于以下操作的代码：
使得耦合至所述编码器的信号生成逻辑在所述3线接口上传送的连贯码元之间的每次转变处提供脉冲，所述脉冲具有对应于所述预定区间的历时，
其中所述3线接口中的所有导线被驱动至所述公共电压状态达到所述脉冲的所述历时。
25.如权利要求24所述的存储介质，其特征在于，所述脉冲具有至少为50微微秒的历时。
26.如权利要求24所述的存储介质，其特征在于，所述脉冲具有小于75微微秒的历时。
CN201680042955.0A 2015-07-24 2016-06-27 用于c-phy 3相发射机的基于时间的均衡 Active CN107852382B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/808,272 US9553635B1 (en) 2015-07-24 2015-07-24 Time based equalization for a C-PHY 3-phase transmitter
US14/808,272 2015-07-24
PCT/US2016/039667 WO2017019223A1 (en) 2015-07-24 2016-06-27 Time based equalization for a c-phy 3-phase transmitter

Publications (2)

Publication Number Publication Date
CN107852382A CN107852382A (zh) 2018-03-27
CN107852382B true CN107852382B (zh) 2020-11-10

Family

ID=56561427

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680042955.0A Active CN107852382B (zh) 2015-07-24 2016-06-27 用于c-phy 3相发射机的基于时间的均衡

Country Status (7)

Country Link
US (1) US9553635B1 (zh)
EP (1) EP3326340B1 (zh)
JP (1) JP2018525902A (zh)
KR (1) KR20180033190A (zh)
CN (1) CN107852382B (zh)
BR (1) BR112018001409A2 (zh)
WO (1) WO2017019223A1 (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9231790B2 (en) 2007-03-02 2016-01-05 Qualcomm Incorporated N-phase phase and polarity encoded serial interface
US9711041B2 (en) 2012-03-16 2017-07-18 Qualcomm Incorporated N-phase polarity data transfer
US8064535B2 (en) * 2007-03-02 2011-11-22 Qualcomm Incorporated Three phase and polarity encoded serial interface
FR3046475B1 (fr) 2016-01-04 2018-01-12 Laoviland Experience Procede d'assistance a la manipulation d'au moins n variables de traitement graphique d'images
US9722822B1 (en) * 2016-03-04 2017-08-01 Inphi Corporation Method and system using driver equalization in transmission line channels with power or ground terminations
US9819523B2 (en) * 2016-03-09 2017-11-14 Qualcomm Incorporated Intelligent equalization for a three-transmitter multi-phase system
US10742390B2 (en) * 2016-07-13 2020-08-11 Novatek Microelectronics Corp. Method of improving clock recovery and related device
KR101921119B1 (ko) * 2016-07-19 2018-12-06 주식회사 지엠케이 비동기 디지털 통신 모듈
US10419246B2 (en) * 2016-08-31 2019-09-17 Qualcomm Incorporated C-PHY training pattern for adaptive equalization, adaptive edge tracking and delay calibration
TW201830940A (zh) * 2017-02-08 2018-08-16 陳淑玲 三線式傳輸的穿戴裝置
US10560290B2 (en) * 2018-01-08 2020-02-11 Dell Products L.P. Information handling system half unit interval equalization
US10313068B1 (en) 2018-04-24 2019-06-04 Qualcomm Incorporated Signal monitoring and measurement for a multi-wire, multi-phase interface
US10333690B1 (en) 2018-05-04 2019-06-25 Qualcomm Incorporated Calibration pattern and duty-cycle distortion correction for clock data recovery in a multi-wire, multi-phase interface
US10263766B1 (en) 2018-06-11 2019-04-16 Qualcomm Incorporated Independent pair 3-phase eye sampling circuit
US10454725B1 (en) * 2018-09-27 2019-10-22 Qualcomm Incorporated C-PHY receiver equalization
KR20210050193A (ko) 2019-10-28 2021-05-07 삼성전자주식회사 출력 드라이버 및 이를 구비하는 반도체 메모리 장치
US11240077B2 (en) 2019-10-29 2022-02-01 Qualcomm Incorporated C-PHY half-rate wire state encoder and decoder
US11463233B2 (en) * 2020-05-21 2022-10-04 Qualcomm Incorporated Unit interval jitter improvement in a C-PHY interface
KR102585148B1 (ko) * 2020-12-09 2023-10-06 주식회사 블라썸테크놀로지 Mipi c-phy 심볼 디코딩 시스템 및 방법
US11545980B1 (en) * 2021-09-08 2023-01-03 Qualcomm Incorporated Clock and data recovery for multi-phase, multi-level encoding
KR102513739B1 (ko) * 2021-10-26 2023-03-27 주식회사 블라썸테크놀로지 Mipi d-phy 고속 송신기의 이퀄라이징 시스템
CN114866098B (zh) * 2022-07-04 2022-10-11 奉加微电子（昆山）有限公司 串行发射机及其前馈均衡电路的压降补偿电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104412552A (zh) * 2012-06-29 2015-03-11 高通股份有限公司 N相极性输出引脚模式复用器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9231790B2 (en) 2007-03-02 2016-01-05 Qualcomm Incorporated N-phase phase and polarity encoded serial interface
US9172426B2 (en) 2013-03-07 2015-10-27 Qualcomm Incorporated Voltage mode driver circuit for N-phase systems
US9137008B2 (en) 2013-07-23 2015-09-15 Qualcomm Incorporated Three phase clock recovery delay calibration
US9369237B2 (en) 2013-08-08 2016-06-14 Qualcomm Incorporated Run-length detection and correction
US9276731B2 (en) 2013-08-08 2016-03-01 Qualcomm Incorporated N-phase signal transition alignment
US9215063B2 (en) 2013-10-09 2015-12-15 Qualcomm Incorporated Specifying a 3-phase or N-phase eye pattern
US9246666B2 (en) * 2014-03-27 2016-01-26 Intel Corporation Skew tolerant clock recovery architecture
US9473291B2 (en) * 2014-07-08 2016-10-18 Intel Corporation Apparatuses and methods for reducing switching jitter
US10015027B2 (en) * 2014-10-22 2018-07-03 Micron Technology, Inc. Apparatuses and methods for adding offset delays to signal lines of multi-level communication architectures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104412552A (zh) * 2012-06-29 2015-03-11 高通股份有限公司 N相极性输出引脚模式复用器

Also Published As

Publication number Publication date
US9553635B1 (en) 2017-01-24
JP2018525902A (ja) 2018-09-06
CN107852382A (zh) 2018-03-27
WO2017019223A1 (en) 2017-02-02
US20170026083A1 (en) 2017-01-26
KR20180033190A (ko) 2018-04-02
EP3326340B1 (en) 2019-11-27
BR112018001409A2 (pt) 2018-09-11
EP3326340A1 (en) 2018-05-30

Similar Documents

Publication Publication Date Title
CN107852382B (zh) 用于c-phy 3相发射机的基于时间的均衡
CN109644020B (zh) 用于自适应均衡、自适应边沿跟踪以及延迟校准的c-phy训练码型
CN107925563B (zh) 用于3相接口的多相时钟数据恢复的方法和装置
CN107925564B (zh) 用于多相时钟数据恢复电路校准的方法和装置
WO2018089673A1 (en) C-phy half-rate clock and data recovery adaptive edge tracking
WO2019212630A1 (en) Calibration pattern and duty-cycle distortion correction for clock data recovery in a multi-wire, multi-phase interface
WO2019212629A1 (en) Multiphase clock data recovery with adaptive tracking for a multi-wire, multi-phase interface
EP4049402B1 (en) Small loop delay clock and data recovery block for high-speed next generation c-phy
KR102420905B1 (ko) 차세대 c-phy 인터페이스들을 위한 개방-루프, 초고속, 하프-레이트 클록 및 데이터 복구
TWI822732B (zh) 獨立配對的3相眼圖取樣電路
US11463233B2 (en) Unit interval jitter improvement in a C-PHY interface

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant