JP2018525902A - Ｃ−ｐｈｙ３相トランスミッタ用の時間ベース等化 - Google Patents

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Abstract

マルチワイヤ多相インターフェースを介したデータ通信のための方法、装置、およびコンピュータプログラム製品が提供される。方法は、3ワイヤインターフェース上で送信されるべきシンボルのシーケンスを提供することであって、シンボルのシーケンスの中の各シンボルが、3ワイヤインターフェースのワイヤごとに3つの電圧状態のうちの1つを規定する、提供することと、第1の送信シンボルから第2の送信シンボルへの遷移中、3ワイヤインターフェースのすべてのワイヤを共通電圧状態に駆動することと、所定の遅延の後、第2の送信シンボルに従って3ワイヤインターフェースの各ワイヤを駆動することとを含み得る。各ワイヤは、各シンボルの送信中、3ワイヤインターフェースの他のワイヤとは異なる電圧状態にあってよい。共通電圧状態は、3つの電圧状態のうちの2つの間にあってよい。

Description

関連出願の相互参照
本出願は、その内容全体が参照により本明細書に組み込まれる、2015年7月24日に米国特許商標庁に出願された、非仮出願第14/808,272号の優先権および利益を主張する。
本開示は、一般に、高速データ通信インターフェースに関し、より詳細には、マルチワイヤ多相データ通信リンク上で送信される信号を調整することに関する。
セルラーフォンなどのモバイルデバイスの製造業者は、モバイルデバイスの構成要素を、異なる製造業者を含む様々なソースから取得し得る。たとえば、セルラーフォンの中のアプリケーションプロセッサが第1の製造業者から取得されることがあり、セルラーフォン用のディスプレイが第2の製造業者から取得されることがある。アプリケーションプロセッサおよびディスプレイまたは他のデバイスは、規格ベースまたはプロプライエタリな物理インターフェースを使用して相互接続され得る。たとえば、ディスプレイは、モバイルインダストリプロセッサインターフェース(MIPI:Mobile Industry Processor Interface)アライアンスによって規定されたディスプレイシステムインターフェース(DSI:Display System Interface)規格に準拠するインターフェースを提供し得る。
チャネルを通って移動する高速信号のより高い周波数成分は、チャネル帯域幅制限に起因して著しく減衰することがあり、減衰の程度は信号の周波数と相互に関連し得る。高周波成分の損失は、シンボル間干渉(ISI:inter-symbol interference)を引き起こすことがあり、ジッタを増大させることがある。通常使用される補償技法は、フィードフォワード等化(FFE:feed-forward equalization)と呼ばれることもある、トランスミッタにおけるプリエンファシスを採用する。FFEは、シングルエンドおよび差動のラインドライバにおいて採用され得るが、他のタイプのドライバでは効果が限定される。
一例では、MIPIアライアンスによって定義された3ワイヤインターフェース(C-PHY)は、差動ペアではなく3つ組の導体を使用してデバイス間で情報を送信する。3本のワイヤの各々は、C-PHYインターフェースを介したシンボルの送信中、3つのシグナリング状態のうちの1つにあり得る。C-PHYリンク上で送信されるシンボルのシーケンスの中でクロック情報が符号化され、レシーバは連続したシンボル間の遷移からクロック信号を生成する。C-PHYインターフェースでは、通信リンクの最大速度、およびクロック情報を復元するためのクロックデータ復元(CDR:clock-data recovery)回路の能力は、通信リンクの異なるワイヤ上で送信される信号の遷移に関係する最大時間変動によって制限され得る。
したがって、マルチワイヤインターフェースのシグナリング機能を改善する継続した必要性がある。
本明細書で開示する実施形態は、マルチワイヤおよび/または多相通信リンク上の改善された通信を可能にするシステム、方法、および装置を提供する。通信リンクは、複数の集積回路(IC)デバイスを有するモバイル端末などの装置において展開され得る。
本開示の一態様では、データ通信の方法は、3ワイヤインターフェース上で送信されるべきシンボルのシーケンスを提供することであって、シンボルのシーケンスの中の各シンボルが、3ワイヤインターフェースのワイヤごとに3つの電圧状態のうちの1つを規定する、提供することと、第1の送信シンボルから第2の送信シンボルへの遷移中、3ワイヤインターフェースのすべてのワイヤを所定の時間区間にわたって共通電圧状態に駆動することと、所定の時間区間が経過した後、第2の送信シンボルに従って3ワイヤインターフェースの各ワイヤを駆動することとを含む。各ワイヤは、各シンボルの送信中、3ワイヤインターフェースの他のワイヤとは異なる電圧状態にあってよい。共通電圧状態は、3つの電圧状態のうちの2つの間にあってよい。
本開示の一態様では、データ通信のための装置は、3ワイヤインターフェース上で送信されるべきシンボルのシーケンスを提供するための手段であって、シンボルのシーケンスの中の各シンボルが、3ワイヤインターフェースのワイヤごとに3つの電圧状態のうちの1つを規定する、手段と、第1の送信シンボルから第2の送信シンボルへの遷移中、3ワイヤインターフェースのすべてのワイヤを共通電圧状態に駆動するための手段と、所定の遅延の後、第2の送信シンボルに従って3ワイヤインターフェースの各ワイヤを駆動するための手段とを含む。各ワイヤは、各シンボルの送信中、3ワイヤインターフェースの他のワイヤとは異なる電圧状態にあってよい。共通電圧状態は、3つの電圧状態のうちの2つの間にあってよい。
本開示の一態様では、データ通信のための装置は、3ワイヤバスに結合された複数のラインドライバと、3ワイヤバス上で送信されるべきシンボルのシーケンスを提供するように構成されたエンコーダであって、シンボルのシーケンスの中の各シンボルが、3ワイヤバスのワイヤごとに3つの電圧状態のうちの1つを規定し、ここで、各ワイヤが、各シンボルの送信中、3ワイヤバスの他のワイヤとは異なる電圧状態にあるエンコーダと、複数のラインドライバに、第1の送信シンボルから第2の送信シンボルへの遷移中、3ワイヤバスのすべてのワイヤを共通電圧状態に駆動させ、複数のラインドライバに、所定の遅延の後、第2の送信シンボルに従って3ワイヤバスの各ワイヤを駆動させるように構成された処理システムとを含む。共通電圧状態は、3つの電圧状態のうちの2つの間にあってよい。
本開示の一態様では、プロセッサ可読記憶媒体が開示される。記憶媒体は、非一時的記憶媒体であってよく、1つまたは複数のプロセッサによって実行されたとき、1つまたは複数のプロセッサに、3ワイヤインターフェース上で送信されるべきシンボルのシーケンスを提供することであって、シンボルのシーケンスの中の各シンボルが、3ワイヤインターフェースのワイヤごとに3つの電圧状態のうちの1つを規定する、提供することと、第1の送信シンボルから第2の送信シンボルへの遷移中、3ワイヤインターフェースのすべてのワイヤを共通電圧状態に駆動することと、所定の遅延の後、第2の送信シンボルに従って3ワイヤインターフェースの各ワイヤを駆動することとを行わせるコードを記憶し得る。共通電圧状態は、3つの電圧状態のうちの2つの間にあってよい。各ワイヤは、各シンボルの送信中、3ワイヤインターフェースの他のワイヤとは異なる電圧状態にあってよい。
複数の利用可能な規格のうちの1つに従って選択的に動作する、ICデバイス間のデータリンクを採用する装置を示す図である。 複数の利用可能な規格のうちの1つに従って選択的に動作する、ICデバイス間のデータリンクを採用する装置のためのシステムアーキテクチャを示す図である。 C-PHYデータエンコーダを示す図である。 C-PHY符号化インターフェースにおけるシグナリングを示す図である。 C-PHY符号化インターフェースにおける可能な状態遷移を示す状態図である。 C-PHYデコーダを示す図である。 C-PHYデコーダでの遷移検出における信号立上り時間の影響の簡略化した例を示す図である。 C-PHYデコーダでの遷移検出を示す図である。 C-PHYインターフェース上で送信される連続したシンボルのペア間で発生する信号遷移の一例を示す図である。 遷移およびアイ領域を示す簡単なアイパターンを含む図である。 C-PHY3相信号に対して生成されるアイパターンの一例を示す図である。 C-PHYインターフェース上での3つのシンボルの送信に関連するタイミングを示す図である。 本明細書で開示するいくつかの態様に従って適合されたC-PHYインターフェース上での3つのシンボルの送信に関連するタイミングを示す図である。 本明細書で開示するいくつかの態様に従って適合されているC-PHY3相インターフェースにおけるラインドライバを示す図である。 本明細書で開示するいくつかの態様に従って適合され得る処理回路を採用する装置の一例を示すブロック図である。 本明細書で開示するいくつかの態様によるデータ通信の方法のフローチャートである。 本明細書で開示するいくつかの態様に従って適合された処理回路を採用する装置のためのハードウェア実装形態の一例を示す図である。
添付の図面に関して以下に記載する詳細な説明は、様々な構成の説明として意図され、本明細書で説明する概念が実践され得る唯一の構成を表すことは意図されない。詳細な説明は、様々な概念の完全な理解をもたらすための具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実践され得ることが当業者に明らかであろう。いくつかの事例では、よく知られている構造および構成要素が、そのような概念を不明瞭にすることを避けるためにブロック図の形態で示される。
本出願で使用する「構成要素」、「モジュール」、「システム」などの用語は、限定はしないが、ハードウェア、ファームウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアなどの、コンピュータ関連エンティティを含むものとする。たとえば、構成要素は、限定はしないが、プロセッサ上で動作するプロセス、プロセッサ、オブジェクト、実行可能ファイル、実行スレッド、プログラム、および/またはコンピュータであってよい。例として、コンピューティングデバイス上で動作するアプリケーションとコンピューティングデバイスの両方が構成要素であり得る。1つまたは複数の構成要素は、プロセスおよび/または実行スレッド内に存在することができ、構成要素は、1つのコンピュータ上で局在化されてよく、かつ/または2つ以上のコンピュータの間で分散されてもよい。加えて、これらの構成要素は、様々なデータ構造をその上に記憶した様々なコンピュータ可読媒体から実行することができる。構成要素は、ローカルシステムの中の、分散システムの中の、かつ/またはインターネットなどのネットワークを越えた、別の構成要素と対話する1つの構成要素からのデータなどの、1つまたは複数のデータパケットを有する信号などに従って、ローカルプロセスおよび/またはリモートプロセスにより信号を介して他のシステムと通信し得る。
その上、「または」という用語は、排他的な「または」ではなく包括的な「または」を意味するものとする。すなわち、別段に規定されていない限り、または文脈から明らかでない限り、「XはAまたはBを採用する」という句は、自然包括的並べ替えのいずれかを意味するものとする。すなわち、「XはAまたはBを採用する」という句は、以下の事例、すなわち、XはAを採用する、XはBを採用する、またはXはAとBの両方を採用する、のいずれかによって満たされる。加えて、本出願および添付の特許請求の範囲で使用する冠詞「a」および「an」は、別段に規定されていない限り、または単数形を対象とすることが文脈から明らかでない限り、概して「1つまたは複数の」を意味するものと解釈されるべきである。
概要
本発明のいくつかの態様は、電話、モバイルコンピューティングデバイス、アプライアンス、自動車用電子機器、アビオニクスシステムなどの、モバイル装置の下位構成要素である電子デバイスを接続するために展開され得る、MIPIアライアンスによって規定されるC-PHYインターフェースに適用可能であり得る。モバイル装置の例は、セルラーフォン、スマートフォン、セッション開始プロトコル(SIP)電話、ラップトップ、ノートブック、ネットブック、スマートブック、携帯情報端末(PDA)、衛星ラジオ、全地球測位システム(GPS)デバイス、マルチメディアデバイス、ビデオデバイス、デジタルオーディオプレーヤ(たとえば、MP3プレーヤ)、カメラ、ゲーム機、ウェアラブルコンピューティングデバイス(たとえば、スマートウォッチ、ヘルスまたはフィットネストラッカーなど)、アプライアンス、センサー、自動販売機、または任意の他の類似の機能デバイスを含む。
C-PHYインターフェースは、帯域幅が制限されたチャネルを介して高いスループットをもたらすことができる高速シリアルインターフェースである。C-PHYインターフェースは、ディスプレイおよびカメラを含む周辺装置にアプリケーションプロセッサを接続するために展開され得る。C-PHYインターフェースは、データを符号化して、3つ組、または3つ組のワイヤと呼ばれることがある3本のワイヤのセットを介して3相信号の中で送信されるシンボルにする。3相信号は、3つ組の各ワイヤ上で異なる位相で送信される。各3ワイヤの3つ組は、通信リンク上にレーンを提供する。シンボル区間は、単一のシンボルが3つ組のシグナリング状態を制御する時間の区間として定義され得る。各シンボル区間において、1本のワイヤは「非駆動」であるが、3本のワイヤのうちの残りの2本は、差分駆動される2本のワイヤのうちの1本が第1の電圧レベルを帯び、差分駆動される他のワイヤが第1の電圧レベルとは異なる第2の電圧レベルを帯びるように差分駆動される。非駆動ワイヤは浮遊してよく、駆動されてよく、または第1の電圧レベルと第2の電圧レベルとの間の中間レベル電圧にある、もしくはその近くにある、第3の電圧レベルを帯びるように終端されてもよい。一例では、非駆動電圧が0Vであって、駆動電圧レベルが+Vおよび-Vであってよい。別の例では、非駆動電圧が+V/2であって、駆動電圧レベルが+Vおよび0Vであってもよい。連続的に送信されるシンボルの各ペアにおいて異なるシンボルが送信され、ワイヤの異なるペアは異なるシンボル区間の中で差分駆動され得る。
図1は、C-PHY3相通信リンクを採用し得る装置100の一例を示す。装置100は、無線周波数(RF)通信トランシーバ106を通じて、無線アクセスネットワーク(RAN)、コアアクセスネットワーク、インターネットおよび/または別のネットワークと通信するワイヤレス通信デバイスを含み得る。通信トランシーバ106は、処理回路102に動作可能に結合され得る。処理回路102は、特定用途向けIC(ASIC)108などの1つまたは複数のICデバイスを含み得る。ASIC108は、1つまたは複数の処理デバイス、論理回路などを含み得る。処理回路102は、ディスプレイ124をサポートする処理回路102およびデバイスまたはメモリカードによる実行のためまたは他の使用のためのデータおよび命令を記憶および保持するプロセッサ可読デバイスを含み得る、メモリデバイス112などのプロセッサ可読ストレージを含み得、かつ/またはそれに結合され得る。処理回路102は、オペレーティングシステム、およびワイヤレスデバイスのメモリデバイス112などの記憶媒体の中に存在するソフトウェアモジュールの実行をサポートおよび可能にするアプリケーションプログラミングインターフェース(API)110レイヤのうちの1つまたは複数によって制御され得る。メモリデバイス112は、読取り専用メモリ(ROM)、ダイナミックランダムアクセスメモリ(DRAM)、1つもしくは複数のタイプのプログラマブル読取り専用メモリ(PROM)、フラッシュカード、または処理システムおよびコンピューティングプラットフォームにおいて使用され得る任意のメモリタイプを含み得る。処理回路102は、装置100を構成し動作させるために使用される動作パラメータおよび他の情報を保持できるローカルデータベース114を含み得るか、またはそれにアクセスし得る。ローカルデータベース114は、データベースモジュール、フラッシュメモリ、磁気媒体、電気的消去可能PROM(EEPROM)、光媒体、テープ、ソフトディスクまたはハードディスクなどのうちの1つまたは複数を使用して実装され得る。処理回路はまた、構成要素の中でも、アンテナ122、ディスプレイ124などの外部デバイス、ボタン128およびキーパッド126などのオペレータ制御装置に動作可能に結合され得る。
図2は、通信リンク220を通じてデータおよび制御情報を交換できる複数のICデバイス202および230を含む、装置200のいくつかの態様を示すブロック概略図である。通信リンク220は、互いに極近傍に配置されるか、または装置200の異なる部分に物理的に配置される、1対のICデバイス202および230を接続するために使用され得る。一例では、通信リンク220は、ICデバイス202および230を担持するチップキャリア、基板、または回路板上に設けられ得る。別の例では、第1のICデバイス202がフリップフォンのキーパッドセクションに配置されてよく、第2のICデバイス230がフリップフォンのディスプレイセクションに配置されてよい。別の例では、通信リンク220の一部分は、ケーブル接続または光接続を含んでもよい。
通信リンク220は、複数のチャネル222、224、および226を含み得る。1つまたは複数のチャネル226は双方向性であってよく、半二重モードおよび/または全二重モードで動作し得る。1つまたは複数のチャネル222および224は、一方向性であってもよい。通信リンク220は非対称であってよく、より広い帯域幅を1つの方向において提供してよい。本明細書で説明する一例では、第1の通信チャネル222は順方向チャネル222と呼ばれることがあり、第2の通信チャネル224は逆方向チャネル224と呼ばれることがある。ICデバイス202と230の両方が通信チャネル222上で送信および受信するように構成される場合でも、第1のICデバイス202がホストシステムまたはトランスミッタとして指定されてよく、第2のICデバイス230がクライアントシステムまたはレシーバとして指定されてよい。一例では、順方向チャネル222は、第1のICデバイス202から第2のICデバイス230へデータを通信するとき、より高いデータレートで動作し得、逆方向チャネル224は、第2のICデバイス230から第1のICデバイス202へデータを通信するとき、より低いデータレートで動作し得る。
ICデバイス202および230は各々、プロセッサ、あるいは他の処理回路もしくは処理デバイスおよび/またはコンピューティング回路もしくはコンピューティングデバイス206、236を含み得る。一例では、第1のICデバイス202は、ワイヤレストランシーバ204およびアンテナ214を通じたワイヤレス通信を確立および維持することを含む、装置200のコア機能を実行し得、第2のICデバイス230は、ディスプレイコントローラ232を管理するかまたは動作させるユーザインターフェースをサポートし得、カメラコントローラ234を使用してカメラ入力デバイスまたはビデオ入力デバイスの動作を制御し得る。ICデバイス202および230のうちの1つまたは複数によってサポートされる他の機能は、キーボード、音声認識構成要素、および他の入力デバイスまたは出力デバイスを含み得る。ディスプレイコントローラ232は、液晶ディスプレイ(LCD)パネル、タッチスクリーンディスプレイ、インジケータなどのディスプレイをサポートする回路およびソフトウェアドライバを含み得る。記憶媒体208および238は、それぞれのプロセッサ206および236、ならびに/またはICデバイス202および230の他の構成要素によって使用される命令およびデータを保持するように適合された、一時的記憶デバイスおよび/または非一時的記憶デバイスを含み得る。各プロセッサ206、236、ならびにその対応する記憶媒体208および238、ならびに他のモジュールおよび回路との間の通信は、1つまたは複数の内部バス212および242、ならびに/あるいは通信リンク220のチャネル222、224、および/または226によって容易にされ得る。
逆方向チャネル224は、順方向チャネル222と同じ方式で動作させられてよく、順方向チャネル222および逆方向チャネル224は、同等の速度または異なる速度で送信することが可能であり得、ここで、速度はデータ転送レートおよび/またはクロッキングレートとして表現され得る。順方向および逆方向データレートは、適用例に応じて桁が実質的に同じであるかまたは桁が異なることがある。いくつかの適用例では、単一の双方向チャネル226は、第1のICデバイス202と第2のICデバイス230との間の通信をサポートし得る。順方向リンク222および/または逆方向チャネル224は、たとえば、順方向チャネル222および逆方向チャネル224が同じ物理接続を共有し、半二重方式で動作するとき、双方向モードで動作するように構成可能であり得る。一例では、通信リンク220は、業界規格または他の規格に従って第1のICデバイス202と第2のICデバイス230との間で制御情報、コマンド情報、および他の情報を通信するように動作させられ得る。
図2の通信リンク220は、C-PHYのためのMIPIアライアンス仕様に従って実装され得、複数の信号ワイヤ(M本のワイヤとして示す)を含む有線バスを設け得る。M本のワイヤは、モバイルディスプレイデジタルインターフェース(MDDI:mobile display digital interface)などの高速デジタルインターフェースにおいてN相符号化データを搬送するように構成され得る。M本のワイヤは、チャネル222、224、および226のうちの1つまたは複数でのN相極性符号化を容易にし得る。物理レイヤドライバ210および240は、通信リンク220上の送信のために、N相極性符号化データを生成するように構成または適合され得る。N相極性符号化の使用は高速データ転送を提供し得、N相極性符号化データリンクにおいてより少ないドライバしかアクティブでないので、他のインターフェースの電力の半分以下しか消費しなくてよい。
N相極性符号化デバイス210および/または240は、通常、通信リンク220上の遷移当たり複数ビットを符号化することができる。一例では、3相符号化と極性符号化の組合せは、フレームバッファなしでのワイドビデオグラフィックスアレイ(WVGA)の毎秒80フレームのLCDドライバICをサポートするために使用され得、ディスプレイリフレッシュのために810Mbpsでピクセルデータを配信し得る。
図3は、図2に示す通信リンク220のいくつかの態様を実施するために使用され得る、3ワイヤ3相極性エンコーダを示す概略図300である。3ワイヤ3相符号化の例は、単に本発明のいくつかの態様の説明を簡略化するために選択されるにすぎない。3ワイヤ3相エンコーダに対して開示する原理および技法は、MワイヤN相極性エンコーダの他の構成に適用され得る。
3ワイヤ3相極性符号化方式における3本のワイヤの各々に対して定義されるシグナリング状態は、非駆動状態、正駆動状態、および負駆動状態を含み得る。信号ワイヤ310a、310b、および/または310cのうちの2本の間に電圧差を与えることによって、かつ/あるいは2本の信号ワイヤ310a、310b、および/または310cにおいて異なる方向に電流が流れるように、直列に接続された信号ワイヤ310a、310b、および/または310cのうちの2本を通る電流を駆動することによって、正駆動状態および負駆動状態が取得され得る。非駆動状態は、信号ワイヤ310a、310b、または310cのドライバの出力を高インピーダンスモードにすることによって実現され得る。代替または追加として、駆動信号ワイヤ310a、310b、および/または310cにおいて与えられた正の電圧レベルと負の電圧レベルとの間の実質的に中間にある電圧レベルに、「非駆動」信号ワイヤ310a、310b、または310cを受動的または能動的に到達させることによって、信号ワイヤ310a、310b、または310cにおいて非駆動状態が取得され得る。通常、非駆動信号ワイヤ310a、310b、または310cを通る著しい電流フローはない。3ワイヤ3相極性符号化方式のために定義されたシグナリング状態は、3つの電圧状態または電流状態(+1、-1、および0)を使用して示され得る。
3ワイヤ3相極性エンコーダは、信号ワイヤ310a、310b、および310cのシグナリング状態を制御するためのラインドライバ308を採用し得る。ドライバ308は、単位レベルの電流モードドライバまたは電圧モードドライバとして実装され得る。一例では、各ドライバ308は、対応する信号ワイヤ310a、310b、および310cの出力状態を決定する信号316a、316b、および316cのうちの2つ以上のセットを受信し得る。一例では、2つの信号316a、316b、および316cのセットは、ハイのとき、信号ワイヤ310a、310b、および310cを、それぞれ、より高いレベルまたはより低いレベルの電圧に向かって駆動するプルアップ回路およびプルダウン回路を活動化させる、プルアップ信号(PU信号)およびプルダウン信号(PD信号)を含み得る。この例では、PU信号とPD信号の両方がローであるとき、信号ワイヤ310a、310b、および310cは中間レベル電圧に終端され得る。
MワイヤN相極性符号化方式における送信シンボル区間ごとに、レシーバへ流れる電流の合計が常に0となるように、正駆動(+1の電圧状態または電流状態)の信号ワイヤ310a、310b、または310cの数が負駆動(-1の電圧状態または電流状態)の信号ワイヤ310a、310b、または310cの数に等しい間、少なくとも1本の信号ワイヤ310a、310b、または310cは中間レベル/非駆動(0)の電圧状態または電流状態にある。シンボルごとに、少なくとも1本の信号ワイヤ310a、310b、または310cの状態は、先行する送信区間の中で送信されたシンボルから変化させられる。
動作中、マッパ302は、16ビットデータ310を受信し得、7つのシンボル312にマッピングし得る。3ワイヤの例では、7つのシンボルの各々は、1つのシンボル区間に対して信号ワイヤ310a、310b、および310cの状態を規定する。7つのシンボル312は、信号ワイヤ310a、310b、および310cごとにシンボル314の時限シーケンスを提供する並直列変換器304を使用して直列化され得る。シンボル314のシーケンスは、通常、送信クロックを使用して時間が指定される。3ワイヤ3相エンコーダ306は、マッパによって生成された7つのシンボル314のシーケンスを一度に1シンボル受信し、シンボル区間ごとに各信号ワイヤ310a、310b、および310cの状態を算出する。3ワイヤエンコーダ306は、電流入力シンボル314ならびに信号ワイヤ310a、310b、および310cの前の状態に基づいて、信号ワイヤ310a、310b、および310cの状態を選択する。
MワイヤN相符号化の使用は、いくつかのビットが複数のシンボルにおいて符号化されることを可能にし、ここで、シンボル当たりのビットは整数でない。3ワイヤ通信リンクの簡単な例では、同時に駆動され得る2本のワイヤの3つの利用可能な組合せ、および駆動されるワイヤのペアにおける極性の2つの可能な組合せがあり、6つの可能な状態を生み出す。各遷移は現在の状態から発生するので、6つの状態のうちの5つが、すべての遷移において利用可能である。少なくとも1本のワイヤの状態が、各遷移において変化する必要がある。5つの状態を伴うと、log2(5)≒2.32ビットがシンボルごとに符号化され得る。したがって、シンボル当たり2.32ビットを搬送する7つのシンボルが16.24ビットを符号化できるので、マッパは、16ビットワードを受容し得、それを7つのシンボルに変換し得る。言い換えれば、5つの状態を符号化する7つのシンボルの組合せは、57(78,125)個の順列を有する。したがって、16ビットとしての216(65,536)個の順列を符号化するために7つのシンボルが使用され得る。
図4は、円形状態図450に基づく3相変調データ符号化方式を使用して符号化される信号のためのタイミングチャート400の一例を含む。情報は、シグナリング状態のシーケンスにおいて符号化されてよく、ここで、たとえば、ワイヤまたはコネクタは、状態図450によって定義される3つの位相状態S1、S2、およびS3のうちの1つにある。各状態は、120°位相シフトによって他の状態から分離され得る。一例では、データは、ワイヤまたはコネクタ上の位相状態の回転の方向において符号化され得る。信号における位相状態は、時計回り方向452および452'または反時計回り方向454および454'に回転し得る。たとえば、時計回り方向452および452'では、位相状態は、S1からS2、S2からS3、およびS3からS1への遷移のうちの1つまたは複数を含むシーケンスで進み得る。反時計回り方向454および454'では、位相状態は、S1からS3、S3からS2、およびS2からS1への遷移のうちの1つまたは複数を含むシーケンスで進み得る。3本の信号ワイヤ310a、310b、および310cは、同じ信号の異なるバージョンを搬送し、ここで、バージョンは、互いに対して120°だけ位相シフトされ得る。各シグナリング状態は、ワイヤもしくはコネクタ上の異なる電圧レベル、および/またはワイヤもしくはコネクタを通る電流フローの方向として表され得る。3ワイヤシステムにおけるシグナリング状態のシーケンスの各々の間、各信号ワイヤ310a、310b、および310cは、他のワイヤとは異なるシグナリング状態にある。3本以上の信号ワイヤ310a、310b、および310cが3相符号化システムにおいて使用されるとき、2本以上の信号ワイヤ310a、310b、および/または310cは、各シグナリング区間において同じシグナリング状態にあり得るが、すべてのシグナリング区間の中で少なくとも1本の信号ワイヤ310a、310b、および/または310c上に各状態が存在する。
情報は、各位相遷移410における回転の方向において符号化され得、3相信号は、シグナリング状態ごとに方向を変化させ得る。非駆動信号ワイヤ310a、310b、および/または310cは、回転の方向にかかわらず、回転する3相信号におけるすべてのシグナリング状態において変化するので、位相遷移の前後でどの信号ワイヤ310a、310b、および/または310cが「0」状態にあるのかを考慮することによって、回転の方向が決定され得る。
符号化方式はまた、アクティブに駆動される2つの導体310a、310b、および/または310cの極性408において情報を符号化し得る。3ワイヤ実装形態での任意の時間において、導体310a、310b、310cのうちの厳密に2つが、反対方向の電流、および/または電圧差を用いて駆動される。簡単な実装形態では、データは、2ビット値412を使用して符号化されてよく、ここで、1ビットが位相遷移410の方向において符号化され、第2のビットが現在の状態に対する極性408において符号化される。
タイミングチャート400は、位相回転方向と極性の両方を使用するデータの符号化を示す。曲線402、404、および406は、それぞれ、複数の位相状態に対して、3本の信号ワイヤ310a、310b、および310c上で搬送される信号に関係する。最初に、位相遷移410は時計回り方向であり、最上位ビットがバイナリ「1」に設定され、その後、最上位ビットのバイナリ「0」によって表されるように、位相遷移410の回転が時間414において反時計回り方向に切り替わる。最下位ビットは、各状態における信号の極性408を反映する。
本明細書で開示するいくつかの態様によれば、データの1ビットが、3ワイヤ3相符号化システムにおける回転または位相変化において符号化され得、追加のビットが、2本の駆動ワイヤの極性において符号化され得る。追加の情報は、現在の状態から可能な状態のうちのいずれかへの遷移を可能にすることによって、3ワイヤ3相符号化システムの各遷移において符号化され得る。位相ごとに3つの回転位相および2つの極性が与えられると、3ワイヤ3相符号化システムにおいて6つの状態が利用可能である。したがって、任意の現在の状態から5つの状態が利用可能である。したがって、シンボル(遷移)当たり符号化されたlog2(5)≒2.32ビットがあり得、これにより、マッパ302が16ビットワードを受容するとともにそれを7つのシンボルにおいて符号化することが可能になる。
N相データ転送は、バスなどの通信媒体の中に設けられた4本以上のワイヤを使用してよい。同時に駆動され得る追加の信号ワイヤの使用は、状態と極性とのより多くの組合せをもたらし、データのもっと多くのビットが状態間の各遷移において符号化されることを可能にする。このことは、システムのスループットを著しく改善することができ、帯域幅を増大させながら、複数の差動ペアを使用してデータビットを送信する手法を上回って電力消費を低減することができる。
一例では、エンコーダは、状態ごとに駆動されるワイヤの2つのペアを有する6本のワイヤを使用してシンボルを送信し得る。6本のワイヤは、A〜Fにラベル付けされてよく、それにより、ある状態では、ワイヤAおよびFが正に、ワイヤBおよびEが負に駆動され、CおよびDが非駆動である(または、電流を搬送しない)。6本のワイヤに対して、アクティブに駆動されるワイヤとしての
個の可能な組合せがあり得、位相状態ごとに、極性の
個の異なる組合せを有する。
アクティブに駆動されるワイヤの15個の異なる組合せは、以下を含み得る。
A B C D A B C E A B C F A B D E A B D F
A B E F A C D E A C D F A C E F A D E F
B C D E B C D F B C E F B D E F C D E F
駆動される4本のワイヤのうち、2本のワイヤの可能な組合せが正に駆動される(かつ、他の2つは負でなければならない)。極性の組合せは、以下を含み得る。
+ + - - + - - + + - + - - + - + - + + - - - + +
したがって、異なる状態の総数は、15×6=90として計算され得る。シンボル間の遷移を保証するために、任意の現在の状態から89個の状態が利用可能であり、各シンボルにおいて符号化され得るビット数は、シンボル当たりlog2(89)≒6.47ビットとして計算され得る。この例では、5×6.47=32.35ビットとすれば、32ビットワードは、マッパによって5つのシンボルに符号化され得る。
任意のサイズのバスに対して駆動され得るワイヤの組合せの数についての一般式は、バスの中のワイヤの本数および同時に駆動されるワイヤの本数の関数として、
であり、駆動されているワイヤに対する極性の組合せの数を計算するための1つの式は、
である。シンボル当たりのビットの等価な数は、
として定められ得る。
図5は、3ワイヤ3相通信リンクの一例における6つの状態および30個の可能な状態遷移を示す状態図500である。状態図500における可能な状態502、504、506、512、514、および516は、図4の図450に示した状態を含み、その上で拡張する。状態要素520の見本に示すように、状態図500における各状態502、504、506、512、514、および516は、それぞれ、信号A、B、およびC(それぞれ、信号ワイヤ310a、310b、および310c上で送信される)の電圧状態を示すフィールド522、差動レシーバ(たとえば、図6の差動レシーバ602を参照)によるワイヤ電圧の減算の結果を示すフィールド524、および回転の方向を示すフィールド526を含む。たとえば、状態502(+x)では、ワイヤA=+1、ワイヤB=-1、およびワイヤC=0であり、差動レシーバ702a(A-B)=+2、差動レシーバ702b(B-C)=-1、および差動レシーバ702c(C-A)=+1としての出力を生み出す。状態図によって示すように、レシーバにおける位相変化検出回路構成によって行われる遷移決定は、-2、-1、0、+1、および+2の電圧状態を含む、差動レシーバによって生成される5つの可能なレベルに基づく。
図6は、3ワイヤ3相デコーダ600のいくつかの態様を示す図である。差動レシーバ602およびワイヤ状態デコーダ604は、3本の伝送線路(たとえば、図3に示す信号ワイヤ310a、310b、および310c)の状態の互いに対するデジタル表現を提供するとともに、前のシンボル期間の中で送信された状態と比較した3本の伝送線路の状態の変化を検出するように構成される。7つの連続した状態は、デマッパ608によって処理されるべき7つのシンボルのセットを取得するように、直並列変換器606によって組み立てられる。デマッパ608は、先入れ先出し(FIFO)レジスタ610の中にバッファリングされ得る16ビットのデータを生成する。
ワイヤ状態デコーダ604は、信号ワイヤ310a、310b、および310c上で受信される位相符号化信号からシンボル614のシーケンスを抽出し得る。シンボル614は、本明細書で開示するような位相回転と極性の組合せとして符号化される。ワイヤ状態デコーダは、信号ワイヤ310a、310b、および310cからシンボルを確実に取り込むために使用され得るクロック626を抽出するCDR回路624を含み得る。各シンボル境界において信号ワイヤ310a、310b、および310cのうちの少なくとも1本の上で遷移が発生し、CDR回路624は、1つまたは複数の遷移の発生に基づいてクロック626を生成するように構成され得る。すべての信号ワイヤ310a、310b、および310cが安定しているための時間を可能にするように、かつ、それによって、現在のシンボルが復号目的のために取り込まれることを確実にするように、クロックのエッジが遅延されてよい。
C-PHY3相インターフェースにおけるジッタ
C-PHY3相トランスミッタは、高レベル、低レベル、および中間レベル電圧を送信チャネルに与えるドライバを含む。このことは、連続したシンボル区間の間にいくらかの変動する遷移をもたらす。低電圧から高電圧への遷移および高電圧から低電圧への遷移はフルスイング遷移と呼ばれることがあり、低電圧から中間電圧への遷移および高電圧から中間電圧への遷移はハーフスイング遷移と呼ばれることがある。異なるタイプの遷移は、異なる立上りまたは立下り時間を有することがあり、レシーバにおいて異なるゼロ交差をもたらすことがある。これらの差は「符号化ジッタ」という結果になり得、「符号化ジッタ」はリンク信号インテグリティ性能に影響を及ぼすことがある。
図7は、C-PHY3相トランスミッタの出力における遷移変動性のいくつかの態様を示す簡略化したタイミング図700である。信号遷移時間における変動性は、3相シグナリングにおいて使用される異なる電圧レベルおよび/または電流レベルの存在によるものと考えられ得る。タイミング図700は、単一の信号ワイヤ310a、310b、または310cにおける遷移時間を示す。第1のシンボルSymn 702は、第2のシンボル区間の中で第2のシンボルSymn+1 724が送信される時間722において終わる、第1のシンボル区間の中で送信される。第2のシンボル区間は、第3のシンボル区間の中で第3のシンボルSymn+2 706が送信される時間726において終わってよく、第3のシンボル区間は、第4のシンボル区間の中で第4のシンボルSymn+3 708が送信されるときに終わる。信号ワイヤ310a、310b、または310cにおける電圧がしきい値電圧718および/または720に達するのにかかる時間に帰する遅延712の後、第1のシンボル702によって決定される状態から第2のシンボル704に対応する状態への遷移が検出可能であり得る。しきい値電圧は、信号ワイヤ310a、310b、または310cの状態を決定するために使用され得る。信号ワイヤ310a、310b、または310cにおける電圧がしきい値電圧718および/または720のうちの1つに達するのにかかる時間に帰する遅延714の後、第2のシンボル704によって決定される状態から第3のシンボル706に対する状態への遷移が検出可能であり得る。信号ワイヤ310a、310b、または310cにおける電圧がしきい値電圧718および/または720に達するのにかかる時間に帰する遅延716の後、第3のシンボル706によって決定される状態から第4のシンボル708に対する状態への遷移が検出可能であり得る。遅延712、714、および716が異なる持続時間を有することがあり、そうした持続時間は、3つの状態に関連する異なる電圧または電流レベル、および結果として起こる異なる遷移の大きさに部分的に帰することがある。これらの差は、C-PHY3相レシーバにおけるジッタおよび他の問題の一因となり得る。
図8は、C-PHY3相インターフェースにおけるレシーバのCDR回路のいくつかの態様を示すブロック概略図800を含む。差動レシーバ802a、802b、および802cのセットは、3つ組の中の3本の信号ワイヤ310a、310b、および310cの各々を3つ組の中の3本の信号ワイヤ310a、310b、および310cのうちの他のものと比較することによって、差分信号810のセットを生成するように構成される。図示の例では、第1の差動レシーバ802aが信号ワイヤ310aおよび310bの状態を比較し、第2の差動レシーバ802bが信号ワイヤ310bおよび310cの状態を比較し、第3の差動レシーバ802cが信号ワイヤ310aおよび310cの状態を比較する。したがって、差動レシーバ802a、802b、および802cのうちの少なくとも1つの出力が各シンボル区間の末尾において変化するので、遷移検出回路構成804は、位相変化の発生を検出するように構成され得る。
送信シンボル間のいくつかの遷移が、単一の差動レシーバ802a、802b、または802cによって検出可能であり得、他の遷移が、差動レシーバ802a、802b、および802cのうちの2つ以上によって検出され得る。一例では、遷移の後、2本のワイヤの状態または相対的な状態が変化しないことがあり、位相遷移の後、対応する差動レシーバ802a、802b、または802cの出力も変化しないことがある。別の例では、信号ワイヤ310a、310b、および/または310cのペアの中の両方のワイヤが第1の時間区間の中で同じ状態にあり得、両方のワイヤが第2の時間区間の中で同じ第2の状態にあり得、位相遷移の後、対応する差動レシーバ802a、802b、または802cが変化しないことがある。したがって、クロック生成回路806は、位相遷移が発生したときを決定するために、すべての差動レシーバ802a、802b、および802cの出力を監視するための遷移検出回路804および/または他の論理を含み得、クロック生成回路は、検出された位相遷移に基づいて受信クロック信号808を生成し得る。
3本のワイヤのシグナリング状態の変化は、信号ワイヤ310a、310b、および/または310cの異なる組合せに対して異なる時間において検出され得る。シグナリング状態変化の検出のタイミングは、発生したシグナリング状態変化のタイプに従って変動し得る。そのような変動性の結果が、図8の簡略化したタイミングチャート850に示される。マーカー822、824、および826は、遷移検出回路804に提供される差分信号810における遷移の発生を表す。マーカー822、824、および826は、単に例示の明快のためにタイミングチャート850において異なる高さが割り当てられ、マーカー822、824、および826の相対的な高さは、クロック生成またはデータ復号のために使用される電圧もしくは電流レベル、極性、または重み付け値の特定の関係を示すことを意図しない。タイミングチャート850は、3本の信号ワイヤ310a、310b、および310c上の位相および極性における、送信されるシンボルに関連する遷移のタイミングの影響を示す。タイミングチャート850において、いくつかのシンボル間の遷移は、シンボルがその間に確実に取り込まれる得る変動する取込みウィンドウ830a、830b、830c、830d、830e、830f、および/または830g(総称して、シンボル取込みウィンドウ830)をもたらすことがある。検出される状態変化の数およびそれらの相対的なタイミングは、クロック信号808上のジッタをもたらし得る。
シンボルウィンドウ830のサイズにおける変動性、およびジッタは、図7に示すタイミング図700に示したように、信号ワイヤ310a、310b、および310cの電気的特性によって部分的に引き起こされ得る。C-PHY通信リンクのスループットは、信号遷移時間における持続時間および変動性によって影響を及ぼされることがある。たとえば、検出回路における変動性は、製造プロセス許容差、電圧源および電流源の変動および安定性、ならびに動作温度によって引き起こされることがある。より高いデータレートを達成することへのいくつかの障害は、チャネル帯域幅、およびデジタル信号のより高い周波数成分におけるその増大した影響に帰する。たとえば、より高い周波数の減衰は、信号立上りおよび立下り時間に影響を及ぼし得る。従来のラインドライバでは、プリエンファシス回路が設けられることがあり、それによって、プリエンファシス回路は、レシーバにおける遷移の検出を高めるように動作する。いくつかのプリエンファシス回路は、遷移を早く開始することまたは遷移を遅く終了することによって、信号のタイミングに影響を及ぼし得る。他のプリエンファシス回路は、遷移中にドライバによって供給される電流フローを増大させることがある。
図9は、いくつかの連続したシンボル間での第1のシグナリング状態から第2のシグナリング状態への遷移のいくつかの例を表すタイミングチャート900および920を含む。タイミングチャート900および920に示すシグナリング状態遷移は例示のために選択され、MIPIアライアンスC-PHYインターフェースにおいて他の遷移および遷移の組合せが発生することができる。タイミングチャート900および920は、3つ組のワイヤ上での信号レベル間の立上りおよび立下り時間の差異に起因して複数のレシーバ出力遷移が各シンボル区間境界において発生し得る、3ワイヤ3相通信リンクの一例に関する。図8も参照すると、第1のタイミングチャート900は、遷移の前後の3つ組の信号ワイヤ310a、310b、および310c(A、B、およびC)のシグナリング状態を示し、第2のタイミングチャート920は、信号ワイヤ310a、310b、および310cとの間の差異を表す差分信号810を提供する、差動レシーバ802a、802b、および802cの出力を示す。多くの事例では、差動レシーバ802a、802b、および802cのセットは、2本の信号ワイヤ310a、310b、および310cに対する異なる組合せを比較することによって、遷移を取り込むように構成され得る。一例では、これらの差動レシーバ802a、802b、および802cは、それらのそれぞれの入力電圧の差分を(たとえば、減算によって)決定することによって、出力を生成するように構成され得る。
タイミングチャート900および920に示す例の各々では、初期シンボル(-z)516(図8参照)は異なるシンボルに遷移する。タイミングチャート902、904、および906に示すように、信号Aは最初に+1状態にあり、信号Bは0状態にあり、信号Cは-1状態にある。したがって、差動レシーバ出力に対してタイミングチャート922、932、938に示すように、差動レシーバ802a、802bは、最初に+1差分924を測定し、差動レシーバ802cは-2差分926を測定する。
タイミングチャート902、922に対応する第1の例では、シンボル(-z)516からシンボル(-x)512へ遷移が発生し(図8参照)、ここで、差動レシーバ802aが+1差分924から-2差分930に遷移し、差動レシーバ802bが+1差分924、928のままであり、差動レシーバ802cが-2差分926から+1差分928に遷移して、信号Aは-1状態に遷移し、信号Bは+1状態に遷移し、信号Cは0状態に遷移する。
タイミングチャート904、932に対応する第2の例では、シンボル(-z)516からシンボル(+z)506へ遷移が発生し、ここで、2つの差動レシーバ802aおよび802bが+1差分924から-1差分936に遷移し、差動レシーバ802cが-2差分926から+2差分934に遷移して、信号Aは-1状態に遷移し、信号Bは0状態のままであり、信号Cは+1状態に遷移する。
タイミングチャート906、938に対応する第3の例では、シンボル(-z)516からシンボル(+x)502へ遷移が発生し、ここで、差動レシーバ802aが+1差分924から+2差分940に遷移し、差動レシーバ802bが+1差分924から-1差分942に遷移し、差動レシーバ802cが-2差分926から-1差分942に遷移して、信号Aは+1状態のままであり、信号Bは-1状態に遷移し、信号Cは0状態に遷移する。
これらの例は、差分値における遷移が0、1、2、3、4、および5レベルに広がることを示す。一般の差動またはシングルエンドのシリアルトランスミッタのために使用されるプリエンファシス技法は、2レベル遷移用に開発されており、MIPIアライアンスC-PHY信号上で使用される場合、いくつかの悪影響を持ち込むことがある。詳細には、遷移中に信号を過度に駆動するプリエンファシス回路は、1または2レベルに広がる遷移中にオーバーシュートを引き起こすことがあり、エッジに敏感な回路において誤ったトリガを発生させることがある。
図10は、単一のシンボル区間1002を含む複数のシンボル区間の重ね合わせとして生成されるアイパターン1000を示す。信号遷移領域1004は、2つのシンボル間の境界における不確定の時間期間を表し、ここで、変動する信号立上り時間は、信頼できる復号を妨げる。シンボルが安定しており確実に受信および復号され得る時間期間を表す「アイ開口」内のアイマスク1006によって画定される領域において、状態情報が確実に決定され得る。アイマスク1006は、ゼロ交差が発生しない領域をマスクオフし、アイマスクは、最初の信号ゼロ交差に後続するシンボル区間境界における後続のゼロ交差の影響に起因する複数のクロッキングを防止するために、デコーダによって使用される。
信号の周期的なサンプリングおよび表示の概念は、受信データの中に現れる頻発する遷移を使用して受信データタイミング信号を再生成するクロックデータ復元回路を使用するシステムの設計、適合、および構成の間に有用である。シリアライザ/デシリアライザ(SERDES)技術に基づく通信システムは、アイパターン1000のアイ開口に基づいてデータを確実に復元する能力を判断するための根拠としてアイパターン1000が利用され得る、システムの一例である。
3ワイヤ3相エンコーダなどのMワイヤN相符号化システムは、すべてのシンボル境界において少なくとも1つの遷移を有する信号を符号化し得、レシーバは、それらの保証された遷移を使用してクロックを復元し得る。レシーバは、シンボル境界における最初の信号遷移の直前に、信頼できるデータを必要とし得、また同じシンボル境界と相互に関連する複数の遷移のいかなる発生も確実にマスキングすることが可能でなければならない。Mワイヤ(たとえば、3つ組のワイヤ)上で搬送される信号の間の立上りおよび立下り時間のわずかな差異に起因して、かつ受信された信号ペアの組合せ(たとえば、図6の差動レシーバ802a、802b、および802cのA-B、B-C、およびC-A出力)の間の信号伝搬時間のわずかな差異に起因して、複数のレシーバ遷移が発生し得る。
図11は、C-PHY3相信号に対して生成されるアイパターン1100の一例を示す。アイパターン1100は、複数のシンボル区間1102の重ね合わせから生成され得る。アイパターン1100は、固定された、かつ/またはシンボルから独立した、トリガ1130を使用して作成され得る。アイパターン1100は、差動レシーバ802a、802b、802c、およびN相レシーバ回路(図8参照)によって測定される複数の電圧レベルによるものと考えられ得る、増大した数の電圧レベル1120、1122、1124、1126、1128を含む。この例では、アイパターン1100は、差動レシーバ802a、802b、および802cに提供される3ワイヤ3相符号化信号における可能な遷移に対応し得る。3つの電圧レベルは、差動レシーバ802a、802b、および802cに、正極性と負極性の両方に対する強電圧レベル1126、1128、および弱電圧レベル1122、1124を生成させ得る。通常、1本の信号ワイヤ310a、310b、および310cだけが任意のシンボルの中で非駆動であり、差動レシーバ802a、802b、および802cは、0状態(ここでは0ボルト)出力を生成しない。強レベルおよび弱レベルに関連する電圧は、0ボルトレベルに対して均等に離間される必要はない。たとえば、弱電圧レベル1122、1124は、非駆動信号ワイヤ310a、310bおよび310cが達する電圧レベルを含み得る電圧の比較を表す。受信デバイスにおいてデータが取り込まれるときに信号の3つのペアのすべてが同時であるものと見なされるので、アイパターン1100は、差動レシーバ802a、802b、および802cによって生成される波形を重複させてよい。差動レシーバ802a、802b、および802cによって生成される波形は、信号の3つのペア(A-B、B-C、およびC-A)の比較を表す差分信号810を表す。
C-PHY3相デコーダにおいて使用されるドライバ、レシーバ、および他のデバイスは、3本のワイヤから受信された信号間に相対的な遅延を持ち込むことがある異なるスイッチング特性を示し得る。3つ組の信号ワイヤ310a、310b、310cの3本の信号の間の立上りおよび立下り時間のわずかな差異に起因して、かつ信号ワイヤ310a、310b、310cから受信された信号のペアの組合せの間の信号伝搬時間のわずかな差異に起因して、各シンボル区間境界1108および/または1114において複数のレシーバ出力遷移が観測され得る。アイパターン1100は、立上りおよび立下り時間における変動を、各シンボル区間境界1108および1114の近くの遷移における相対的な遅延として取り込み得る。立上りおよび立下り時間における変動は、3相ドライバの異なる特性に起因し得る。立上りおよび立下り時間の差異も、任意の所与のシンボルにとってのシンボル区間1102の持続時間を実効的に短くまたは長くする結果となり得る。
信号遷移領域1104は、不確定の時間または期間を表し、ここで、変動する信号立上り時間は、信頼できる復号を妨げる。シンボルが安定しており確実に受信および復号され得る時間期間を表す「アイ開口」1106の中で、状態情報が確実に決定され得る。一例では、アイ開口1106は、信号遷移領域1104の末尾1112において開始するとともに、シンボル区間1102のシンボル区間境界1114において終わるように決定され得る。図11に示す例では、アイ開口1106は、信号遷移領域1104の末尾1112において開始するとともに、信号ワイヤ310a、310b、310cのシグナリング状態ならびに/または3つの差動レシーバ802a、802b、および802cの出力が次のシンボルを反映するように変化し始めた時間1116において終わるように決定され得る。
N相符号化のために構成された通信リンク220の最大速度は、受信信号に対応するアイ開口1106と比較した信号遷移領域1104の持続時間によって制限され得る。シンボル区間1102にとっての最小期間は、たとえば、図6に示すデコーダ600の中のCDR回路624に関連する厳しい設計マージンによって制約され得る。異なるシグナリング状態遷移は、2本以上の信号ワイヤ310a、310b、および/または310cに対応する信号遷移時間における異なる変動に関連し得、それによって、受信デバイスの中の差動レシーバ802a、802b、および802cの出力を、差動レシーバ802a、802b、および802cの入力が変化し始めるシンボル区間境界1108に対して異なる時間および/またはレートにおいて変化させる。差動レシーバ802a、802b、および802cのうちの2つ以上の出力における受信信号遷移時間の可能な大きい変動に対処するために、CDR回路624の中に遅延要素が設けられてよい。遅延要素は、図8に示す遷移検出回路804および/または図8に示すクロック生成回路806などの状態変化検出回路のうちの1つまたは複数の中に設けられ得る。一例では、遅延要素は、遷移領域1104の持続時間を上回る最小遅延期間を有してよい。この遅延要素によって与えられる最大遅延時間は、アイ開口1106が閉じる時間1116を越えて引き延ばされなくてよい。いくつかの事例では、遅延要素によって与えられる最大遅延時間は、シンボル区間1102の終了に対応するシンボル区間境界1114における次のシンボル区間の始まりを越えて引き延ばされなくてよい。より高速なデータレートにおいて、アイ開口1106は、シンボル区間1102と比較して小さくなることができ、シンボル遷移変動性の影響は、最大シンボル送信レートを決定し得る。
単一のシンボル遷移中に最小可能信号遷移時間および最大可能遷移時間が発生する可能性が低いので、任意の単一の遷移の持続時間は、信号遷移領域(tΔJ)1104の全範囲に広がる可能性が低い。一例では、すべての可能なシンボル遷移にとって、差動レシーバ802a、802b、または802cの出力において検出される最初のゼロ交差1110の時間、および差動レシーバ802a、802b、または802cの出力において検出される信号遷移領域1104の末尾1112における最後のゼロ交差の時間によって、信号遷移領域1104は境界が定められ得る。差動レシーバ802a、802b、および802cの出力において観測される遷移時間は、トランスミッタの中のドライバ308の1つまたは複数の入力の変化の後、コネクタおよび/または信号ワイヤ310a、310b、または310cにおける電圧がシグナリング状態に達するのにかかる時間に相当し得る。
最長可能遷移時間は、信号ワイヤのうちの1つもしくは複数、および/または信号ワイヤ310a、310b、もしくは310c、ならびに関与する状態遷移のタイプの特性によって決定され得る。一例では、最長可能遷移時間は、1つまたは複数の信号の立上りもしくは立下り時間によって決定され得る。立上りおよび立下り時間は、最初および/または最終の状態の性質および電圧レベルによって決定され得る。通常、最長可能遷移時間は、アクティブに駆動された状態と非駆動状態との間の遷移に対応する。
シンボル区間1102に比べて信号遷移領域1104にとってのtΔJの高い値は、CDR回路624またはクロック生成回路806に関連する設計の難題を大きくする結果となり得る。たとえば、クロック生成回路806は、遅延要素、または3つの差動レシーバ802a、802b、および802cの出力の最初のゼロ交差によってトリガされるタイマーを採用し得る。差動レシーバ802a、802b、および802cのすべてが、遷移領域の末尾1112によって規定され得るそれらの最終の状態に達するまで、すべての3つの差動レシーバ802a、802b、および802cの出力の状態は安全にサンプリングされないことがある。したがって、タイマーは、好ましくは、信号遷移領域1104の末尾1112の直後に満了してよく、その時間において、クロック生成回路806は、3つの差動レシーバ802a、802b、および802cの出力をサンプリングするために使用されるクロックエッジを出力してよい。
いくつかのデバイスでは、CDR回路624の中の遅延要素は、製造プロセスにおけるばらつき、回路電源電圧、およびダイ温度(PVT)の変動によって影響を及ぼされることがあり、著しく変動する遅延を生成することがある。そのようなシステムでは、CDR回路624の公称動作条件は、概して、最悪のケースのPVT影響下でさえ、信号遷移領域1104の末尾1112の後かつ次のシンボルへの遷移領域の始まりの前にクロックエッジが発生することを確実にするために、アイ開口1106の中間におけるどこかでクロックエッジを生成するための設計によって設定される。信号遷移領域1104がアイ開口1106と比較して大きいとき、アイ開口1106内のクロックエッジを保証するCDR回路624を設計する際に難題が生じ得る。たとえば、一般の遅延要素は、すべてのPVT条件にわたって2倍に変化する遅延値を生成し得、調整できない遅延値が選ばれ得るために、アイ開口1106は信号遷移領域1104よりも大きくなければならない。
いくつかの事例では、送信回路(図3参照)の1つまたは複数のドライバ308への入力の変化と、レシーバ(図6参照)の中の差動レシーバ602の出力において観測または予想される対応する遷移との間の最大タイミングに基づいて、信号遷移領域1104の持続時間が計算され得る。他の事例では、すべてのシンボル遷移に対して、レシーバ602のうちの1つの出力における最初の遷移の時間1118と、他のレシーバ602の出力における最後の遷移のシンボル区間1102を終了させるシンボル区間境界1114に対応する時間との間の最大差分として、修正された遷移領域がレシーバ602の出力において決定され得る。
C-PHY3相インターフェース用の時間ベース等化
本明細書で開示するいくつかの態様によれば、レシーバにおいて観測される水平アイ開口を拡大させ得る時間ベース等化の使用を通じて、送信符号化ジッタが低減され得、リンク性能が改善され得る。いくつかの例では、本明細書で開示するいくつかの態様に従って適合された3相トランスミッタは、シンボル間の各遷移における短い時間期間にわたって、3つ組の中のすべてのワイヤを強制的に共通電圧にさせ得る。
時間ベース等化は、振幅ベースチャネル等化手法などを含む他の技法よりも、ジッタへのより低電力な解決策を与えることができる。たとえば、プリエンファシス方式は、より大きいスイングを取得するようソース抵抗を低減し得、デエンファシス方式は、出力パッド上に競合を導入して信号スイングを低減し得、送信信号の中の直流(DC)成分をデエンファシスし得る。プリエンファシスおよびデエンファシス方式は、トランスミッタインピーダンスを変化させることがあり、そのことは、送信チャネルにおける反射を増大させ得る。本明細書で開示するような時間ベース等化の使用は、トランスミッタインピーダンスを不変のままにし、プリエンファシス回路またはデエンファシス回路を活動化させる信号のパターンを検出するために必要とされる処理オーバーヘッドから起こり得る、データ送信経路におけるレイテンシを加えることを回避する。
図12は、C-PHYインターフェース上での3つのシンボル1210、1212、1214の送信に関連するタイミングを示す簡略化したタイミング図1200である。タイミング図1200は、詳細には、第2のシンボル1212に関連する遷移を示す。第1のシンボル1210と第2のシンボル1212との間の第1の遷移は、時間1220において始まり、3つの利用可能な電圧レベル1202、1204、および1206の間での、3本の信号ワイヤ310a、310b、および310cの各々におけるシグナリング状態の遷移を伴う。第2のシンボル1212と第3のシンボル1214との間の第2の遷移は、時間1222において始まり、中間レベル電圧レベル1204と高電圧レベル1202との間でのシグナリング状態の遷移を伴う。1本の信号ワイヤ310aは、第2の遷移中、低電圧レベル1206のままである。第1の遷移と第2の遷移との間のタイムスパンは、1つのシンボル区間1208に相当し得る。本明細書で説明するように、第1の遷移に対応する遷移区間1216は、第2の遷移に関連する遷移区間1218とは持続時間が異なることがある。
図13は、本明細書で開示するいくつかの態様に従って適合されたC-PHYインターフェース上での3つのシンボル1310、1312、1314の送信に関連するタイミングを示す簡略化したタイミング図1300である。タイミング図1300は、第2のシンボル1312に関連する2つの遷移を示す。第1のシンボル1310と第2のシンボル1312との間の第1の遷移は、シンボル冒頭1320に対応する時間において始まり、3本の信号ワイヤ310a、310b、および310cのシグナリング状態に対応する3つの利用可能な電圧レベル1302、1304、および1306の間での、3本の信号ワイヤ310a、310b、および310cの各々におけるシグナリング状態の遷移をもたらす。第2のシンボル1312と第3のシンボル1314の冒頭1322との間の第2の遷移は、中間レベル電圧レベル1304と高電圧レベル1302との間でのシグナリング状態の遷移をもたらす。1本の信号ワイヤ310aは、第2の遷移の後、低電圧レベル1306のままである。第1の遷移と第2の遷移との間のタイムスパンは、1つのシンボル区間1308に相当し得る。
この例では、C-PHYインターフェースは、送信シンボル間の遷移の開始においてまたはその近くで始まる所定の時間区間にわたって、3本の信号ワイヤ310a、310b、および310cの各々を強制的に既定の中間電圧レベルまたは共通電圧レベルにさせるように適合され得る。いくつかの例では、中間電圧レベルまたは共通電圧レベルは、中間レベル電圧レベル1304に相当し得る。既定の中間電圧レベルまたは共通電圧レベルは、3本の信号ワイヤ310a、310b、310cのうちの1つまたは複数が、中間電圧レベルまたは共通電圧レベルからシグナリング状態を表す3つの電圧レベル1302、1304、1306のうちの1つに駆動されるのに必要とされる時間に基づいて、選択され得る。遷移信号1324は、遷移区間中、3本の信号ワイヤ310a、310b、および310cの駆動を制御するために提供され得る。図示したように、遷移信号1324は、各シンボル1310、1312、1314の冒頭1320、1322においてアクティブであるパルス1326、1328を含む。各パルス1326、1328は、3本の信号ワイヤ310a、310b、および310cの各々が、図示の例のような既定の中間電圧レベルまたは共通電圧レベルに達することを可能にするように計算され得る持続時間(tCOM)1316を有し得、既定の中間電圧レベルまたは共通電圧レベルは、中間レベル電圧レベル1304に一致する。パルス1326の立下りエッジに相当し得る時間1330において、3本の信号ワイヤ310a、310b、310cの各々は、現在のシンボル1310、1312、1314によって規定される電圧レベル1302、1304、1306に駆動される。このようにして、既定の中間電圧レベルまたは共通電圧レベルから3つの電圧レベル1302、1304、および1306の各々に遷移するのに必要とされる時間が等化または実質的に等化されるとき、すべての遷移が位置合わせされ得る。
遷移信号1324上のパルス1326、1328は、シンボル区間1308に比べて短い持続時間1316を有してよい。たとえば、パルス1326、1328の持続時間1316が50ピコ秒または75ピコ秒であってよく、シンボル送信時間が400ピコ秒であってよい。いくつかの例では、パルス1326、1328は、シンボル区間1308の持続時間の25%よりも短いか、またはそれに制限される持続時間1316を有してよい。パルス1326、1328が終了すると、各信号ワイヤ310a、310b、および310cは、送信のための次のシンボル1312、1314によって規定された状態に遷移する。
遷移信号1324は、C-PHYインターフェース上のデータレートを制御する送信クロックの期間に整合する期間を有してよい。パルス持続時間1316は、たとえば、遅延要素を使用して制御、構成、または同調され得る。パルス持続時間1316は、シンボル間の最適化された遷移時間を取得するように制御、構成、または同調され得、ここで、レシーバにおいて利用可能な取込みウィンドウを危うくする量だけ全遷移時間を増大させることなくジッタが最小化されるとき、最適化が達成され得る。送信信号における1つの効果は、すべての3つの差動信号ペア(A-B、B-C、A-C)にとってのゼロ交差が、各シンボル1310、1312、1314の冒頭および末尾において同じ値に収束し得ることである。したがって、送信信号における符号化ジッタが低減され、レシーバにおける水平アイ開口が拡大される。
図14は、本明細書で開示するいくつかの態様に従って適合されているC-PHY3相インターフェースにおけるラインドライバを示す簡略図1400である。3相エンコーダ1402は、プルアップ信号1404およびプルダウン信号1406を提供するように構成され得る。信号遷移領域1104(図11参照)の外側の動作では、ハイのプルアップ信号1404により第1の信号ワイヤ310a、310b、または310cが高電圧レベル1302に駆動され、ハイのプルダウン信号1406により第2の信号ワイヤ310a、310b、または310cが低電圧レベル1306に駆動される。プルアップ信号1404とプルダウン信号1406の両方がロー論理状態にあるとき、対応する信号ワイヤ310a、310b、または310cは浮遊するか、または中間レベル電圧レベル1304にプルされる。
本明細書で開示するいくつかの態様によれば、プルアップ信号1404およびプルダウン信号1406は、マルチプレクサ1410および1412などのゲーティング論理または選択論理に提供され得る。ゲーティング論理または選択論理は、図13に示す遷移信号1324に相当し得る遷移信号1408によって制御され得る。ロー論理状態にあるとき、遷移信号1408は、マルチプレクサ1410、1412に、プルアップ信号1404およびプルダウン信号1406を、それぞれ、PU信号1414およびPD信号1416としてラインドライバ回路1418へ通過させ得る。ハイ論理状態にあるとき、遷移信号1408は、マルチプレクサ1410、1412に、PU信号1414とPD信号1416の両方にハイ論理状態を与えさせ得る。その結果、トランジスタ1422および1424がターンオンされ、ラインドライバ回路1418の出力1420が中間レベル電圧レベル1304に向かってアクティブに駆動される。いくつかの事例では、ラインドライバ回路1418の出力を共通電圧レベルに駆動するために、遷移信号に応答する専用トランジスタ(図示せず)が使用されてよい。そのような事例では、共通電圧は、選択可能および/または可変であってよく、中間レベル電圧レベル1304と異なってよい。
図15は、本明細書で開示する1つまたは複数の機能を実行するように構成され得る処理回路1502を採用する装置のためのハードウェア実装形態の簡略化した例を示す概念図1500である。本開示の様々な態様によれば、本明細書で開示するような要素、または要素の任意の部分、または要素の任意の組合せは、処理回路1502を使用して実装され得る。処理回路1502は、ハードウェアモジュールとソフトウェアモジュールとのいくつかの組合せによって制御される1つまたは複数のプロセッサ1504を含み得る。プロセッサ1504の例は、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ(DSP)、フィールドプログラマブルゲートアレイ(FPGA)、プログラマブル論理デバイス(PLD)、ステートマシン、シーケンサ、ゲート論理、個別ハードウェア回路、および本開示全体にわたって説明する様々な機能を実行するように構成された他の適切なハードウェアを含む。1つまたは複数のプロセッサ1504は、特定の機能を実行するとともに、ソフトウェアモジュール1516のうちの1つによって構成、増強、または制御され得る専用プロセッサを含み得る。1つまたは複数のプロセッサ1504は、初期化中にロードされたソフトウェアモジュール1516の組合せを介して構成されてよく、動作中に1つまたは複数のソフトウェアモジュール1516をロードまたはアンロードすることによってさらに構成されてよい。
図示の例では、処理回路1502は、バス1510によって概略的に表されるバスアーキテクチャを用いて実装され得る。バス1510は、処理回路1502の特定の適用例および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含み得る。バス1510は、1つまたは複数のプロセッサ1504およびストレージ1506を含む様々な回路を互いにリンクさせる。ストレージ1506は、メモリデバイスおよび大容量記憶デバイスを含んでよく、本明細書ではコンピュータ可読媒体および/またはプロセッサ可読媒体と呼ばれることがある。バス1510はまた、タイミングソース、タイマー、周辺装置、電圧調整器、および電力管理回路などの様々な他の回路をリンクさせ得る。バスインターフェース1508は、バス1510と1つまたは複数のトランシーバ1512との間のインターフェースを提供し得る。トランシーバ1512は、処理回路によってサポートされるネットワーキング技術ごとに設けられてよい。いくつかの事例では、複数のネットワーキング技術が、トランシーバ1512の中に見られる回路構成または処理モジュールの一部または全部を共有し得る。各トランシーバ1512は、伝送媒体を介して様々な他の装置と通信するための手段を提供する。装置の性質に応じて、ユーザインターフェース1518(たとえば、キーパッド、ディスプレイ、スピーカー、マイクロフォン、ジョイスティック)も設けられてよく、直接またはバスインターフェース1508を通じてバス1510に通信可能に結合されてよい。
プロセッサ1504は、バス1510を管理すること、およびストレージ1506を含み得るコンピュータ可読媒体に記憶されたソフトウェアの実行を含み得る一般的な処理を担当し得る。この点において、プロセッサ1504を含む処理回路1502は、本明細書で開示する方法、機能、および技法のいずれかを実施するために使用され得る。ストレージ1506は、ソフトウェアを実行するとき、プロセッサ1504によって操作されるデータを記憶するために使用され得、ソフトウェアは、本明細書で開示する方法のうちの任意の1つを実施するように構成され得る。
処理回路1502の中の1つまたは複数のプロセッサ1504は、ソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語と呼ばれるか、または他の名称で呼ばれるかどうかにかかわらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数、アルゴリズムなどを意味するように広く解釈されなければならない。ソフトウェアは、コンピュータ可読形式でストレージ1506の中または外部コンピュータ可読媒体の中に存在してよい。外部コンピュータ可読媒体および/またはストレージ1506は、非一時的コンピュータ可読媒体を含み得る。非一時的コンピュータ可読媒体は、例として、磁気記憶デバイス(たとえば、ハードディスク、フロッピーディスク、磁気ストリップ)、光ディスク(たとえば、コンパクトディスク(CD)またはデジタル多用途ディスク(DVD))、スマートカード、フラッシュメモリデバイス(たとえば、「フラッシュドライブ」、カード、スティック、またはキードライブ)、ランダムアクセスメモリ(RAM)、ROM、PROM、消去可能PROM(EPROM)、EEPROM、レジスタ、リムーバブルディスク、ならびにコンピュータによってアクセスされ得るとともに読み取られ得るソフトウェアおよび/または命令を記憶するための任意の他の適切な媒体を含む。コンピュータ可読媒体および/またはストレージ1506はまた、例として、搬送波、伝送線路、ならびにコンピュータによってアクセスされ得るとともに読み取られ得るソフトウェアおよび/または命令を送信するための任意の他の適切な媒体を含み得る。コンピュータ可読媒体および/またはストレージ1506は、処理回路1502の中、プロセッサ1504の中、処理回路1502の外部に存在してよく、または処理回路1502を含む複数のエンティティにわたって分散されてもよい。コンピュータ可読媒体および/またはストレージ1506は、コンピュータプログラム製品に組み込まれてよい。例として、コンピュータプログラム製品は、パッケージング材料の中にコンピュータ可読媒体を含めることがある。特定の適用例およびシステム全体に課される全体的な設計制約に応じて、本開示全体にわたって提示された説明した機能を実施するための最善の方法を、当業者は認識されよう。
ストレージ1506は、本明細書ではソフトウェアモジュール1516と呼ばれることがある、ロード可能なコードセグメント、モジュール、アプリケーション、プログラムなどで保持および/または編成されたソフトウェアを保持し得る。ソフトウェアモジュール1516の各々は、処理回路1502にインストールまたはロードされるとともに1つまたは複数のプロセッサ1504によって実行されたとき、1つまたは複数のプロセッサ1504の動作を制御するランタイムイメージ1514に寄与する命令およびデータを含み得る。実行されたとき、いくつかの命令は、処理回路1502に、本明細書で説明するいくつかの方法、アルゴリズム、およびプロセスに従って機能を実施させ得る。
ソフトウェアモジュール1516のうちのいくつかは、処理回路1502の初期化中にロードされてよく、これらのソフトウェアモジュール1516は、本明細書で開示する様々な機能の実行を可能にするように処理回路1502を構成してよい。たとえば、いくつかのソフトウェアモジュール1516は、プロセッサ1504の内部デバイスおよび/または論理回路1522を構成し得、トランシーバ1512、バスインターフェース1508、ユーザインターフェース1518、タイマー、数理コプロセッサなどの外部デバイスへのアクセスを管理し得る。ソフトウェアモジュール1516は、割込みハンドラおよびデバイスドライバと対話するとともに処理回路1502によって提供される様々なリソースへのアクセスを制御する、制御プログラムおよび/またはオペレーティングシステムを含み得る。リソースは、メモリ、処理時間、トランシーバ1512へのアクセス、ユーザインターフェース1518などを含み得る。
処理回路1502の1つまたは複数のプロセッサ1504は、多機能であってよく、それによって、ソフトウェアモジュール1516のうちのいくつかがロードされ、異なる機能または同じ機能の異なるインスタンスを実行するように構成される。1つまたは複数のプロセッサ1504は、追加として、たとえば、ユーザインターフェース1518、トランシーバ1512、およびデバイスドライバからの入力に応答して開始されるバックグラウンドタスクを管理するように適合され得る。複数の機能の実行をサポートするために、1つまたは複数のプロセッサ1504は、マルチタスク環境を提供するように構成されてよく、それによって、複数の機能の各々が、必要または要望に応じて、1つまたは複数のプロセッサ1504によってサービスされるタスクのセットとして実装される。一例では、マルチタスク環境は、異なるタスク間でプロセッサ1504の制御を渡す時分割プログラム1520を使用して実装されてよく、それによって、各タスクは、任意の未処理動作が完了すると、かつ/または割込みなどの入力に応答して、1つまたは複数のプロセッサ1504の制御を時分割プログラム1520に戻す。タスクが1つまたは複数のプロセッサ1504の制御を有するとき、処理回路は、事実上、制御タスクに関連する機能によって対処される目的に特化される。時分割プログラム1520は、オペレーティングシステム、ラウンドロビンベースで制御を引き渡すメインループ、機能の優先順位付けに従って1つもしくは複数のプロセッサ1504の制御を割り振る機能、および/または1つもしくは複数のプロセッサ1504の制御を処理機能に提供することによって外部イベントに応答する割込み駆動型メインループを含み得る。
図16は、C-PHY3相インターフェース上の通信の方法のフローチャート1600である。
ブロック1602において、3ワイヤインターフェース上での送信のために、シンボルのシーケンスが生成または別の方法で提供され得る。シンボルのシーケンスの中の各シンボルは、3ワイヤインターフェースのワイヤごとに3つの電圧状態のうちの1つを規定し得る。各ワイヤは、各シンボルの送信中、3ワイヤインターフェースの他のワイヤとは異なる電圧状態にある。
ブロック1604において、3ワイヤインターフェースのすべてのワイヤは、第1の送信シンボルから第2の送信シンボルへの遷移中、共通電圧状態に駆動され得る。共通電圧状態は、3ワイヤインターフェースのワイヤごとに規定される3つの電圧状態のうちの2つの間にあってよい。
ブロック1604において、3ワイヤインターフェースの各ワイヤは、所定の遅延の後、第2の送信シンボルに従って駆動され得る。一例では、3ワイヤインターフェースのすべてのワイヤは、第1の送信シンボルから第2の送信シンボルへの遷移の冒頭において始まる所定の時間区間にわたって共通電圧状態に駆動され得、ここで、所定の遅延は、所定の時間区間に相当する。所定の時間区間が経過したとき、3ワイヤインターフェースは、次いで、第2の送信シンボルに対応するシグナリング状態を帯びてよい。
一例では、3つの電圧状態は、第1の電圧状態、第1の電圧状態よりも高い第2の電圧状態、および第1の電圧状態と第2の電圧状態との間にある中間レベル電圧状態を含む。共通電圧状態は、第1の電圧状態と第2の電圧状態との間にあってよい。いくつかの事例では、共通電圧状態は、中間レベル電圧状態であってよい。
いくつかの事例では、遷移信号の中に提供されるべきパルスの持続時間は、プログラマブル遅延要素などを使用して選択され得る。遷移信号の中のパルスの持続時間は、3ワイヤインターフェース上で送信される連続したシンボル間の境界における信号不確定性がある時間区間に基づいて選択または決定され得る。時間区間は、図11に示す信号遷移領域1104に対応し得る。遷移信号は、連続したシンボル間の各遷移においてパルスが発生するように生成され得る。遷移信号により、3ワイヤインターフェースのすべてのワイヤが、各パルスの持続時間にわたって共通電圧状態に駆動され得る。信号不確定性がある時間区間を最小化するとともに3ワイヤインターフェース上の符号化ジッタ低減するように、パルスの持続時間が選択および/または調整され得る。一例では、遷移信号は、3ワイヤインターフェースの2つ以上のワイヤが、現在のシンボルによって規定される状態から次のシンボルによって規定される状態に遷移し始める時間の差を最小化し得る。
いくつかの事例では、パルスは、3ワイヤインターフェース上で送信される連続したシンボル間の各遷移において提供され得る。パルスは、所定の遅延に対応する持続時間を有してよい。3ワイヤインターフェースのすべてのワイヤは、パルスの持続時間にわたって共通電圧状態に向かって駆動され得る。一例では、パルスは、少なくとも50ピコ秒の持続時間を有してよい。別の例では、パルスは、75ピコ秒よりも短い持続時間を有してよい。いくつかの例では、パルスは、シンボルが3ワイヤインターフェース上で送信されるシンボル区間の25%よりも短い持続時間を有してよい。
様々な例では、3相信号が3ワイヤインターフェースの各ワイヤ上で異なる位相で送信されるように、3相信号の位相シフトバージョンが、3ワイヤインターフェース上で並行して送信され得る。いくつかの事例では、各ワイヤ上で送信される位相シフトバージョンが、3ワイヤインターフェースの他のワイヤの各々において送信される位相シフトバージョンから120度位相シフトされるように、3相信号の位相シフトバージョンが、3ワイヤインターフェースの各ワイヤ上で送信される。
図17は、処理回路1702を採用する装置1700のためのハードウェア実装形態の簡略化した例を示す図である。処理回路は、通常、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、シーケンサ、およびステートマシンのうちの1つまたは複数を含み得るプロセッサ1716を有する。処理回路1702は、バス1720によって概略的に表されるバスアーキテクチャを用いて実装され得る。バス1720は、処理回路1702の特定の適用例および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含み得る。バス1720は、プロセッサ1716、モジュールまたは回路1704、1706、および1708、コネクタまたはワイヤ1714を介して通信するように構成可能なラインドライバ回路1712、ならびにコンピュータ可読記憶媒体1718によって表される、1つまたは複数のプロセッサおよび/またはハードウェアモジュールを含む様々な回路を互いにリンクさせる。バス1720はまた、タイミングソース、周辺装置、電圧調整器、および電力管理回路などの様々な他の回路をリンクさせてよく、そのことは当技術分野においてよく知られており、したがって、これ以上説明しない。
プロセッサ1716は、コンピュータ可読記憶媒体1718に記憶されたソフトウェアの実行を含む一般的な処理を担当する。ソフトウェアは、プロセッサ1716によって実行されたとき、任意の特定の装置について上記で説明した様々な機能を処理回路1702に実行させる。コンピュータ可読記憶媒体1718はまた、ソフトウェアを実行するとき、データレーンおよびクロックレーンとして構成され得るコネクタまたはワイヤ1714を介して送信されたシンボルから復号されるデータを含む、プロセッサ1716によって操作されるデータを記憶するために使用され得る。処理回路1702は、モジュール1704、1706、および1708のうちの少なくとも1つをさらに含む。モジュール1704、1706、および1708は、コンピュータ可読記憶媒体1718に存在する/記憶された、プロセッサ1716の中で動作するソフトウェアモジュール、プロセッサ1716に結合された1つもしくは複数のハードウェアモジュール、またはそれらのいくつかの組合せであってよい。モジュール1704、1706、および/または1708は、マイクロコントローラ命令、ステートマシン構成パラメータ、またはそれらのいくつかの組合せを含み得る。
一構成では、装置1700は、C-PHY3相インターフェースを介したデータ通信のために構成され得る。装置1700は、3ワイヤインターフェース上で送信されるべきシンボルのシーケンスを提供するように構成されるモジュールおよび/または回路1704、第1の送信シンボルから第2の送信シンボルへの遷移中、3ワイヤインターフェースのすべてのワイヤを共通電圧状態に駆動するように構成される信号強制モジュールおよび/または回路1706、第2の送信シンボルに従って3ワイヤインターフェースの各ワイヤを駆動するように構成されるモジュールおよび/または回路1708、ならびに3ワイヤインターフェース上で送信される連続したシンボル間の各遷移において遷移信号の中にパルスを提供するように構成されるモジュールおよび/または回路1710を含み得る。
開示するプロセスにおけるステップの特定の順序または階層が、例示的な手法の例示であることが理解される。設計選好に基づいて、プロセスにおけるステップの特定の順序または階層が並べ替えられてよいことが理解される。さらに、いくつかのステップは、組み合わせられてよく、または省略されてよい。添付の方法クレームは、様々なステップの要素を見本的な順序で提示し、提示された特定の順序または階層に限定されることは意図されない。
前の説明は、本明細書で説明した様々な態様を任意の当業者が実践することを可能にするために提供される。これらの態様への様々な変更が当業者には容易に明らかになり、本明細書で定義した一般原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示す態様に限定されることは意図されないが、クレーム文言と一致するすべての範囲を与えられるべきであり、単数形での要素への参照は、そのように明記されていない限り、「唯一無二の」ではなく、「1つまたは複数の」を意味することが意図される。別段に明記されていない限り、「いくつかの」という用語は、1つまたは複数を指す。当業者に知られているか、後で知られることになる、本開示全体にわたって説明した様々な態様の要素のすべての構造的および機能的均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されるものとする。その上、本明細書で開示するものは、そのような開示が特許請求の範囲において明示的に列挙されているかどうかにかかわらず、公に供されるものではない。クレーム要素は、要素が「ための手段」という句を使用して明確に列挙されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
100 装置
102 処理回路
106 通信トランシーバ
108 特定用途向けIC
110 アプリケーションプログラミングインターフェース
112 メモリデバイス
114 ローカルデータベース
122 アンテナ
124 ディスプレイ
126 キーパッド
128 ボタン
200 装置
202 ICデバイス
204 ワイヤレストランシーバ
206 プロセッサ
208 記憶媒体
210 物理レイヤドライバ
212 内部バス
214 アンテナ
220 通信リンク
222〜226 チャネル
230 ICデバイス
232 ディスプレイコントローラ
234 カメラコントローラ
236 プロセッサ
238 記憶媒体
240 物理レイヤドライバ
242 内部バス
302 マッパ
304 並直列変換器
306 3ワイヤエンコーダ、3ワイヤ3相エンコーダ
308 ラインドライバ
310 信号ワイヤ
312 7つのシンボル
314 シンボル
316 信号
600 3ワイヤ3相デコーダ
602 差動レシーバ
604 ワイヤ状態デコーダ
606 直並列変換器
608 デマッパ
610 先入れ先出しレジスタ
614 シンボル
624 クロックデータ復元回路
626 クロック
802 差動レシーバ
804 遷移検出回路構成
806 クロック生成回路
808 受信クロック信号
810 差分信号
1402 3相エンコーダ
1404〜1406 プルダウン信号
1408 遷移信号
1410〜1412 マルチプレクサ
1414 PU信号
1416 PD信号
1418 ラインドライバ回路
1422〜1424 トランジスタ

Claims (30)

  1. データ通信の方法であって、
    3ワイヤインターフェース上で送信されるべきシンボルのシーケンスを提供するステップであって、シンボルの前記シーケンスの中の各シンボルが、前記3ワイヤインターフェースのワイヤごとに3つの電圧状態のうちの1つを規定し、前記3ワイヤインターフェースのすべてのワイヤが、各シンボルの送信中、互いに異なる電圧状態にある、ステップと、
    第1の送信シンボルから第2の送信シンボルへの遷移中、前記3ワイヤインターフェースのすべてのワイヤを共通電圧状態に駆動するステップと、
    所定の遅延の後、前記第2の送信シンボルに従って前記3ワイヤインターフェースの各ワイヤを駆動するステップと
    を備える方法。
  2. 前記3つの電圧状態が、第1の電圧状態、前記第1の電圧状態よりも高い第2の電圧状態、および前記第1の電圧状態と前記第2の電圧状態との間にある中間レベル電圧状態を含み、前記共通電圧状態が、前記第1の電圧状態と前記第2の電圧状態との間にある、請求項1に記載の方法。
  3. 前記共通電圧状態が前記中間レベル電圧状態である、請求項2に記載の方法。
  4. 前記3ワイヤインターフェース上で送信される連続したシンボル間の各遷移においてパルスを提供するステップをさらに備え、前記パルスが、前記所定の遅延に対応する持続時間を有し、
    前記3ワイヤインターフェースのすべてのワイヤが、前記パルスの前記持続時間にわたって前記共通電圧状態に駆動される、
    請求項1に記載の方法。
  5. 前記パルスが少なくとも50ピコ秒の持続時間を有する、請求項4に記載の方法。
  6. 前記パルスが75ピコ秒よりも短い持続時間を有する、請求項4に記載の方法。
  7. 前記パルスが、シンボルが前記3ワイヤインターフェース上で送信されるシンボル区間の25%よりも短い持続時間を有する、請求項4に記載の方法。
  8. 3相信号が前記3ワイヤインターフェースの各ワイヤ上で異なる位相で送信されるように、前記3相信号の3つの位相シフトバージョンが、前記3ワイヤインターフェース上で並行して送信される、請求項1に記載の方法。
  9. 遷移信号の中に提供されるべきパルスの持続時間を決定するステップであって、前記パルスの前記持続時間が、前記3ワイヤインターフェース上で送信される連続したシンボル間の境界における信号不確定性がある時間区間に基づく、ステップと、
    前記連続したシンボル間の各遷移においてパルスが発生するように前記遷移信号を生成するステップとをさらに備え、
    前記3ワイヤインターフェースのすべてのワイヤが、前記パルスの前記持続時間にわたって前記共通電圧状態に駆動され、
    信号不確定性がある前記時間区間を最小化するとともに前記3ワイヤインターフェース上の符号化ジッタを低減するように、前記パルスの前記持続時間が調整される、
    請求項1に記載の方法。
  10. 3ワイヤインターフェースを介して通信するように適合された装置であって、
    前記3ワイヤインターフェース上で送信されるべきシンボルのシーケンスを提供するための手段であって、前記3ワイヤインターフェースのワイヤごとに3つの電圧状態のうちの1つを規定するシンボルを生成する符号化回路を含み、前記3ワイヤインターフェースのすべてのワイヤが、各シンボルの送信中、互いに異なる電圧状態にある、手段と、
    第1の送信シンボルから第2の送信シンボルへの遷移中、前記3ワイヤインターフェースのすべてのワイヤを共通電圧状態に駆動するための手段と、
    所定の遅延の後、前記第2の送信シンボルに従って前記3ワイヤインターフェースの各ワイヤを駆動するための手段と
    を備える装置。
  11. 前記3つの電圧状態が、第1の電圧状態、前記第1の電圧状態よりも高い第2の電圧状態、および前記第1の電圧状態と前記第2の電圧状態との間にある中間レベル電圧状態を含み、前記共通電圧状態が、前記3つの電圧状態のうちの2つの間にある、請求項10に記載の装置。
  12. 前記3ワイヤインターフェース上で送信される連続したシンボル間の各遷移においてパルスを提供するための手段をさらに備え、前記パルスが、前記所定の遅延に対応する持続時間を有し、
    前記3ワイヤインターフェースの各ワイヤが、前記パルスの前記持続時間にわたって前記共通電圧状態に駆動される、
    請求項10に記載の装置。
  13. 前記パルスが少なくとも50ピコ秒の持続時間を有する、請求項12に記載の装置。
  14. 前記パルスが75ピコ秒よりも短い持続時間を有する、請求項12に記載の装置。
  15. 前記パルスが、シンボルが前記3ワイヤインターフェース上で送信されるシンボル区間の25%よりも短い持続時間を有する、請求項12に記載の装置。
  16. 3相信号が前記3ワイヤインターフェースの各ワイヤ上で異なる位相で送信されるように、前記3相信号の3つの位相シフトバージョンが、前記3ワイヤインターフェース上で並行して送信される、請求項10に記載の装置。
  17. データ通信のための装置であって、
    3ワイヤバスに結合された複数のラインドライバと、
    前記3ワイヤバス上で送信されるべきシンボルのシーケンスを提供するように構成されたエンコーダであって、シンボルの前記シーケンスの中の各シンボルが、前記3ワイヤバスのワイヤごとに3つの電圧状態のうちの1つを規定し、前記3ワイヤバスのすべてのワイヤが、各シンボルの送信中、互いに異なる電圧状態にあるエンコーダと、
    処理システムであって、
    前記複数のラインドライバに、第1の送信シンボルから第2の送信シンボルへの遷移中、前記3ワイヤバスのすべてのワイヤを共通電圧状態に駆動することであって、前記共通電圧状態が、前記3つの電圧状態のうちの2つの間にある、駆動することを行わせ、
    前記複数のラインドライバに、所定の遅延の後、前記第2の送信シンボルに従って前記3ワイヤバスの各ワイヤを駆動させるように構成された処理システムと
    を備える装置。
  18. 前記3つの電圧状態が、第1の電圧状態、前記第1の電圧状態よりも高い第2の電圧状態、および前記第1の電圧状態と前記第2の電圧状態との間にある中間レベル電圧状態を含み、前記共通電圧状態が、前記第1の電圧状態と前記第2の電圧状態との間にある、請求項17に記載の装置。
  19. 前記処理システムが、
    遷移信号の中に提供されるべきパルスの持続時間を決定することであって、前記パルスの前記持続時間が、前記3ワイヤバス上で送信される連続したシンボル間の境界における信号不確定性がある時間区間に基づいて決定される、決定することと、
    前記3ワイヤバス上で送信される連続したシンボル間の各遷移においてパルスが発生するように前記遷移信号を生成することとを行うように構成され、
    前記3ワイヤバスのすべてのワイヤが、前記パルスの前記持続時間にわたって前記共通電圧状態に駆動され、
    信号不確定性がある前記時間区間を最小化するとともに前記3ワイヤバス上の符号化ジッタを低減するように、前記パルスの前記持続時間が調整される、
    請求項17に記載の装置。
  20. 前記処理システムが、
    前記3ワイヤバス上で送信される連続したシンボル間の各遷移においてパルスを提供するように構成され、前記パルスが、前記所定の遅延に対応する持続時間を有し、
    前記3ワイヤバスのすべてのワイヤが、前記パルスの前記持続時間にわたって前記共通電圧状態に駆動される、
    請求項17に記載の装置。
  21. 前記パルスが少なくとも50ピコ秒の持続時間を有する、請求項20に記載の装置。
  22. 前記パルスが75ピコ秒よりも短い持続時間を有する、請求項20に記載の装置。
  23. 前記パルスが、シンボルが前記3ワイヤバス上で送信されるシンボル区間の25%よりも短い持続時間を有する、請求項20に記載の装置。
  24. 3相信号が前記3ワイヤバスの各ワイヤ上で異なる位相で送信されるように、前記3相信号の3つの位相シフトバージョンが、前記3ワイヤバス上で並行して送信される、請求項17に記載の装置。
  25. プロセッサ可読記憶媒体であって、
    エンコーダに、3ワイヤインターフェース上で送信されるべきシンボルのシーケンスを提供することであって、シンボルの前記シーケンスの中の各シンボルが、前記3ワイヤインターフェースのワイヤごとに3つの電圧状態のうちの1つを規定し、前記3ワイヤインターフェースのすべてのワイヤが、各シンボルの送信中、互いに異なる電圧状態にある、提供することを行わせ、
    複数のラインドライバに、第1の送信シンボルから第2の送信シンボルへの遷移中、前記3ワイヤインターフェースのすべてのワイヤを所定の時間区間にわたって共通電圧状態に駆動することであって、前記共通電圧状態が、前記3つの電圧状態のうちの2つの間にある、駆動することを行わせ、
    前記複数のラインドライバに、前記所定の区間が経過した後、前記第2の送信シンボルに従って前記3ワイヤインターフェースの各ワイヤを駆動することを行わせるためのコードを備える、
    プロセッサ可読記憶媒体。
  26. 前記3つの電圧状態が、第1の電圧状態、前記第1の電圧状態よりも高い第2の電圧状態、および前記第1の電圧状態と前記第2の電圧状態との間にある中間レベル電圧状態を含み、前記共通電圧状態が、前記第1の電圧状態と前記第2の電圧状態との間にある、請求項25に記載の記憶媒体。
  27. 遷移信号の中に提供されるべきパルスの持続時間を決定することであって、前記パルスの前記持続時間が、前記3ワイヤインターフェース上で送信される連続したシンボル間の境界における信号不確定性がある時間区間に基づく、決定することと、
    連続したシンボル間の各遷移においてパルスが発生するように前記遷移信号を生成するように信号生成回路を構成することとを行うためのコードをさらに備え、
    前記3ワイヤインターフェースのすべてのワイヤが、前記パルスの前記持続時間にわたって前記共通電圧状態に駆動され、
    信号不確定性がある前記時間区間を最小化するとともに前記3ワイヤインターフェース上の符号化ジッタを低減するように、前記パルスの前記持続時間が調整される、
    請求項25に記載の記憶媒体。
  28. 前記エンコーダに結合された信号生成論理に、前記3ワイヤインターフェース上で送信される連続したシンボル間の各遷移においてパルスを提供させるためのコードをさらに備え、前記パルスが、前記所定の区間に対応する持続時間を有し、
    前記3ワイヤインターフェースのすべてのワイヤが、前記パルスの前記持続時間にわたって前記共通電圧状態に駆動される、
    請求項25に記載の記憶媒体。
  29. 前記パルスが少なくとも50ピコ秒の持続時間を有する、請求項28に記載の記憶媒体。
  30. 前記パルスが75ピコ秒よりも短い持続時間を有する、請求項28に記載の記憶媒体。
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