KR102585148B1 - Mipi c-phy 심볼 디코딩 시스템 및 방법 - Google Patents

Mipi c-phy 심볼 디코딩 시스템 및 방법 Download PDF

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Abstract

본 발명은 MIPI C-PHY 심볼 디코딩 시스템 및 방법에 관한 것으로서, 더욱 상세하게는, 상태변수를 전처리하여 "상태변수의 극성"과 "양의 상태변수"를 구한 다음 이를 이용하여 심볼을 생성함으로써, 효율적으로 심볼 디코딩(symbol decoding) 기능을 수행할 수 있는 MIPI C-PHY 심볼 디코딩 시스템 및 방법에 관한 것이다.

Description

MIPI C-PHY 심볼 디코딩 시스템 및 방법{SYMBOL DECODING SYSTEM AND METHOD FOR MIPI C-PHY}
본 발명은 MIPI C-PHY 심볼 디코딩 시스템 및 방법에 관한 것으로서, 특히, 효율적으로 심볼 디코딩(symbol decoding) 기능을 수행할 수 있는 MIPI C-PHY 심볼 디코딩 시스템 및 방법에 관한 것이다.
일반적으로, 스마트폰의 멀티미디어에 사용되는 MIPI(Mobile Industry Processor Interface)는 크게 카메라에서 사용하는 CSI(Camera Serial Interface)와 디스플레이 장치에서 사용하는 DSI(Display Serial Interface)로 구분된다.
현재까지 사용되는 CSI와 DSI는 대부분 MIPI D-Phy 규격을 사용하고 있으며, 대역폭(Bandwidth)이 늘어나면서 C-Phy가 새롭게 추가되었다.
D-Phy와 C-Phy의 가장 큰 차이점은 연결 방식에 있다. 기존의 D-Phy는 1개의 클럭 레인(Clock Lane)과 최대 4개의 데이터 레인(Data Lane)으로 구성되어 있으며, 레인당 2핀(Pin)이 필요하여 총 필요한 핀의 개수는 10개이다.
이에 반해, C-Phy는 최대 3개의 데이타 레인(Data Lane)만 있으며, D-Phy와 다르게 1개의 레인(Lane)당 3개의 핀이 사용된다. 클럭(Clock)은 클럭 레인(Clock Lane) 없이 데이터에 임베디드 클럭(Embedded Clock)을 사용하며, 데이터 수신단에서 클럭 리커버리(Clock Recovery)를 수행하여 사용한다. C-Phy는 3개의 와이어(wire)가 하이(High), 로우(Low)로만 신호를 구분하는 것이 아니라, 미들 포인트(Middle point)까지 포함하여 3가지 레벨을 이용한다.
MIPI C-PHY는 데이터 전송 효율을 높이기 위해 클럭 임베디드 방식의 3-Level Signaling 기법을 채택하고 있다. 수신단에서 클럭 복원을 간편하게 하기 위해 매번 데이터를 전송할 때 3개의 신호 중 적어도 하나의 신호에서 데이터 변화가 생길 수 있도록 만들기 위해 데이터를 변환한다. 이렇게 변환된 데이터를 심볼(Symbol)이라 한다. 전송단(TX)에서는 16Bit 데이터 워드를 7개의 심볼로 매핑(Mapping)한 다음 이전 와이어 상태(Wire State)와 심볼(Symbol)을 비교하여 다음 와이어 상태를 결정하는 방식으로 심볼을 인코딩(Incoding)하여 전송한다. 수신단에서는 현재의 와이어 상태를 이전의 와이어 상태와 비교하여 심볼을 복원하는 심볼 디코딩 기능을 수행하여야 하는데, 이러한 심볼 디코딩 동작은 Ghz 대역의 고속 동작이어서 전제 MIPI C-PHY IP의 동작 대역을 결정짓는 주요한 부분이다.
MIPI C-PHY에는 양(+)과 음(-)의 'X, Y, Z'로 구성된 6개의 와이어 상태(Wire State)가 있고, 상태 변화를 표현하기 위해 상태 변화 없이 극성만 변화했는지를 나타내는 변수 "FLIP", 상태 변화의 방향이 시계 방향인지 반시계 방향인지를 나타내는 변수 "ROT", 이전 상태와 현재 상태 간의 극성 변화가 있는지를 나태내는 변수 "POL" 등 세가지 변수로 심볼화하며 하기와 같이 나타낸다.
SYM = (FILP, ROT, POL)
도 1은 C-PHY의 와이어 상태와 상태 변화에 따른 심볼의 관계를 도식화 한 것이다. 이와 같은 MIPI C-PHY 심볼 디코더는 6개의 이전 상태에서 6개의 현재 상태를 파싱(Parsing)하는 구조여서 많은 양의 논리 게이트를 사용하여 많은 양의 연산을 수행해야 해서 소비 전류가 높고 동작 속도가 느려 고속 MIPI IP 를 구현하기 어려운 문제점이 있다.
(0001) 국내등록특허 제10-1541182호
본 발명이 해결하고자 하는 기술적 과제는, 비교적 간단한 구성으로 심볼 디코딩 기능을 효율적으로 수행할 수 있는 MIPI C-PHY 심볼 디코딩 시스템 및 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명인 MIPI C-PHY 심볼 디코딩 시스템 및 방법에 의하면, 상태변수 전처리 블록에서 이전 상태변수를 전처리하여 상기 이전 상태변수의 극성과 양의 이전 상태변수를 생성하고, 현재 상태변수를 전처리하여 상기 현재 상태변수의 극성과 양의 현재 상태변수를 생성하고, 심볼 발생 블록에서 상기 이전 상태변수의 극성, 상기 양의 이전 상태변수, 상기 현재 상태변수의 극성 및 양의 현재 상태변수를 이용하여 'FLIP(Flip)', 'ROT(Rotation)', 'POL(Polarity)'로 구성된 심볼값을 구하는 것을 특징으로 한다.
이때, 상기 상태변수 전처리 블록에는 상기 이전 상태변수와 상기 현재 상태변수를 전처리하기 위한 상태변수 전처리 함수가 포함되며, 상기 상태변수 전처리 함수는 상기 상태변수 3비트(bit)에 포함된 '1'의 개수를 카운팅하여 '1'의 개수가 하나이면 양극, 둘 이상이면 음극으로 판단하는 상태변수 극성판단 함수; 및 상기 상태변수의 극성이 양극이면 상기 상태변수를 그대로 출력하고, 상기 상태변수가 음극이면 상기 상태변수의 보수를 출력하는 상태변수 양극화 함수;를 포함하는 것을 특징으로 한다.
또한, 상기 심볼 발생 블록은, 상기 양의 이전 상태변수와 상기 양의 현재 상태변수를 비교하여 같으면 'FLIP = 1', 다르면 'FLIP = 0'으로 처리하는 심볼 플립 판단 함수; 상기 이전 상태변수 극성과 상기 현재 상태변수 극성을 비교하여 같으면 'POL = 0', 다르면 'POL = 1'로 처리하는 심볼 극성 판단 함수; 및 상기 양의 이전 상태변수와 상기 양의 현재 상태변수를 비교하여 다음(하기)의 조건,
1) 상기 양의 이전 상태변수의 첫 번째 BIT가 '1'이고, 상기 양의 현재 상태변수의 두 번째 BIT가 '1'인 경우
2) 상기 양의 이전 상태변수의 두 번째 BIT가 '1'이고, 상기 양의 현재 상태변수의 세 번째 BIT가 '1'인 경우
3) 상기 양의 이전 상태변수의 세 번째 BIT가 '1'이고, 상기 양의 현재 상태변수의 첫 번째 BIT가 '1'인 경우
와 같은 상기 1) ~ 3)의 조건 중 어느 하나라도 만족하면 'ROT = 1', 아니면 'ROT = 0'로 처리하는 심볼 회전 판단 함수;를 포함하는 것을 특징으로 한다.
이상에서 상술한 본 발명에 따른 MIPI C-PHY 심볼 디코딩 시스템 및 방법을 사용하면 심볼 디코더 회로의 양과 연산량을 줄여 저소비 전력으로 고속 동작 구현이 가능하다.
도 1은 C-PHY의 와이어 상태와 상태 변화에 따른 심볼의 관계를 도식화한 도면,
도 2는 본 발명인 MIPI C-PHY 심볼 디코딩 시스템 및 방법에 따른 개념도,
도 3은 도 2의 상태변수 전처리 블록에 대한 상세 개념도,
도 4는 본 발명의 일 실시례에 따른 상태변수 전처리 블록 함수를 이용한 6개의 상태변수 입력값에 따른 상태변수 극성값 및 양의 상태변수값을 나타낸 표,
도 5 내지 도 8은 본 발명에 따른 상태변수 전처리 블록 및 심볼 발생 블록의 각각의 실시례 값을 나타낸 도면.
이하, 본 발명의 일부 실시례들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시례를 설명함에 있어, 관련된 공지구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시례에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 실시례의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 2는 본 발명인 MIPI C-PHY 심볼 디코딩 시스템 및 방법에 따른 개념도이고, 도 3은 도 2의 상태변수 전처리 블록에 대한 상세 개념도이며, 도 4는 본 발명의 일 실시례에 따른 상태변수 전처리 블록 함수를 이용한 6개의 상태변수 입력값에 따른 상태변수 극성값 및 양의 상태변수값을 나타낸 표이고, 도 5 내지 도 8은 본 발명에 따른 상태변수 전처리 블록 및 심볼 발생 블록의 각각의 실시례 값을 나타낸 도면으로, 도 5는 이전 상태변수가 +x(100), 현재 상태변수가 +y(010)일 경우 각각의 처리값을 나타낸 도면이고, 도 6은 이전 상태변수가 +x(100), 현재 상태변수가 -z(110)일 경우 각각의 처리값을 나타낸 도면이며, 도 7은 이전 상태변수가 +x(100), 현재 상태변수가 +y(010)일 경우 각각의 처리값을 나타낸 도면이고, 도 8은 이전 상태변수가 +y(010), 현재 상태변수가 -x(100)일 경우 각각의 처리값을 나타낸 도면이다.
먼저, 도 2 및 도 3을 참조하여, 본 발명인 MIPI C-PHY 심볼 디코딩 시스템 및 방법을 설명하면 다음과 같다.
도 2를 참조하면, 본 발명에 따른 MIPI C-PHY 심볼 디코딩 시스템은 상태변수 전처리 블록(100) 및 심볼 발생 블록(200)을 포함하여 구성될 수 있다.
상태변수 전처리 블록(100)에서는 이전 상태변수를 전처리하여 상기 이전 상태변수의 극성과 양의 이전 상태변수를 생성하고, 현재 상태변수를 전처리하여 상기 현재 상태변수의 극성과 양의 현재 상태변수를 생성할 수 있다.
여기서, 양의 상태변수를 생성하는 이유는 경우의 수를 줄이기 위함이다. 즉, x, y, z 세 개의 상태변수와 음(-), 양(+) 두 개의 극성을 조합하면 모두 6개의 경우의 수가 생기는데, 극성을 분리하여 경우의 수를 3개로 줄여 적은 연산으로도 플립(FLIP)과 로테이션(ROT)을 처리할 수 있기 때문이다.
심볼 발생 블록(200)에서는 상기 이전 상태변수의 극성, 상기 양의 이전 상태변수, 상기 현재 상태변수의 극성 및 양의 현재 상태변수를 이용하여 'FLIP(Flip)', 'ROT(Rotation)', 'POL(Polarity)'로 구성된 심볼값을 구할 수 있다.
상태변수 전처리 블록(100)에는 상기 이전 상태변수와 상기 현재 상태변수를 전처리하기 위한 상태변수 전처리 함수(110)가 포함될 수 있다.
도 3을 참조하면, 상태변수 전처리 함수(110)는 상태변수 극성판단 함수(111) 및 상태변수 양극화 함수(112)를 포함하여 구성될 수 있다.
상태변수 극성판단 함수(111)는 상기 상태변수 3비트(bit)에 포함된 '1'의 개수를 카운팅하여 '1'의 개수가 하나이면 양극, 둘 이상이면 음극으로 판단한다. 여기서, '1'의 개수는 항상 한 개 이상이다.
상태변수 양극화 함수(112)는 상기 상태변수의 극성이 양극이면 상기 상태변수를 그대로 출력하고, 상기 상태변수가 음극이면 상기 상태변수의 보수를 출력한다. 즉, '+x'일 경우 '+x'를 그대로 출력하고, '-x'일 경우 '+x'를 출력한다.
즉, 도 4 내지 도 8을 참조하여 본 발명에 따른 상태변수 전처리 블록(100)에 의한 처리값을 알아보면, 도 5와 같이, 이전 상태변수가 +x(100)이고, 현재 상태변수가 +y(010)일 경우 상태변수 전처리 함수(110)를 통해 상기 이전 상태변수 극성은 '1', 상기 양의 이전 상태변수는 '(100)'으로 표현되고, 상기 현재 상태변수 극성은 '1', 상기 양의 현재 상태변수는 '(010)'으로 표현된다.
또한, 도 6과 같이, 이전 상태변수가 +x(100)이고, 현재 상태변수가 -z(110)일 경우 상태변수 전처리 함수(110)를 통해 상기 이전 상태변수 극성은 '1', 상기 양의 이전 상태변수는 '(100)'으로 표현되고, 상기 현재 상태변수 극성은 '0', 상기 양의 현재 상태변수는 '(001)'로 표현된다.
또한, 도 7과 같이, 이전 상태변수가 +x(100)이고, 현재 상태변수가 -x(011)일 경우 상태변수 전처리 함수(110)를 통해 상기 이전 상태변수 극성은 '1', 상기 양의 이전 상태변수는 '(100)'으로 표현되고, 상기 현재 상태변수 극성은 '0', 상기 양의 현재 상태변수는 '(100)'으로 표현된다.
또한, 도 8과 같이, 이전 상태변수가 +y(010)이고, 현재 상태변수가 +x(100)일 경우 상태변수 전처리 함수(110)를 통해 상기 이전 상태변수 극성은 '1', 상기 양의 이전 상태변수는 '(010)'으로 표현되고, 상기 현재 상태변수 극성은 '1', 상기 양의 현재 상태변수는 '(100)'으로 표현된다.
다시 도 2를 참조하면, 상태변수 전처리 블록(100)을 통해 처리된 값들은 심볼 발생 블록(200)으로 전달되어 처리된다.
한편, 상태변수 전처리 블록(100)의 일 실시례에 의한 값은 도 4의 값을 참조할 수 있다.
심볼 발생 블록(200)은 심볼 플립 판단 함수(210), 심볼 극성 판단 함수(220) 및 심볼 회전 판단 함수(230)를 포함하여 구성될 수 있다.
심볼 플립 판단 함수(210)는 상기 양의 이전 상태변수와 상기 양의 현재 상태변수를 비교하여 같으면 'FLIP = 1', 다르면 'FLIP = 0'으로 처리한다.
심볼 극성 판단 함수(220)는 상기 이전 상태변수 극성과 상기 현재 상태변수 극성을 비교하여 같으면 'POL = 0', 다르면 'POL = 1'로 처리한다.
심볼 회전 판단 함수(230)는 상기 양의 이전 상태변수와 상기 양의 현재 상태변수를 비교하여 다음(하기)의 조건,
1) 상기 양의 이전 상태변수의 첫 번째 BIT가 '1'이고, 상기 양의 현재 상태변수의 두 번째 BIT가 '1'인 경우
2) 상기 양의 이전 상태변수의 두 번째 BIT가 '1'이고, 상기 양의 현재 상태변수의 세 번째 BIT가 '1'인 경우
3) 상기 양의 이전 상태변수의 세 번째 BIT가 '1'이고, 상기 양의 현재 상태변수의 첫 번째 BIT가 '1'인 경우
와 같은 상기 1) ~ 3)의 조건 중 어느 하나라도 만족하면 'ROT = 1', 아니면 'ROT = 0'로 처리한다.
즉, 도 5와 같이, 상기 이전 상태변수 극성이 '1'이고, 상기 양의 이전 상태변수가 '(100)'이며, 현재 상태변수 극성이 '1'이고, 상기 양의 현재 상태변수가 '(010)'일 경우, 심볼 플립 판단 함수(210)에 의해 'FLIP = 0'으로 표현되고, 심볼 회전 판단 함수(230)에 의해 'ROT = 1'로 표현되며, 심볼 극성 판단 함수(220)에 의해 'POL = 0'으로 표현되어 상태변수는 '(010)'으로 생성된다.
또한, 도 6과 같이, 상기 이전 상태변수 극성이 '1'이고, 상기 양의 이전 상태변수가 '(100)'이며, 현재 상태변수 극성이 '0'이고, 상기 양의 현재 상태변수가 '(001)'일 경우, 심볼 플립 판단 함수(210)에 의해 'FLIP = 0'으로 표현되고, 심볼 회전 판단 함수(230)에 의해 'ROT = 0'로 표현되며, 심볼 극성 판단 함수(220)에 의해 'POL = 1'으로 표현되어 상태변수는 '(001)'로 생성된다.
또한, 도 7과 같이, 상기 이전 상태변수 극성이 '1'이고, 상기 양의 이전 상태변수가 '(100)'이며, 현재 상태변수 극성이 '0'이고, 상기 양의 현재 상태변수가 '(100)'일 경우, 심볼 플립 판단 함수(210)에 의해 'FLIP = 1'으로 표현되고, 심볼 회전 판단 함수(230)에 의해 'ROT = 0'로 표현되며, 심볼 극성 판단 함수(220)에 의해 'POL = 1'으로 표현되어 상태변수는 '(101)'로 생성된다.
또한, 도 8과 같이, 상기 이전 상태변수 극성이 '1'이고, 상기 양의 이전 상태변수가 '(010)'이며, 현재 상태변수 극성이 '1'이고, 상기 양의 현재 상태변수가 '(100)'일 경우, 심볼 플립 판단 함수(210)에 의해 'FLIP = 0'으로 표현되고, 심볼 회전 판단 함수(230)에 의해 'ROT = 0'로 표현되며, 심볼 극성 판단 함수(220)에 의해 'POL = 0'으로 표현되어 상태변수는 '(000)'으로 생성된다.
한편, 본 발명인 MIPI C-PHY 심볼 디코딩 방법은 크게 상태변수 전처리 단계 및 심볼 생성 단계로 나누어질 수 있다.
상태변수 전처리 단계에서는 상태변수 전처리 블록에서 이전 상태변수를 전처리하여 상기 이전 상태변수의 극성과 양의 이전 상태변수를 생성하고, 현재 상태변수를 전처리하여 상기 현재 상태변수의 극성과 양의 현재 상태변수를 생성하고, 심볼 생성 단계에서는 심볼 발생 블록에서 상기 이전 상태변수의 극성, 상기 양의 이전 상태변수, 상기 현재 상태변수의 극성 및 양의 현재 상태변수를 이용하여 'FLIP(Flip)', 'ROT(Rotation)', 'POL(Polarity)'로 구성된 심볼값을 생성하는 것으로, 각각의 세부적인 설명은 전술한 시스템의 설명은 참조할 수 있다.
이상에서, 본 발명의 실시례를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시례에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성 요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 게시된 실시례들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시례에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 상태변수 전처리 블록 110 : 상태변수 전처리 함수
111 : 상태변수 극성판단 함수 112 : 상태변수 양극화 함수
200 : 심볼 발생 블록 210 : 심볼 플립 판단 함수
220 : 심볼 극성 판단 함수 230 : 심볼 회전 판단 함수

Claims (4)

  1. 이전 상태변수를 전처리하여 상기 이전 상태변수의 극성과 양의 이전 상태변수를 생성하고, 현재 상태변수를 전처리하여 상기 현재 상태변수의 극성과 양의 현재 상태변수를 생성하는 상태변수 전처리 블록; 및
    상기 이전 상태변수의 극성, 상기 양의 이전 상태변수, 상기 현재 상태변수의 극성 및 양의 현재 상태변수를 이용하여 'FLIP(Flip)', 'ROT(Rotation)', 'POL(Polarity)'로 구성된 심볼값을 구하는 심볼 발생 블록;을 포함하여 구성되고,
    상기 상태변수 전처리 블록에는,
    상기 이전 상태변수와 상기 현재 상태변수를 전처리하기 위한 상태변수 전처리 함수가 포함되며,
    상기 상태변수 전처리 함수는,
    상태변수 3비트(bit)에 포함된 '1'의 개수를 카운팅하여 '1'의 개수가 하나이면 양극, 둘 이상이면 음극으로 판단하는 상태변수 극성판단 함수; 및
    상기 상태변수의 극성이 양극이면 상기 상태변수를 그대로 출력하고, 상기 상태변수가 음극이면 상기 상태변수의 보수를 출력하는 상태변수 양극화 함수;를 포함하는 MIPI C-PHY 심볼 디코딩 시스템.
  2. 삭제
  3. 제1항에 있어서,
    상기 심볼 발생 블록은,
    상기 양의 이전 상태변수와 상기 양의 현재 상태변수를 비교하여 같으면 'FLIP = 1', 다르면 'FLIP = 0'으로 처리하는 심볼 플립 판단 함수;
    상기 이전 상태변수 극성과 상기 현재 상태변수 극성을 비교하여 같으면 'POL = 0', 다르면 'POL = 1'로 처리하는 심볼 극성 판단 함수; 및
    상기 양의 이전 상태변수와 상기 양의 현재 상태변수를 비교하여 다음(하기)의 조건,
    1) 상기 양의 이전 상태변수의 첫 번째 BIT가 '1'이고, 상기 양의 현재 상태변수의 두 번째 BIT가 '1'인 경우
    2) 상기 양의 이전 상태변수의 두 번째 BIT가 '1'이고, 상기 양의 현재 상태변수의 세 번째 BIT가 '1'인 경우
    3) 상기 양의 이전 상태변수의 세 번째 BIT가 '1'이고, 상기 양의 현재 상태변수의 첫 번째 BIT가 '1'인 경우
    와 같은 상기 1) ~ 3)의 조건 중 어느 하나라도 만족하면 'ROT = 1', 아니면 'ROT = 0'로 처리하는 심볼 회전 판단 함수;를 포함하는 MIPI C-PHY 심볼 디코딩 시스템.
  4. 상태변수를 전처리하여 상태변수의 극성과 양의 상태변수를 구한 다음 이를 이용하여 심볼을 생성하는 MIPI C-PHY 심볼 디코딩 방법에 관한 것으로,
    상태변수 전처리 블록에서 이전 상태변수를 전처리하여 상기 이전 상태변수의 극성과 양의 이전 상태변수를 생성하고, 현재 상태변수를 전처리하여 상기 현재 상태변수의 극성과 양의 현재 상태변수를 생성하는 상태변수 전처리 단계;
    심볼 발생 블록에서 상기 이전 상태변수의 극성, 상기 양의 이전 상태변수, 상기 현재 상태변수의 극성 및 양의 현재 상태변수를 이용하여 'FLIP(Flip)', 'ROT(Rotation)', 'POL(Polarity)'로 구성된 심볼값을 구하는 심볼 생성 단계; 및
    상태변수 3비트(bit)에 포함된 '1'의 개수를 카운팅하여 '1'의 개수가 하나이면 양극, 둘 이상이면 음극으로 판단하고, 상기 상태변수의 극성이 양극이면 상기 상태변수를 그대로 출력하고, 상기 상태변수가 음극이면 상기 상태변수의 보수를 출력하는 상태변수 출력 단계를 포함하여 구성되는 MIPI C-PHY 심볼 디코딩 방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101541182B1 (ko) 2013-11-28 2015-08-03 주식회사 실리콘핸즈 LP(Low-power)모드에서 동작하는 MIPI용 D-PHY 회로
US9553635B1 (en) * 2015-07-24 2017-01-24 Qualcomm Incorporated Time based equalization for a C-PHY 3-phase transmitter

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101959825B1 (ko) * 2017-10-17 2019-03-19 금오공과대학교 산학협력단 3레벨 전압모드 송신기

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