KR20110077541A - 인터페이스 장치 및 방법 - Google Patents

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Abstract

인터페이스 장치 및 방법이 제공된다. 인터페이스 장치는 외부로부터 클럭 및 직렬 데이터를 수신하고, 제어 신호들 및 비직렬화된(De-Serialized) 제1 데이터를 출력하는 인터페이스부, 및 상기 제어 신호들 중 적어도 하나의 제어 신호에 응답하여 카운팅 동작을 수행하여 카운팅 데이터를 발생하고, 발생된 카운팅 데이터와 상기 비직렬화된 데이터를 비교하고, 비교 결과에 기초하여 상기 인터페이스부의 동작에 대한 에러 유무를 판단하는 에러 검출부를 포함한다.
(Low Voltage Differential Signaling : LVDS), 인터페이스.

Description

인터페이스 장치 및 방법{A interface device and a method of interfacing with the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 인터페이스 장치 및 인터페이스하는 방법에 관한 것이다.
최근 고속 데이터 생성 및 처리에 대한 요구가 증대됨에 따라, 한 지점에서 다른 지점으로 데이터를 전송하는 능력이 전체 시스템 성능을 판가름하는 척도가 되고 있다. 이러한 고속 데이터 전송을 위한 솔루션으로 저전압 차동 신호(Low Voltage Differential Signaling : LVDS) 인터페이스가 각광받고 있다.
저전압 차동 신호(LVDS) 방식은 기존의 싱글 엔드 신호(Single-Ended Signal)를 이용한 방법보다 잡음에 강하고, pECL(pseudo-Emitter Coupled Logic) 신호를 이용한 방법보다 신호 종단 처리(Signal Termiantion)가 쉽고, Gbps 이상의 초고속 송수신이 가능한 직렬 통신(Serial Communication) 방법이다.
저전압 차동 신호(LVDS) 방식은 낮은 전압을 사용하기 때문에 전자파 장애(Electro Magnetic Interference :EMI)가 줄어들고, 소비 전력이 감소한다는 장점이 있다. 이러한 장점으로 인하여 상기 저전압 차동 신호(LVDS) 방식은 칩 들(Chips) 간 데이터 전송뿐만 아니라, 보드들(Boards) 간 데이터 전송 등 다양한 분야에 적용되고 있다.
일반적으로 LVDS 인터페이스에 대한 테스트는 직렬 LVDS 데이터(Serial LVDS Data)를 입력하고, 입력된 직렬 LVDS 데이터를 내부 LVDS 회로에 의하여 비직렬화된 데이터(De-serialized Data)로 변환한다. 그리고 변환된 비직렬화된 데이터를 특정 테스트 핀들(Test Pins)으로 출력하고 출력된 데이터를 테스트 장치에 의하여 테스트함으로써 LVDS 인터페이스의 정상구동 여부를 확인한다.
그러나 LVDS 인터페이스에 의해 변환되는 비직렬화된 데이터가 고속으로 테스트 핀들을 통하여 출력된다. 이로 인하여 한 클럭(Clock) 마다 생성되는 RGB(Red, Green, Blue) 데이터를 바로 테스트 핀들로 출력하여 정상구동 여부를 확인하는 테스트 방법을 사용하기 위해서는 포트 크기(Port Size)를 상당히 증가시켜야 하며, 이로 인하여 칩 사이즈(Chip Size)의 증가와 원하지 않은 큰 스위칭 전류(Switching Current)가 발생한다.
본 발명이 이루고자 하는 기술적 과제는 포트 크기(Port Size)를 작게 하여 면적을 줄일 수 있고, 스위칭 전류를 줄일 수 있는 인터페이스 장치 및 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 인터페이스 장 치는 외부로부터 클럭 및 직렬 데이터를 수신하고, 제어 신호들 및 비직렬화된(De-Serialized) 제1 데이터를 출력하는 인터페이스부, 및 상기 제어 신호들 중 적어도 하나의 제어 신호에 응답하여 카운팅 동작을 수행하여 카운팅 데이터를 발생하고, 발생된 카운팅 데이터와 상기 비직렬화된 데이터를 비교하고, 비교 결과에 기초하여 상기 인터페이스부의 동작에 대한 에러 유무를 판단하는 에러 검출부를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 인터페이스 방법은 외부로부터 클럭 및 직렬 데이터를 수신하고, 제어 신호들 및 비직렬화된(De-Serialized) 제1 데이터를 발생하는 단계 및 상기 제어 신호들 중 적어도 하나의 제어 신호에 응답하여 카운팅 동작을 수행하여 카운팅 데이터를 발생하고, 발생된 카운팅 데이터와 상기 비직렬화된 데이터를 비교하고, 비교 결과에 기초하여 상기 인터페이스부의 동작에 대한 에러 유무를 판단하는 단계를 포함한다.
이때 상기 에러 유무를 판단하는 단계는 상기 제어 신호들을 논리 연산하고 제1 논리 연산 신호를 출력하는 단계, 상기 제1 논리 연산 신호에 응답하여 상기 제1 데이터를 저장하는 단계, 상기 제1 논리 연산 신호에 응답하여 카운팅 동작을 수행하여 카운팅 데이터를 출력하는 단계, 상기 카운팅 데이터를 상기 저장된 제1 데이터와 비교하고, 비교한 결과에 따른 플래그 신호를 출력하는 단계, 상기 제1 논리 연산 신호에 응답하여 상기 플래그 신호를 저장하는 단계, 상기 저장된 플래그 신호와 상기 제1 논리 연산 신호를 논리 연산하고 제2 논리 연산 신호를 출력하는 단계, 및 상기 제2 논리 연산 신호에 응답하여 상기 카운팅 데이터를 저장하는 단계를 포함한다.
본 발명의 실시 예에 따른 인터페이스 장치 및 방법은 LVDS 인터페이스부에 의하여 변환되는 고속의 비직렬화된 데이터를 LVDS 인터페이스부의 테스트를 위하여 외부로 출력하지 않고 내부에 구비되는 에러 검출부를 통하여 수행하고, 에러가 발생한 때의 카운팅 데이터만을 저속 인터페이스 장치로 출력하여 에러 유무를 확인함으로써 포트 크기(Port Size)를 작게 할 수 있어 면적을 줄일 수 있고, 스위칭 전류를 줄일 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 LVDS 인터페이스 장치(100)를 나타내는 블록도이다. 도 1을 참조하면, LVDS 인터페이스 장치(100)는 LVDS 인터페이스부(110), 테스트 제어 로직부(120), 및 에러 검출부(130)를 포함한다.
LVDS 인터페이스부(110)는 외부로부터 클럭(CLK_N/P) 및 직렬 데이터(RXD1_N/P 내지 RXD4_NP)를 수신하고, 수신된 클럭에 기초하여 제어 신호들(VSYNC, HSYNC, DE, DCK)를 출력하고, 수신된 직렬 데이터를 비직렬화된 데이터(De-Serialized Data, RGB)로 변환하여 출력한다. 이하 비직렬화된 데이터(RGB)를 제1 데이터라 한다.
예컨대, 제1 직렬 데이터 내지 제4 직렬 데이터(RXD1_N/P 내지 RXD4_NP) 각각은 R 데이터,G 데이터,및 B 데이터를 포함하며, LVDS 인터페이스부(110)에 의하여 R 데이터(RDATA),G 데이터(GDATA),및 B 데이터(BDATA)로 분리되어 출력될 수 있다.
이때 수신되는 클럭(CLK_N/P) 및 직렬 데이터(RXD1_N/P 내지 RXD4_NP)는 차동 신호들(differential signal)이며, 직렬 데이터(RXD1_N/P 내지 RXD4_NP)의 주기는 클럭의 주기보다 작다.
본 발명의 실시 예에서는 8비트의 데이터를 예시로 하지만, 본 발명은 이에 한정되는 것은 아니다. 즉 다수 비트들(예컨대, N비트, N>1인 자연수)의 데이터가 수신될 수 있다.
테스트 제어 로직부(120)는 제어 신호들(VSYNC, HSYNC, DE, DCK) 및 제1 데이터(RGB)를 수신하고, 수신된 제어 신호들 또는 데이터(RGB)를 테스트 핀들(OUT_1 내지 OUT_M, M>1인 자연수)로 출력한다. 예컨대, 제어 신호들(VSYNC, HSYNC, DE, DCK)은 제1 데이터(RGB)에 비하여 신호 주기(period)가 크기 때문에 테스트 핀들(OUT_1 내지 OUT_M, M>1인 자연수)로 출력하여 외부 테스트 장치로 송신한다. 즉 제1 데이터(RGB)의 주기가 제어 신호들의 주기보다 작다.
에러 검출부(130)는 제어 신호들(VSYNC, HSYNC, DE, DCK) 중 적어도 하나의 제어 신호에 응답하여 제1 데이터(RGB)를 수신한다. 에러 검출부(130)는 적어도 하나의 제어 신호에 응답하여 카운팅 동작을 수행하며, 카운팅 데이터를 출력한다. 에러 검출부(130)는 카운팅 데이터와 수신된 제1 데이터를 비교하고, 비교 결과에 기초하여 LVDS 인터페이스부(110)의 동작에 대한 에러 유무를 판단한다.
에러 검출부(130)는 동작 에러가 발생된 경우 플래그 신호(FLAG)를 출력하며, 동작 에러가 발생한 때의 카운팅 데이터를 저장한다.
LVDS 인터페이스부(110)로 고속의 데이터 수신이 완료되면, 플래그 신호(FLAG)와 에러 검출부(130)에 저장된 에러가 발생한 때의 카운팅 데이터는 SIO(Serial Input Output) 또는 I2C와 같은 저속 인터페이스 장치(미도시)로 전송된다.
그리고 저속 인터페이스 장치는 플래그 신호(FLAG)와 카운팅 데이터를 수신하여 LVDS 인터페이스부(110)의 동작 성공 또는 실패 여부를 판단할 수 있다.
도 2는 도 1에 도시된 에러 검출부(130)를 나타낸다. 도 2를 참조하면, 에러 검출부(130)는 제1 논리 연산기(210), 제1 데이터 저장부(215), 카운터(220), 데이터 확장부(225), 비교기(230), 제2 데이터 저장부(235), 제2 논리 연산기(240), 및 제3 데이터 저장부(250)을 포함한다.
제1 논리 연산기(210)는 제어 신호들(DE, DCK)을 논리 연산하고 논리 연산된 결과를 출력한다. 예컨대, 제1 논리 연산기(210)는 논리합 게이트(AND Gate)일 수 있으며, 제1 제어 신호(DE) 및 제2 제어 신호(DCK)를 논리 합하고 논리 합된 결과에 따르는 제1 논리 연산 신호(L1)를 출력한다.
제1 데이터 저장부(215)는 제1 논리 연산 신호(L1)에 응답하여 제1 데이터(RGB)를 수신하고 수신된 제1 데이터(RGB)를 저장한다. 예컨대, 제1 데이터 저장부(215)는 플립플롭(Flip-Flop) 형태일 수 있다.
이때 제1 데이터 저장부(215)는 제2 제어 신호(DCK)에 응답하여 제1 데이터(RGB)를 수신하고 수신된 제1 데이터(RGB)를 저장할 수 있다. 제1 제어 신호(DE)가 하이 레벨(high level)로 설정되면 제2 제어 신호(DCK)에 의하여 제1 논리 연산 신호(L1)가 결정될 수 있기 때문이다.
제1 제어 신호(DE)가 하이 레벨(high level)로 설정되고, 제2 제어 신호(DCK)가 하이 레벨로 천이하면 제1 논리 연산기(210)의 출력인 제1 논리 연산 신호(L1)도 하이 레벨로 천이한다. 제1 데이터 저장부(215)는 제1 논리 연산 신호(210)의 상승 에지(rising edge)에 응답하여 제1 데이터(RGB[23:0])를 저장한다.
즉 제1 데이터 저장부(215)는 제1 논리 연산 신호(210)의 상승 에지에 응답하여 R 데이터(RDATA[7:0]), G 데이터(GDATA[7;0]), 및 B 데이터(BDATA[7:0])를 수신하여 저장할 수 있다.
카운터(220)는 제1 논리 연산 신호(L1)에 응답하여 카운팅을 수행한다. 예컨대, 제1 논리 연산 신호(210)의 제1 상승 에지(rising edge)에 응답하여 카운트를 시작하여 제1 논리 연산 신호(210)의 제2 상승 에지까지의 카운팅 결과에 기초하는 카운팅 데이터(CNT[7:0])를 출력한다. 여기서 제2 상승 에지는 제1 상승 에지 바로 다음에 오는 상승 에지이다.
또한 카운터(220)는 제2 제어 신호(DCK)에 응답하여 카운팅을 수행할 수 있다. 제1 제어 신호(DE)가 하이 레벨(high level)로 설정되면 제2 제어 신호(DCK)에 의하여 제1 논리 연산 신호(L1)가 결정될 수 있기 때문이다.
카운터(220)의 카운팅 클럭의 주기는 제1 제어 신호(DE), 제2 제어 신 호(DCK), 및 제1 논리 연산 신호(210)의 주기보다 작다. 따라서 예컨대, 제1 논리 연산 신호(210)의 한 주기 동안 카운터(220)는 적어도 2 이상의 카운팅(counting)이 가능하며, 카운터(220)는 8비트의 카운팅 데이터(CNT[7:0])를 출력할 수 있다. 이때 데이터 확장부(225)는 24비트의 확장된 데이터(CNT_E[23:0])를 출력할 수 있다.
데이터 확장부(225)는 카운팅 데이터(CNT[7:0])와 제1 데이터 저장부(215)에 저장된 데이터(RGBT[23:0])를 비교하기 위하여 카운팅 데이터(CNT[23:0])를 제1 데이터 저장부(215)에 저장된 데이터(RGBT[23:0])와 동일한 비트 수를 갖도록 확장한다. 예컨대, 카운팅 데이터(CNT[7:0])가 h01이면, 데이터 확장부(225)는 카운팅 데이터(CNT[7:0])를 h010101로 확장할 수 있다. 여기서 h는 헥사 코드를 의미한다.
본 발명의 실시 예에서는 카운터(220)와 데이터 확장부(225)를 기능적으로 분리하였지만, 본 발명의 실시 예는 이에 한정되는 것은 아니며 카운터(220)가 데이터 확장부(225)를 포함하도록 구현될 수 있다.
LVDS 인터페이스부(110)로 입력하는 데이터는 인터페이스 동작의 에러를 테스트하기 위하여 임의로 그 값을 조정할 수 있다. 따라서 테스트를 위하여 LVDS 인터페이스부(110)로 입력하는 데이터는 이미 알려진 값들이다.
데이터 확장부(225)는 카운팅 데이터(CNT[7:0])를 이미 알려진 LVSD로 입력하는 데이터(RXD1_N/P 내지 RXD4_N/P)와 동일한 값을 갖도록 카운팅 데이터(CNT[7:0])를 변환하여 확장할 수 있다.
예컨대, LVSD로 입력하는 데이터(RXD1_N/P 내지 RXD4_N/P)가 h010101이면, 카운팅 데이터(CNT[7:0])를 h010101로 변환하여 확장할 수 있다.
비교기(230)는 제1 데이터 저장부(215)에 저장된 데이터(RGBT[23:0])와 데이터 확장부(225)에 의하여 확장된 데이터(CNT_E[23:0])를 비교하고, 비교된 결과에 따른 플래그 신호(FLAG)를 출력한다.
예컨대, 비교기(230)는 제1 데이터 저장부(215)에 저장된 데이터(RGBT[23:0])와 데이터 확장부(225)에 의하여 확장된 데이터(CNT_E[23:0])가 서로 다른 경우(에러 발생의 경우), 하이 레벨 값(예컨대, 1)을 갖는 플래그 신호(FLAG)를 출력한다. 반면에 동일한 경우(정상 동작인 경우)에는 비교기(230)는 로우 레벨 값(예컨대, 0)을 갖는 플래그 신호(FLAG)를 출력한다.
제2 데이터 저장부(235)는 제1 논리 연산 신호(L1)에 응답하여 플래그 신호를 저장한다. 제2 데이터 저장부(235)는 플립플롭 형태일 수 있다.
제2 논리 연산기(240)는 제1 논리 연산 신호(L1) 및 제2 데이터 저장부에 저장된 플래그 신호(FLAG)를 논리 연산하고, 논리 연산된 결과에 기초하는 제2 논리 연산 신호(L2)를 출력한다. 예컨대, 제2 논리 연산기(240)는 논리합 게이트(AND Gate)일 수 있으며, 제1 논리 연산 신호(L1) 및 제2 데이터 저장부에 저장된 플래그 신호(FLAG)를 논리 합하고, 논리 합된 결과에 기초하는 제2 논리 연산 신호(L2)를 출력한다
제3 데이터 저장부(250)는 제2 논리 연산 신호(L2)에 응답하여 카운팅 데이터(EDATA)를 저장한다. 제2 논리 연산 신호(L2)는 에러가 발생할 때만 하이 레벨 값을 가지므로 제3 데이터 저장부(250)는 에러가 발생할 때의 카운팅 데이 터(EDATA)만을 저장한다.
플래그 신호(FLAG) 및 제3 데이터 저장부(250)에 저장되는 카운팅 데이터(EDATA)는 SIO(Serial Input Output) 또는 I2C와 같은 저속 인터페이스 장치(미도시)로 출력된다.
도 3은 본 발명의 실시 예에 따른 LVDS 인터페이스 장치(100)의 동작을 나타내는 타이밍도이다.
도 3을 참조하면, 외부로부터 입력 핀들을 통하여 클럭(CLK_N/P) 및 직렬 데이터(RXD1_N/P 내지 RXD4_NP)가 LVDS 인터페이스부(110)로 입력된다. 이때 입력되는 직렬 데이터(RXD1_N/P 내지 RXD4_NP)는 클럭(CLK_N/P)에 비하여 고속으로 입력된다. 여기서 R은 R데이터를, G는 G 데이터를, B는 B 데이터를 나타낸다.
입력된 직렬 데이터(RXD1_N/P 내지 RXD4_NP)는 LVDS 인터페이스부(110)에 의하여 비직렬화된 데이터(RDATA, GDATA, BDATA)로 변환된다.
제2 제어 신호(DCK)의 상승 에지에 응답하여 제1 데이터 저장부(215)에 제1 데이터(RGBT[23:0])가 저장된다. 그리고 제2 제어 신호(DCK)의 상승 에지에 응답하여 카운팅 데이터(미도시)가 생성되며, 데이터 확장부(225)에 의하여 확장된 데이터(CNT_E[23:0])로 변환된다.
그리고 비교기(230)에 의하여 저장된 제1 데이터(RGBT[23:0])와 확장된 데이터(CNT_E[23:0]=h010101)가 비교되고 비교된 결과에 따라 플래그 신호(FLAG)가 발생한다. 발생된 플래그 신호(FLAG)가 하이 레벨(예컨대, 1) 값을 가질 때, 에러가 발생한다. 에러가 발생된 때의 카운팅 데이터(RESULT[7:0]=h01)는 제3 데이터 저장 부(250)에 저장된다.
본 발명의 실시 예에 따른 LVDS 인터페이스 장치는 LVDS 인터페이스부에 의하여 변환되는 고속의 비직렬화된 데이터를 LVDS 인터페이스부의 테스트를 위하여 외부로 출력하지 않고 내부에 구비되는 에러 검출부를 통하여 수행하며, 에러가 발생한 때의 카운팅 데이터만을 저속 인터페이스 장치로 출력하여 에러 유무를 확인함으로써 포트 크기(Port Size)를 작게 할 수 있어 면적을 줄일 수 있고, 스위칭 전류를 줄일 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시 예에 따른 LVDS 인터페이스 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 에러 검출부를 나타낸다.
도 3은 본 발명의 실시 예에 따른 LVDS 인터페이스 장치의 동작을 나타내는 타이밍도이다.

Claims (11)

  1. 외부로부터 클럭 및 직렬 데이터를 수신하고, 제어 신호들 및 비직렬화된(De-Serialized) 제1 데이터를 출력하는 인터페이스부; 및
    상기 제어 신호들 중 적어도 하나의 제어 신호에 응답하여 카운팅 동작을 수행하여 카운팅 데이터를 발생하고, 발생된 카운팅 데이터와 상기 비직렬화된 데이터를 비교하고, 비교 결과에 기초하여 상기 인터페이스부의 동작에 대한 에러 유무를 판단하는 에러 검출부를 포함하는 것을 특징으로 하는 인터페이스 장치.
  2. 제1항에 있어서,
    외부로부터 수신되는 클럭 및 직렬 데이터는 차동 신호(differential signal)인 것을 특징으로 하는 인터페이스 장치.
  3. 제1항에 있어서,
    상기 인터페이스부로부터 출력되는 제어 신호들의 주기는 상기 비직렬화된 데이터의 주기보다 큰 것을 특징으로 하는 인터페이스 장치.
  4. 제1항에 있어서, 상기 인터페이스 장치는,
    상기 제어 신호들 및 상기 비직렬화된 데이터를 수신하고, 수신된 제어 신호들 또는 비직렬화된 데이터를 테스트 핀들을 통하여 출력하는 테스트 제어 로직부 를 더 포함하는 것을 특징으로 하는 인터페이스 장치.
  5. 제1항에 있어서, 상기 에러 검출부는,
    상기 인터페이스부의 동작 에러가 발생된 경우 플래그 신호를 출력하며, 동작 에러가 발생한 때의 카운팅 데이터를 저장하는 것을 특징으로 하는 인터페이스 장치.
  6. 제1항에 있어서, 상기 에러 검출부는,
    상기 적어도 하나의 제어 신호에 응답하여 카운팅 동작을 수행하며, 카운팅 결과에 기초하는 카운팅 데이터를 출력하는 카운터(counter);
    상기 제1 데이터와 상기 카운팅 데이터를 비교하고, 비교된 결과에 따른 플래그 신호를 출력하는 비교기; 및
    상기 적어도 하나의 제어 신호 및 상기 플래그 신호에 응답하여 상기 카운팅 데이터를 저장하는 데이터 저장부를 포함하는 것을 특징으로 하는 인터페이스 장치.
  7. 제1항에 있어서,
    상기 제어 신호들을 논리 연산하고 제1 논리 연산 신호를 출력하는 제1 논리 연산기;
    상기 제1 논리 연산 신호에 응답하여 상기 제1 데이터를 저장하는 제1 데이 터 저장부;
    상기 제1 논리 연산 신호의 제1 상승 에지(rising edge)에 응답하여 카운트를 시작하여 제2 상승 에지까지의 카운팅 결과에 기초하는 카운팅 데이터를 출력하는 카운터;
    상기 카운팅 데이터를 상기 데이터 저장부에 저장된 제1 데이터와 동일한 비트 수를 갖도록 확장하는 데이터 확장부;
    상기 제1 데이터 저장부에 저장된 제1 데이터와 상기 데이터 확장부에 의하여 확장된 데이터를 비교한 결과에 따른 플래그 신호를 출력하는 비교기;
    상기 제1 논리 연산 신호에 응답하여 상기 플래그 신호를 저장하는 제2 데이터 저장부;
    상기 플래그 신호와 상기 제1 논리 연산 신호를 논리 연산하고 제2 논리 연산 신호를 출력하는 제2 논리 연산기; 및
    상기 제2 논리 연산 신호에 응답하여 상기 카운팅 데이터를 저장하는 제3 데이터 저장부를 포함하는 것을 특징으로 하는 인터페이스 장치.
  8. 제7항에 있어서,
    상기 카운터의 카운팅 클럭의 주기는 상기 제1 논리 연산 신호의 주기보다 작은 것을 특징으로 하는 인터페이스 장치.
  9. 외부로부터 클럭 및 직렬 데이터를 수신하고, 제어 신호들 및 비직렬화 된(De-Serialized) 제1 데이터를 발생하는 단계; 및
    상기 제어 신호들 중 적어도 하나의 제어 신호에 응답하여 카운팅 동작을 수행하여 카운팅 데이터를 발생하고, 발생된 카운팅 데이터와 상기 비직렬화된 데이터를 비교하고, 비교 결과에 기초하여 상기 인터페이스부의 동작에 대한 에러 유무를 판단하는 단계를 포함하는 것을 특징으로 하는 인터페이스 방법.
  10. 제9항에 있어서, 상기 에러 유무를 판단하는 단계는,
    상기 제어 신호들을 논리 연산하고 제1 논리 연산 신호를 출력하는 단계;
    상기 제1 논리 연산 신호에 응답하여 상기 제1 데이터를 저장하는 단계;
    상기 제1 논리 연산 신호에 응답하여 카운팅 동작을 수행하여 카운팅 데이터를 출력하는 단계;
    상기 카운팅 데이터를 상기 저장된 제1 데이터와 비교하고, 비교한 결과에 따른 플래그 신호를 출력하는 단계;
    상기 제1 논리 연산 신호에 응답하여 상기 플래그 신호를 저장하는 단계;
    상기 저장된 플래그 신호와 상기 제1 논리 연산 신호를 논리 연산하고 제2 논리 연산 신호를 출력하는 단계; 및
    상기 제2 논리 연산 신호에 응답하여 상기 카운팅 데이터를 저장하는 단계를 포함하는 것을 특징으로 하는 인터페이스 방법.
  11. 제10항에 있어서,
    외부로부터 수신되는 클럭 및 직렬 데이터는 차동 신호(differential signal)이며, 상기 발생된 제어 신호들의 주기는 상기 비직렬화된 데이터의 주기보다 큰 것을 특징으로 하는 인터페이스 방법.
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* Cited by examiner, † Cited by third party
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CN106126380A (zh) * 2016-06-21 2016-11-16 福州瑞芯微电子股份有限公司 一种基于fpga的lvds接口测试方法及系统
CN113346978A (zh) * 2021-05-24 2021-09-03 北京计算机技术及应用研究所 一种异步串行lvds高速稳定传输系统及方法
JP2022506905A (ja) * 2018-11-05 2022-01-17 エッジ ケース リサーチ，インコーポレイテッド 知覚システムを評価するシステム及び方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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