CN113346978A - 一种异步串行lvds高速稳定传输系统及方法 - Google Patents

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Abstract

本发明涉及一种异步串行LVDS高速稳定传输系统及方法，涉及数据传输技术领域。本发明在发送端对数据流用多项式进行加扰操作，使数据更具有随机性，对数据流用8b/10b编码，保证传输过程中0和1的平衡，通过控制字动态调整接收数据延迟和相位，能够保证接收数据的时序正确性，从而能够保证接收端采样数据的稳定性，利用本发明的异步串行LVDS高速稳定传输系统实现的LVDS接口链路速度最高达1.25G/s。

Description

一种异步串行LVDS高速稳定传输系统及方法
技术领域
本发明涉及数据传输技术领域，具体涉及一种异步串行LVDS高速稳定传输系统及方法。
背景技术
目前，在基于FPGA的异步LVDS传输的主要技术中，发送端将数据并转串后，经过LVDS接口发送，接收端接收串行数据之后，将其转换为并行数据，再经过位对齐操作，还原出发送端的原始数据。当LVDS接口上的数据速度过高时，会导致接收端采样数据不稳定。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何解决LVDS高速传输过程中接收端采样数据不稳定的问题，提出一种异步串行LVDS高速稳定传输的处理及实现方法。
(二)技术方案
为了解决上述技术问题，本发明提供了一种异步串行LVDS高速稳定传输系统，包括发送端和接收端；
所述发送端包括：
数据生成模块，用于模拟生成待发送的源数据Data0，并送入数据缓冲模块；
数据校验模块，用于对源数据Data0进行校验，添加校验字，产生校验值TX_crc送入数据缓冲模块；
数据缓冲模块，用于对源数据Data0、发送校验值TX_crc进行缓冲和位宽转换，组成数据流Data0+TX_crc；
数据加扰模块，用于用生成多项式和移位寄存器对数据流Data0+TX_crc进行数据加扰，产生数据流Data1；
数据编码模块，用于对数据流Data1经过8b/10b编码后产生数据流Data2，再添加上包头Head，形成了最终要发送的数据流Head+Data2；
数据发送模块，用于在LVDS接口空闲时发送空闲控制字，在检测到数据流Head+Data2时，将其转换为串行数据后添加到LVDS接口，发送出去；
数据重发模块，用于在接收到接收端的数据重发模块的数据之后，判断发送数据是否需要重发，如需重发，则启动重传流程使得数据发送模块重发数据，否则，传输完成；
所述接收端包括：
数据接收模块，用于在检测到LVDS接口上的数据流后，将其转换为并行数据，并在动态调相模块的配合下还原出数据流Head+Data2；
动态调相模块，用于检测数据流中的包头，进行位对齐操作，再检测包头中的控制字，检测控制字是否正确，如果不正确则调整接收延时IDEALY2，还原出正确的控制字，在得到原出正确的控制字后使数据接收模块还原出数据流Head+Data2；
数据解码模块，用于接收去掉控制字后的数据流Data2，对其进行8b/10b解码，还原数据流Data1；
数据解扰模块，用于接收数据流Data1后，用生成多项式和移位寄存器对其进行数据解扰，还原数据流Data0+RX_crc，将数据流Data0+RX_crc存入数据缓冲模块；
数据缓冲模块，用于对数据流Data0+RX_crc进行缓冲和位宽转换；
数据校验模块，用于对经缓冲和位宽转换后数据流Data0+RX_crc进行校验计算，得出接收校验值RX_crc；
数据重发模块，用于比较接收校验值RX_crc与发送校验值TX_crc后，将比较结果通过单路双向LVDS接口传输给发送端的数据重发模块。
优选地，所述接收端还包括数据调用模块，用于调用接收端数据缓冲模块中的数据。
优选地，所述系统通过FPGA实现。
本发明还提供了一种利用所述系统实现的异步串行LVDS高速稳定传输方法。
优选地，在发送端：
数据生成模块模拟生成待发送的源数据Data0，并送入数据缓冲模块；Data0经由数据校验模块进行校验，添加校验字，检验完成后产生的发送校验值TX_crc被送入数据缓冲模块；
数据加扰模块接收数据缓冲模块组成的数据流Data0+TX_crc后，用生成多项式和移位寄存器对其进行数据加扰，产生数据流Data1；
数据编码模块接收数据流Data1，经过8b/10b编码后产生数据流Data2，再添加上包头Head，形成了最终要发送的数据流Head+Data2；
数据发送模块在LVDS接口空闲时发送空闲控制字，在检测到数据流Head+Data2时，将其转换为串行数据后添加到LVDS接口。
优选地，在接收端：
数据接收模块检测到LVDS接口上的数据流后，将其转换为并行数据，并在动态调相模块的配合下还原出数据流Head+Data2；
动态调相模块首先检测数据流中的包头，进行位对齐操作，再检测包头中的控制字，检测控制字是否正确，如果不正确则调整接收延时IDEALY2，还原出正确的控制字，在得到原出正确的控制字后使数据接收模块还原出数据流Head+Data2；
数据解码模块接收去掉控制字后的数据流Data2，对其进行8b/10b解码，还原数据流Data1；
数据解扰模块接收数据流Data1后，用生成多项式和移位寄存器对其进行数据解扰，还原数据流Data0+RX_crc；
数据流Data0+RX_crc存入数据缓冲模块进行缓冲和位宽转换，经缓冲和位宽转换后由数据校验模块计算，得出校验值RX_crc；
数据重发模块比较接收校验值RX_crc与发送校验值TX_crc后，将比较结果通过单路双向LVDS接口传输给发送端的数据重发模块，数据重发模块在接收到接收端的数据重发模块的数据之后，判断发送数据是否需要重发，如需重发，则启动重传流程使得数据发送模块重发数据，否则，传输完成。
本发明还提供了一种利用所述的系统提高LVDS接口链路速度的方法。
本发明还提供了所述的系统在数据传输技术领域中的应用。
本发明还提供了所述的方法在数据传输技术领域中的应用。
(三)有益效果
本发明在发送端对数据流用多项式进行加扰操作，使数据更具有随机性，对数据流用8b/10b编码，保证传输过程中0和1的平衡，通过控制字动态调整接收数据延迟和相位，能够保证接收数据的时序正确性，从而能够保证接收端采样数据的稳定性，利用本发明的异步串行LVDS高速稳定传输系统实现的LVDS接口链路速度最高达1.25G/s。
附图说明
图1为本发明的系统原理图；
图2为本发明的方法实现原理图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
如图1所示，本发明提供的一种基于FPGA的异步串行LVDS高速稳定传输系统包括发送端和接收端；
所述发送端包括：
数据生成模块，用于模拟生成待发送的源数据Data0，并送入数据缓冲模块；
数据校验模块，用于对源数据Data0进行校验，添加校验字，产生校验值TX_crc送入数据缓冲模块；
数据缓冲模块，用于对源数据Data0、发送校验值TX_crc进行缓冲和位宽转换，组成数据流Data0+TX_crc；
数据加扰模块，用于用生成多项式和移位寄存器对数据流Data0+TX_crc进行数据加扰，产生数据流Data1；
数据编码模块，用于对数据流Data1经过8b/10b编码后产生数据流Data2，再添加上包头Head，形成了最终要发送的数据流Head+Data2；
数据发送模块，用于在LVDS接口空闲时发送空闲控制字，在检测到数据流Head+Data2时，将其转换为串行数据后添加到LVDS接口，发送出去；
数据重发模块，用于在接收到接收端的数据重发模块的数据之后，判断发送数据是否需要重发，如需重发，则启动重传流程使得数据发送模块重发数据，否则，传输完成。
所述接收端包括：
数据接收模块，用于在检测到LVDS接口上的数据流后，将其转换为并行数据，并在动态调相模块的配合下还原出数据流Head+Data2；
动态调相模块，用于检测数据流中的包头，进行位对齐操作，再检测包头中的控制字，检测控制字是否正确，如果不正确则调整接收延时IDEALY2，还原出正确的控制字，在得到原出正确的控制字后使数据接收模块还原出数据流Head+Data2；
数据解码模块，用于接收去掉控制字后的数据流Data2，对其进行8b/10b解码，还原数据流Data1；
数据解扰模块，用于接收数据流Data1后，用生成多项式和移位寄存器对其进行数据解扰，还原数据流Data0+RX_crc，将数据流Data0+RX_crc存入数据缓冲模块；
数据缓冲模块，用于对数据流Data0+RX_crc进行缓冲和位宽转换；
数据校验模块，用于对经缓冲和位宽转换后数据流Data0+RX_crc进行校验计算，得出接收校验值RX_crc；
数据重发模块，用于比较接收校验值RX_crc与发送校验值TX_crc后，将比较结果通过单路双向LVDS接口传输给发送端的数据重发模块；
数据调用模块，用于调用数据缓冲模块中的数据。
如图2所示，利用基于FPGA的异步串行LVDS高速稳定传输系统实现的异步串行LVDS高速稳定传输流程如下：
在发送端：
数据生成模块模拟生成待发送的源数据Data0，并送入数据缓冲模块；Data0经由数据校验模块进行校验，添加校验字，检验完成后产生的发送校验值TX_crc被送入数据缓冲模块；
数据加扰模块接收数据缓冲模块组成的数据流Data0+TX_crc后，用生成多项式和移位寄存器对其进行数据加扰，产生数据流Data1；
数据编码模块接收数据流Data1，经过8b/10b编码后产生数据流Data2，再添加上包头Head，形成了最终要发送的数据流Head+Data2；
数据发送模块在LVDS接口空闲时发送空闲控制字，在检测到数据流Head+Data2时，将其转换为串行数据后添加到LVDS接口。
在接收端：
数据接收模块检测到LVDS接口上的数据流后，将其转换为并行数据，并在动态调相模块的配合下还原出数据流Head+Data2；
动态调相模块首先检测数据流中的包头，进行位对齐操作，再检测包头中的控制字，检测控制字是否正确，如果不正确则调整接收延时IDEALY2，还原出正确的控制字，在得到原出正确的控制字后使数据接收模块还原出数据流Head+Data2；
数据解码模块接收去掉控制字后的数据流Data2，对其进行8b/10b解码，还原数据流Data1；
数据解扰模块接收数据流Data1后，用生成多项式和移位寄存器对其进行数据解扰，还原数据流Data0+RX_crc；
数据流Data0+RX_crc存入数据缓冲模块进行缓冲和位宽转换，经缓冲和位宽转换后由数据校验模块计算，得出校验值RX_crc；
数据重发模块比较接收校验值RX_crc与发送校验值TX_crc后，将比较结果通过单路双向LVDS接口传输给发送端的数据重发模块，数据重发模块在接收到接收端的数据重发模块的数据之后，判断发送数据是否需要重发，如需重发，则启动重传流程使得数据发送模块重发数据，否则，传输完成。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (10)

1.一种异步串行LVDS高速稳定传输系统，其特征在于，包括发送端和接收端；
所述发送端包括：
数据生成模块，用于模拟生成待发送的源数据Data0，并送入数据缓冲模块；
数据校验模块，用于对源数据Data0进行校验，添加校验字，产生校验值TX_crc送入数据缓冲模块；
数据缓冲模块，用于对源数据Data0、发送校验值TX_crc进行缓冲和位宽转换，组成数据流Data0+TX_crc；
数据加扰模块，用于用生成多项式和移位寄存器对数据流Data0+TX_crc进行数据加扰，产生数据流Data1；
数据编码模块，用于对数据流Data1经过8b/10b编码后产生数据流Data2，再添加上包头Head，形成了最终要发送的数据流Head+Data2；
数据发送模块，用于在LVDS接口空闲时发送空闲控制字，在检测到数据流Head+Data2时，将其转换为串行数据后添加到LVDS接口，发送出去；
数据重发模块，用于在接收到接收端的数据重发模块的数据之后，判断发送数据是否需要重发，如需重发，则启动重传流程使得数据发送模块重发数据，否则，传输完成；
所述接收端包括：
数据接收模块，用于在检测到LVDS接口上的数据流后，将其转换为并行数据，并在动态调相模块的配合下还原出数据流Head+Data2；
动态调相模块，用于检测数据流中的包头，进行位对齐操作，再检测包头中的控制字，检测控制字是否正确，如果不正确则调整接收延时IDEALY2，还原出正确的控制字，在得到原出正确的控制字后使数据接收模块还原出数据流Head+Data2；
数据解码模块，用于接收去掉控制字后的数据流Data2，对其进行8b/10b解码，还原数据流Data1；
数据解扰模块，用于接收数据流Data1后，用生成多项式和移位寄存器对其进行数据解扰，还原数据流Data0+RX_crc，将数据流Data0+RX_crc存入数据缓冲模块；
数据缓冲模块，用于对数据流Data0+RX_crc进行缓冲和位宽转换；
数据校验模块，用于对经缓冲和位宽转换后数据流Data0+RX_crc进行校验计算，得出接收校验值RX_crc；
数据重发模块，用于比较接收校验值RX_crc与发送校验值TX_crc后，将比较结果通过单路双向LVDS接口传输给发送端的数据重发模块。
2.如权利要求1所述的系统，其特征在于，所述接收端还包括数据调用模块，用于调用接收端数据缓冲模块中的数据。
3.如权利要求1所述的系统，其特征在于，所述系统通过FPGA实现。
4.一种利用权利要求1或2或3所述系统实现的异步串行LVDS高速稳定传输方法。
5.如权利要求4所述的方法，其特征在于，在发送端：
数据生成模块模拟生成待发送的源数据Data0，并送入数据缓冲模块；Data0经由数据校验模块进行校验，添加校验字，检验完成后产生的发送校验值TX_crc被送入数据缓冲模块；
数据加扰模块接收数据缓冲模块组成的数据流Data0+TX_crc后，用生成多项式和移位寄存器对其进行数据加扰，产生数据流Data1；
数据编码模块接收数据流Data1，经过8b/10b编码后产生数据流Data2，再添加上包头Head，形成了最终要发送的数据流Head+Data2；
数据发送模块在LVDS接口空闲时发送空闲控制字，在检测到数据流Head+Data2时，将其转换为串行数据后添加到LVDS接口。
6.如权利要求5所述的方法，其特征在于，在接收端：
数据接收模块检测到LVDS接口上的数据流后，将其转换为并行数据，并在动态调相模块的配合下还原出数据流Head+Data2；
动态调相模块首先检测数据流中的包头，进行位对齐操作，再检测包头中的控制字，检测控制字是否正确，如果不正确则调整接收延时IDEALY2，还原出正确的控制字，在得到原出正确的控制字后使数据接收模块还原出数据流Head+Data2；
数据解码模块接收去掉控制字后的数据流Data2，对其进行8b/10b解码，还原数据流Data1；
数据解扰模块接收数据流Data1后，用生成多项式和移位寄存器对其进行数据解扰，还原数据流Data0+RX_crc；
数据流Data0+RX_crc存入数据缓冲模块进行缓冲和位宽转换，经缓冲和位宽转换后由数据校验模块计算，得出校验值RX_crc；
数据重发模块比较接收校验值RX_crc与发送校验值TX_crc后，将比较结果通过单路双向LVDS接口传输给发送端的数据重发模块，数据重发模块在接收到接收端的数据重发模块的数据之后，判断发送数据是否需要重发，如需重发，则启动重传流程使得数据发送模块重发数据，否则，传输完成。
7.一种利用权利要求1或2或3所述的系统提高LVDS接口链路速度的方法。
8.如权利要求7所述的方法，其特征在于，LVDS接口链路速度可提高到1.25G/s。
9.一种权利要求1或2或3所述的系统在数据传输技术领域中的应用。
10.一种权利要求4或5所述的方法在数据传输技术领域中的应用。
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