CN111865341A - 一种基于jesd204b协议的发送端电路 - Google Patents

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万书芹
盛炜
叶明远
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Abstract

本发明公开一种基于JESD204B协议的发送端电路，属于高速数据传输技术领域，包括传输层、加扰模块和数据链路层。传输层包括数据组合模块和映射单元，实现从原始采样数据到通道数据的映射；加扰模块对所述传输层输出的数据进行加扰；数据链路层包括同步模块、控制字符插入模块和编码模块，同步模块实现协议的同步过程，控制字符插入模块按照协议的规则在数据流中插入控制字符，编码模块实现8B/10B编码。

Description

一种基于JESD204B协议的发送端电路
技术领域
本发明涉及高速数据传输技术领域，特别涉及一种基于JESD204B协议的发送端电路。
背景技术
5G和物联网技术的高速发展带来了海量的数据交换，这就使得高速、高精度的数据传输显得尤为重要。现有高速芯片多采用LVDS接口，但是采用LVDS接口的芯片引脚多、应用板布线复杂、多片同步难度大。JESD204B作为一种全新的传输协议，具有确定性延时，高吞吐率，引脚数量少等诸多优点，因此在高速AD/DA系统中得到广泛的应用。
发明内容
本发明的目的在于提供一种基于JESD204B协议的发送端电路，以解决现有的高速电路接口多、布线复杂和多片同步难度大的问题。
为解决上述技术问题，本发明提供一种基于JESD204B协议的发送端电路，包括：
传输层，包括数据组合模块和映射单元，数据组合模块按照链路配置参数N’,N,CS的关系对样本数据进行组合，映射单元将所述数据组合模块输出的数据按照链路配置映射到对应的输出通道；
加扰模块，对所述传输层输出的数据进行加扰，或旁路直接输出到下一级；
数据链路层，包括同步模块、控制字符插入模块和编码模块，同步模块实现协议的同步过程，控制字符插入模块按照协议的规则在数据流中插入控制字符，编码模块实现8B/10B编码。
可选的，所述数据组合模块支持N’＝16或8，完成采样数据、控制位和结束位的组合：
采样数据精度8<N≤16的情况下，配置N’＝16，16比特数据依次填充位采样数据位，控制位和结束位；
N≤8时配置N’＝8，此时高8位全部置0，低8位从高到低依次填充数据位、控制位和结束位。
可选的，所述映射单元包括模块smp2oct，模块SYSREF_detect，模块oct2lane和模块FC_LMFC_gen；其中，
所述模块smp2oct将输入的转换器样本数据映射到32个octet；所述模块SYSREF_detect为参考时钟侦测模块；所述模块oct2lane按照链路参数F、L将产生的32路并行octet发送到不同的通道；所述模块FC_LMFC_gen生成帧时钟和本地多帧时钟。
可选的，所述模块smp2oct包括子模块smp_16prl和子模块get_8b_from_16b；所述数据组合模块产生的数据在子模块smp_16prl映射到16个并行通道，如果N’＝16，数据直接从子模块smp_16prl输出到下一级；如果N’＝8，数据经过子模块get_8b_from_16b进一步组合后输出。
可选的，所述同步模块包括子模块SYNC_detect和子模块CGS_ILAS_gen；所述子模块SYNC_detect连续采样接收端发送的SYNC同步请求，所述子模块CGS_ILAS_gen实现代码组同步阶段和初始通道对齐序列阶段在数据流中的控制字符插入和斜坡信号插入。
可选的，所述控制字符插入模块包括四个延时模块和一个控制码侦测模块，所述控制码侦测模块按照JESD204B协议规定的内容在数据流中进行控制码的识别和替换并且给出指示位，所述延时单元保证输入输出的控制信号和数据流严格同步。
在本发明中提供了一种基于JESD204B协议的发送端电路，包括传输层、加扰模块和数据链路层。传输层实现从原始采样数据到通道数据的映射；加扰模块对所述传输层输出的数据进行加扰；数据链路层包括同步模块、控制字符插入模块和编码模块，同步模块实现协议的同步过程，控制字符插入模块按照协议的规则在数据流中插入控制字符，编码模块实现8B/10B编码。本发明能够完整的实现JESD204B协议中发送端的链路同步功能，完整的实现JESD204B协议中发送端的发送数据功能，并且细化了JESD204B协议中发送端电路的设计结构，实现相对简单。
附图说明
图1是本发明提供的基于JESD204B协议的发送端电路结构示意图；
图2是数据组合模块映射关系示意图；
图3是映射单元的结构示意图；
图4是同步模块的结构示意图；
图5是控制字符插入模块的结构示意图；
图6是基于JESD204B协议的发送端电路在配置M＝4,S＝1,F＝4,L＝2,N’＝N＝16,K＝32链路同步过程示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种基于JESD204B协议的发送端电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种基于JESD204B协议的发送端电路，如图1所示，包括传输层(transport layer)、加扰模块(scramble)和数据链路层(data link layer)。
请继续参阅图1，所述传输层通过数据组合模块(combination)和映射单元(mapping)实现从原始采样数据到通道数据的映射：所述数据组合模块按照链路配置参数N’,N,CS的关系对样本数据进行组合，所述映射单元将所述数据组合模块输出的数据按照链路配置映射到对应的输出通道；其中，N’为word长度,N表示转换器的分辨率,CS表示控制位长度。加扰模块(scramble)实现加扰功能，加扰功能可以旁路。数据链路层包括同步模块(synchronizer)，控制字符插入模块(alignment characters inserting)和编码模块(encoder)，同步模块实现协议的同步过程，控制字符插入模块按照协议的规则在数据流中插入控制字符，编码模块实现8B/10B编码。
所述数据组合模块的映射关系如图2所示，支持N’＝16或8，完成采样数据、控制位和结束位的组合：在采样数据精度8<N≤16的情况下，配置N’＝16，16比特数据依次填充位采样数据位，控制位和结束位；N≤8时配置N’＝8，此时高8位全部置0，低8位从高到低依次填充数据位、控制位和结束位。
所述映射单元的结构如图3所示，包括模块smp2oct，模块SYSREF_detect，模块oct2lane和模块FC_LMFC_gen；其中，所述模块smp2oct为样本-八位字映射模块，将输入的转换器样本数据映射到32个octet；所述模块SYSREF_detect为参考时钟侦测模块；所述模块oct2lane为八位字-通道映射模块，按照链路参数F、L将产生的32路并行octet发送到不同的通道，其中F为每一帧的八位字个数，L为通道数；所述模块FC_LMFC_gen为帧时钟生产模块，生成帧时钟(FC,Frame Clock)和本地多帧时钟(LMFC,Local Muti Frame Clock)。
具体请继续参阅图3，所述模块smp2oct包括子模块smp_16prl和子模块get_8b_from_16b；所述数据组合模块产生的数据在子模块smp_16prl映射到16个并行通道，转换器一个时钟周期采样得到的M×S个样本数据。M×S＝16时，16个样本数据放入对应的16个并行通道。对于M×S<16的配置，则每个转换器输入连续取16/(M×S)组样本，依次顺序放到16个并行通道，此时转换器数据速率是通道数据速率的16/(M×S)倍。如果N’＝16，16个并行通道数据直接分拆为32个octet，数据直接从子模块smp_16prl输出到下一级；如果N’＝8，由于在数据组合模块处理时高8位全部为0，所以需要从16路并行数据中重新提取出低8位的有效数据，通过奇偶采样的方式产生32个octet，该功能由子模块get_8b_from_16b实现。
所述同步模块结构如图4所示，包括子模块SYNC_detect和子模块CGS_ILAS_gen。所述子模块SYNC_detect连续采样接收端发送的SYNC同步请求。代码组同步阶段(CGS)，所述子模块SYNC_detect接收到接收端发出的同步请求后，发送一个脉冲SYNC_NE至子模块所述CGS_ILAS_gen作为代码组同步阶段的请求信号。所述子模块CGS_ILAS_gen接收到SYNC_NE后进入代码组同步过程，开始发送连续控制字符/K/。接收端电路RX接收到连续4个/K/字符后拉高SYNC。所述子模块SYNC_detect采样到SYNC拉高的信号后，给出一个SYNC_PE至所述子模块CGS_ILAS_gen作为初始通道对齐序列阶段的启动信号。所述子模块CGS_ILAS_gen在连续四个多帧时钟内发送初始通道对齐序列(ILAS)，发送完毕后所述子模块CGS_ILAS_gen被禁用，输出数据切换为用户数据。所述子模块CGS_ILAS_gen还要同步输出代码组同步和初始通道序列阶段的控制字符标识(CGS_ILAS_K)，编码模块将按照控制字符的编码方式进行编码。该编码模块输出的数据(output)控制字符标识的相位保持严格一致。
所述控制字符插入模块如图5所示，包括四个延时模块(Delay)和一个控制码侦测模块(K_detect)，控制字符插入模块实现数据流中的控制字符插入。符合JESD204B协议的接收端采用数据恢复技术，在数据流中识别和定位控制字符，实现对齐和同步的功能。具体实现方式如图5所示，传输层中的映射单元产生的帧时钟和本地多帧时钟首先经过延时模块和同步模块产生的数据进行相位对齐。所述控制码侦测模块按照JESD204B协议的要求识别数据流中需要插入和替换的控制字符，插入和替换的同时产生控制字符标识位，和同步模块的控制字符标识CGS_ILAS_K进行与操作后输出。该模块输出通道数据和控制字符位置标志信息，相位完全一致。
本发明提供的基于JESD204B协议的发送端电路在配置M＝4,S＝1,F＝4,L＝2,N’＝N＝16,K＝32链路同步过程如图6所示。在图6中，(a)图表示链路同步过程，(b)图表示第1个多帧，(c)图表示第2个多帧，(d)图表示第3个多帧，(e)图表示第4个多帧；(c)图中黑色圈中部分是发送的所有链路参数；(b)图～(e)图是协议规定的规则，必须按照这个顺序发送对应的参数。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (6)

1.一种基于JESD204B协议的发送端电路，其特征在于，包括：
传输层，包括数据组合模块和映射单元，数据组合模块按照链路配置参数N’,N,CS的关系对样本数据进行组合，映射单元将所述数据组合模块输出的数据按照链路配置映射到对应的输出通道；
加扰模块，对所述传输层输出的数据进行加扰，或旁路直接输出到下一级；
数据链路层，包括同步模块、控制字符插入模块和编码模块，同步模块实现协议的同步过程，控制字符插入模块按照协议的规则在数据流中插入控制字符，编码模块实现8B/10B编码。
2.如权利要求1所述的基于JESD204B协议的发送端电路，其特征在于，所述数据组合模块支持N’＝16或8，完成采样数据、控制位和结束位的组合：
采样数据精度8<N≤16的情况下，配置N’＝16，16比特数据依次填充位采样数据位，控制位和结束位；
N≤8时配置N’＝8，此时高8位全部置0，低8位从高到低依次填充数据位、控制位和结束位。
3.如权利要求1所述的基于JESD204B协议的发送端电路，其特征在于，所述映射单元包括模块smp2oct，模块SYSREF_detect，模块oct2lane和模块FC_LMFC_gen；其中，
所述模块smp2oct将输入的转换器样本数据映射到32个octet；所述模块SYSREF_detect为参考时钟侦测模块；所述模块oct2lane按照链路参数F、L将产生的32路并行octet发送到不同的通道；所述模块FC_LMFC_gen生成帧时钟和本地多帧时钟。
4.如权利要求3所述的基于JESD204B协议的发送端电路，其特征在于，所述模块smp2oct包括子模块smp_16prl和子模块get_8b_from_16b；所述数据组合模块产生的数据在子模块smp_16prl映射到16个并行通道，如果N’＝16，数据直接从子模块smp_16prl输出到下一级；如果N’＝8，数据经过子模块get_8b_from_16b进一步组合后输出。
5.如权利要求1所述的基于JESD204B协议的发送端电路，其特征在于，所述同步模块包括子模块SYNC_detect和子模块CGS_ILAS_gen；所述子模块SYNC_detect连续采样接收端发送的SYNC同步请求，所述子模块CGS_ILAS_gen实现代码组同步阶段和初始通道对齐序列阶段在数据流中的控制字符插入和斜坡信号插入。
6.如权利要求1所述的基于JESD204B协议的发送端电路，其特征在于，所述控制字符插入模块包括四个延时模块和一个控制码侦测模块，所述控制码侦测模块按照JESD204B协议规定的内容在数据流中进行控制码的识别和替换并且给出指示位，所述延时单元保证输入输出的控制信号和数据流严格同步。
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