CN111193891A - 一种基于FPGA的Camera Link数据接收系统及传输方法 - Google Patents

Abstract

本发明提供了一种基于FPGA的Camera Link数据接收系统及传输方法，FPGA端接收信号分为5路，其中1路通道为时钟信号，其余4路为7倍时钟速率的数据信号，时钟信号实现差分到单端的转换，然后经过锁相环，时钟信号分为像素时钟和解串时钟，像素时钟直接输出，解串时钟频率值为输入时钟7倍频，每个差分数据通道中，差分数据首先完成差分到单端转换输出单端信号，根据校准和位分割状态机输出的相位调整值调整相位，在解串器中根据位分割信号实现数据的串并转换，经过位序调整后输出Camera Link源端格式相同的时钟和数据信号。本发明有效减少Camera Link数据传输的输入输出管脚数量和有效利用Camera Link标准带宽，可支持到Camera Link标准支持的最大速率。

Description

一种基于FPGA的Camera Link数据接收系统及传输方法

技术领域

本发明涉及数据传输领域，尤其是一种机载视频数据传输的接收方法。

背景技术

Camera Link是一种专门针对高速率图像视频数据传输的通信协议，使用低压差分信号LVDS进行传输。一路Camera Link包括5对差分信号，发送端将28位数据信号和1个时钟信号按照1：7的比例将数据转化为5对差分信号，接收端按照Camera Link 解串芯片将5对差分信号转化成28位数据信号和1个时钟信号。

目前针对Camera Link数据接收的主要解决方案为采用专门的接收芯片实现对Camera Link数据从LVDS格式到并行格式数据的转换，此种方法设计较为复杂，传输视频数据速率容易受限于Camera Link接口芯片，在机载使用环境下需要传输多路视频时，需要的接口芯片数量和输入输出接口数量成倍增长，不利于系统资源有效利用。

发明内容

为了克服现有技术的不足，本发明提供一种基于FPGA的Camera Link数据接收系统及传输方法，能够在利用FPGA逻辑资源实现对Camera Link接口低压差分电平格式数据的接收和解析，可支持Camera Link协议规定的最大数据传输速率。该发明支持速率高，通用性好，能够简化系统设计，提高资源利用率。

本发明解决其技术问题所采用的技术方案是：

一种基于FPGA的Camera Link数据接收系统，FPGA端接收信号分为5路LVDS 格式差分信号，其中1路通道为时钟信号，其余4路差分数据通道为7倍时钟速率的数据信号，时钟信号在时钟模块首先实现差分到单端的转换，然后经过锁相环，时钟信号分为像素时钟和解串时钟，像素时钟直接输出，作为解串后并行数据时钟；解串时钟频率值为输入时钟7倍频，与串行数据频率一致，校准和位分割状态机以逻辑资源的最小相位调整时间为单位调整解串时钟与串行数据的相位关系，在正确采样到测试码值时，确定相位调整时间与位分割信号有效；每个差分数据通道中，差分数据首先完成差分到单端转换输出单端信号，之后根据校准和位分割状态机输出的相位调整值调整相位，在解串器中根据位分割信号实现数据的串并转换，经过位序调整后输出 Camera Link源端格式相同的时钟和数据信号。

本发明还提供涉及基于FPGA的Camera Link数据接收系统的传输方法，具体步骤如下：

步骤1.根据Camera Link数据传输方式，FPGA端接收到的信号为5路LVDS格式差分信号，包括1路时钟信号和4路7倍时钟速率的数据信号，FPGA逻辑对接收到的差分信号实现单端转换；

步骤2.时钟信号首先经过锁相环，生成解串时钟和像素时钟，解串时钟用于实现数据的串并转换，频率值为输入时钟信号的7倍频，像素时钟为并行数据的参考时钟，时钟信号需要通过全局时钟资源实现；

步骤3.差分数据信号在校准和位分割状态机的控制下，经过相位调整和解串器，实现Camera Link源端设备发送的串行数据的7倍速率采集，并输出并行像素数据。相位调整以逻辑资源的最小相位调整时间为单位，调整的结果以解析出正确的测试码为判断依据；

步骤4.步骤3中采集到的数据经过位序调整模块进行位序调整，将并行数据按照0到27位要求调整，输出为Camera Link源端发送数据格式，实现Camera Link数据解析功能，供后端进一步进行处理。

本发明的有益效果在于是能有效减少Camera Link数据传输的输入输出管脚数量和有效利用Camera Link标准带宽，采用原来解串芯片的方案传输一路Camera Link需29个输入输出管脚，本发明需要10个输入输出管脚；采用原来解串芯片的方案最大传输速率受限于解串芯片的支持速率，采用本发明可支持到Camera Link标准支持的最大速率。

附图说明

图1是基于FPGA的内置Camera Link数据解析原理框图。

具体实施方式

下面结合附图和实施例对本发明进一步说明。

该发明的原理示意图见图1。有图中可知，本发明主要包含6个单元，时钟模块、数据解析模块0、数据解析模块1、数据解析模块2、数据解析模块3，位序调整模块。时钟模块实现时钟解析功能，输出像素时钟和解串时钟，4组数据解析模块分别实现4 组数据的1:7解串，各输出一组7位数据。4组数据信号经过位序调整模块，输出28 位数据信号，与像素时钟组合最终输出Camera Link标准源端的时钟数据信号。

一种基于FPGA的Camera Link数据接收系统，FPGA端接收信号分为5路LVDS 格式差分信号，其中1路通道为时钟信号，其余4路差分数据通道为7倍时钟速率的数据信号，时钟信号在时钟模块首先实现差分到单端的转换，然后经过锁相环，时钟信号分为像素时钟和解串时钟，像素时钟直接输出，可作为解串后并行数据时钟；解串时钟频率值为输入时钟7倍频，与串行数据频率一致，校准和位分割状态机以逻辑资源的最小相位调整时间为单位调整解串时钟与串行数据的相位关系，在正确采样到测试码值时确定相位调整时间与位分割信号有效；每个差分数据通道中，差分数据首先完成差分到单端转换输出单端信号，之后根据校准和位分割状态机输出的相位调整值调整相位，在解串器中根据位分割信号实现数据的串并转换，经过位序调整后输出 Camera Link源端格式相同的时钟和数据信号。

本发明还提供涉及基于FPGA的Camera Link数据接收系统的传输方法，具体步骤如下：

步骤1.根据Camera Link数据传输方式，FPGA端接收到的信号为5路LVDS格式差分信号，包括1路时钟信号和4路7倍时钟速率的数据信号，FPGA逻辑对接收到的差分信号实现单端转换；

步骤2.时钟信号首先经过锁相环，生成解串时钟和像素时钟，解串时钟用于实现数据的串并转换，频率值为输入时钟信号的7倍频，像素时钟为并行数据的参考时钟，时钟信号需要通过全局时钟资源实现。

步骤3.差分数据信号在校准和位分割状态机的控制下，经过相位调整和解串器，实现Camera Link源端设备发送的串行数据的7倍速率采集，并输出并行像素数据。相位调整以逻辑资源的最小相位调整时间为单位，调整的结果以解析出正确的测试码为判断依据。

步骤4.步骤3中采集到的数据经过位序调整模块进行位序调整，将并行数据按照0到27位要求调整，输出为Camera Link源端发送数据格式，实现Camera Link数据解析功能，供后端进一步进行处理。

Claims (2)

1.一种基于FPGA的Camera Link数据接收系统，其特征在于：

所述基于FPGA的Camera Link数据接收系统，FPGA端接收信号分为5路LVDS格式差分信号，其中1路通道为时钟信号，其余4路差分数据通道为7倍时钟速率的数据信号，时钟信号在时钟模块首先实现差分到单端的转换，然后经过锁相环，时钟信号分为像素时钟和解串时钟，像素时钟直接输出，作为解串后并行数据时钟；解串时钟频率值为输入时钟7倍频，与串行数据频率一致，校准和位分割状态机以逻辑资源的最小相位调整时间为单位调整解串时钟与串行数据的相位关系，在正确采样到测试码值时，确定相位调整时间与位分割信号有效；每个差分数据通道中，差分数据首先完成差分到单端转换输出单端信号，之后根据校准和位分割状态机输出的相位调整值调整相位，在解串器中根据位分割信号实现数据的串并转换，经过位序调整后输出Camera Link源端格式相同的时钟和数据信号。

2.一种利用权利要求1所述基于FPGA的Camera Link数据接收系统的传输方法，其特征在于包括下述步骤：

步骤1.根据Camera Link数据传输方式，FPGA端接收到的信号为5路LVDS格式差分信号，包括1路时钟信号和4路7倍时钟速率的数据信号，FPGA逻辑对接收到的差分信号实现单端转换；

步骤2.时钟信号首先经过锁相环，生成解串时钟和像素时钟，解串时钟用于实现数据的串并转换，频率值为输入时钟信号的7倍频，像素时钟为并行数据的参考时钟，时钟信号需要通过全局时钟资源实现；

步骤3.差分数据信号在校准和位分割状态机的控制下，经过相位调整和解串器，实现Camera Link源端设备发送的串行数据的7倍速率采集，并输出并行像素数据；相位调整以逻辑资源的最小相位调整时间为单位，调整的结果以解析出正确的测试码为判断依据；

步骤4.步骤3中采集到的数据经过位序调整模块进行位序调整，将并行数据按照0到27位要求调整，输出为Camera Link源端发送数据格式，实现Camera Link数据解析功能，供后端进一步进行处理。

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