CN112433975A - 一种基于FPGA的Camera Link数据发送系统 - Google Patents

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张三刚
祁超
徐恺
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol

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Abstract

本发明提供了一种基于FPGA的Camera Link数据发送系统，FPGA中的Camera Link协议的数据发送电路接收到28位数据信号和同步的像素时钟信号，像素时钟信号进入时钟模块，经过时钟模块的倍频处理后输出高速时钟信号和像素时钟信号，28位数据信号和高速时钟信号进入数据串行化接口模块，实现数据的串行化转换；像素时钟和串行后数据进入发送模块，转换为LVDS格式电平信号发送输出。本发明实现和使用灵活，通用性好，能够简化系统设计，提高资源利用率。

Description

一种基于FPGA的Camera Link数据发送系统
技术领域
本发明涉及机载视频数据传输领域，尤其是一种机载视频数据传输系统。
背景技术
Camera Link是一种广泛应用于图像视频数据传输领域的标准接口，数据通过低压差分信号LVDS进行传输。根据不同的应用场合，接口规范包含BASE，MEDIUM，FULL三种模式，分别使用了4个，8个，12个数据通道，三种模式支持的数据传输带宽依次递增。以BASE模式为例，接口包括1对差分时钟信号和4对差分数据信号，传输时发送端将28位数据信号按照7:1串行化转换为4组串行数据，接收端使用时钟将串行数据恢复为并行数据，采集后做进一步处理。
目前针对Camera Link数据发送的主要解决方案为采用专门的接口芯片实现Camera Link并行数据的串行转换。此种方法设计较为复杂，传输视频通道数量的增加或者数据速率的提高需要使用多个BASE或者使用MEDIUM和FULL模式，都需要增加Camera Link接口芯片数量和前端芯片的输入输出接口数量，在机载使用环境下需要传输多路或者大数据量的图像或者视频时，需要的接口芯片数量和输入输出接口数量成倍增长，不利于系统资源有效利用。
发明内容
为了克服现有技术的不足，本发明提供一种基于FPGA的Camera Link数据发送系统，利用FPGA逻辑资源实现对Camera Link接口标准的LVDS格式数据的串行化和驱动发送，可支持Camera Link协议规定不同工作模式，支持协议规定的最大数据传输速率。
本发明解决其技术问题所采用的技术方案是：
一种基于FPGA的Camera Link数据发送系统，FPGA中的Camera Link协议的数据发送电路接收到28位数据信号和同步的像素时钟信号，像素时钟信号进入时钟模块，经过时钟模块的倍频处理后输出高速时钟信号和像素时钟信号，高速时钟信号为像素时钟信号的7倍频，高速时钟信号和像素时钟信号的相位对齐，保证数据串行化的同步；28位数据信号和高速时钟信号进入数据串行化接口模块，实现数据的串行化转换；像素时钟和串行后数据进入发送模块，转换为LVDS格式电平信号发送输出。
所述像素时钟信号进入时钟模块后，首先经过锁相环，生成串行时钟和像素时钟，串行时钟实现数据的串行化转换，频率值为像素时钟的7倍频，像素时钟为并行数据的参考时钟，时钟信号通过全局时钟资源实现。
28位并行Camera Link数据按照要求分成4组，每组7位数据，数据信号在串行器和时钟的控制下，生成4组串行信号数据，串行数据和时钟经过发送模块，实现单端转差分功能，生成LVDS格式电平信号输出。
本发明的有益效果在于实现和使用灵活，通用性好，能够简化系统设计，提高资源利用率。
附图说明
图1是本发明基于FPGA的Camera Link数据发送系统的示意图。
具体实施方式
下面结合附图和实施例对本发明进一步说明。
一种基于FPGA的Camera Link数据发送系统，FPGA中的Camera Link协议的数据发送电路接收到28位数据信号和同步的像素时钟信号，像素时钟信号进入时钟模块，经过时钟模块的倍频处理后输出高速时钟信号和像素时钟信号，高速时钟信号为像素时钟信号的7倍频，高速时钟信号和像素时钟信号的相位对齐，保证数据串行化的同步；28位数据信号和高速时钟信号进入数据串行化接口模块，实现数据的串行化转换；像素时钟和串行后数据进入发送模块，转换为LVDS格式电平信号发送输出。
所述像素时钟信号进入时钟模块后，首先经过锁相环，生成串行时钟和像素时钟，串行时钟实现数据的串行化转换，频率值为像素时钟的7倍频，像素时钟为并行数据的参考时钟，时钟信号通过全局时钟资源实现。
28位并行Camera Link数据按照要求分成4组，每组7位数据，数据信号在串行器和时钟的控制下，生成4组串行信号数据，串行数据和时钟经过发送模块，实现单端转差分功能，生成LVDS格式电平信号输出。
该发明的原理示意图见图1，根据Camera Link数据传输方式，以BASE模式为例，FPGA发送端将1路28bit的并行数据和像素时钟信号转换为5路差分信号，包括1路时钟信号和4路7倍时钟速率的数据信号，5路差分信号按照LVDS格式输出；
像素时钟信号首先经过锁相环，生成串行时钟和像素时钟，串行时钟用于实现数据的串行化转换，频率值为像素时钟的7倍频，像素时钟为并行数据的参考时钟，时钟信号需要通过全局时钟资源实现。
28位并行数据按照要求分成4组，每组7位数据，数据信号在串行器和时钟的控制下，生成4组串行信号。
串行数据和时钟经过发送模块，实现单端转差分功能，生成LVDS格式电平信号输出。

Claims (3)

1.一种基于FPGA的Camera Link数据发送系统，其特征在于：
所述基于FPGA的Camera Link数据发送系统，FPGA中的Camera Link协议的数据发送电路接收到28位数据信号和同步的像素时钟信号，像素时钟信号进入时钟模块，经过时钟模块的倍频处理后输出高速时钟信号和像素时钟信号，高速时钟信号为像素时钟信号的7倍频，高速时钟信号和像素时钟信号的相位对齐，保证数据串行化的同步；28位数据信号和高速时钟信号进入数据串行化接口模块，实现数据的串行化转换；像素时钟和串行后数据进入发送模块，转换为LVDS格式电平信号发送输出。
2.根据权利要求1所述的基于FPGA的Camera Link数据发送系统，其特征在于：
所述像素时钟信号进入时钟模块后，首先经过锁相环，生成串行时钟和像素时钟，串行时钟实现数据的串行化转换，频率值为像素时钟的7倍频，像素时钟为并行数据的参考时钟，时钟信号通过全局时钟资源实现。
3.根据权利要求1所述的基于FPGA的Camera Link数据发送系统，其特征在于：
28位并行Camera Link数据按照要求分成4组，每组7位数据，数据信号在串行器和时钟的控制下，生成4组串行信号数据，串行数据和时钟经过发送模块，实现单端转差分功能，生成LVDS格式电平信号输出。
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