CN106126380A - 一种基于fpga的lvds接口测试方法及系统 - Google Patents
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Abstract
本发明提供一种基于FPGA的LVDS接口测试方法，包括如下步骤：步骤1、通过FPGA直接接收LVDS差分信号并将所述差分信号转换成单端信号；步骤2、从单端信号中提取行场信号时序；步骤3、通过预先填入FPGA的行场参数对行场信号时序的完整性进行检验，并通过预设好的数据对行场信号时序中的有效数据的正确性进行比对，若行场信号时序完整且有效数据正确，则判定LVDS接口正常，否则，判定LVDS接口异常。本发明还提供一种基于FPGA的LVDS接口测试系统，减少硬件设备的投入，同时节约测试时间，提高了测试灵活性与准确度。
Description
技术领域
本发明涉及液晶屏测试领域，尤其涉及一种种基于FPGA的LVDS接口测试方法及系统。
背景技术
目前的处理器IC芯片大都有LVDS接口用来显示液晶屏，所以出厂前测试处理器芯片的LVDS接口是否处于正常是很必要的。
LVDS(即Low Voltage Differential Signaling)是一种低压差分信号技术接口，它为克服以TTL电平方式传输宽带高码率数据时功耗大、EMI电磁干扰大等缺点而研制的一种数字视频信号传输方式。现有的测试方法是通过专用LVDS接收器先将LVDS信号转换成28位的TTL并行信号(24bit的视频数据和4条行场信号)，24bit的视频数据分3次分别发送到处理器自身的camera接口，并存入到RAM内部，最后在通过软件读取RAM中的视频数据，并将获取到的视频数据与预设的数据进行比较，从而判断LVDS接口是否正常，这样实现的效率较低，而且它只测试接收到的第一帧完整信号。
发明内容
本发明要解决的技术问题之一，在于提供一种基于FPGA的LVDS接口测试方法，减少硬件设备的投入，同时节约测试时间，提高了测试灵活性与准确度。
本发明要解决的技术问题之一是这样实现的：一种基于FPGA的LVDS接口测试方法，包括如下步骤：
步骤1、通过FPGA直接接收LVDS差分信号并将所述差分信号转换成单端信号；
步骤2、从单端信号中提取行场信号时序；
步骤3、通过预先填入FPGA的行场参数对行场信号时序的完整性进行检验，并通过预设好的数据对行场信号时序中的有效数据的正确性进行比对，若行场信号时序完整且有效数据正确，则判定LVDS接口正常，否则，判定LVDS接口异常。
进一步的，所述步骤1具体为：通过FPGA直接接收LVDS差分信号，通过FPGA的原语将所述LVDS差分信号转换成可识别的单端信号，所述单端信号包括单端时钟和4条数据线。
进一步的，所述步骤2具体为：根据单端时钟的频率值使用FPGA内部的锁相环，并以单端时钟作为锁相环的输入，由锁相环倍频后输出一个7倍频率的时钟来采样每条数据线上的每位数据，再通过排列整理出行场信号时序。
进一步的，所述行场信号时序包括4条行场信号和24bit的数据信号，所述4条行场信号包括数据有效信号、行信号、场信号和视频像素时钟，所述视频像素时钟等于单端时钟。
本发明要解决的技术问题之二，在于提供一种基于FPGA的LVDS接口测试系统，减少硬件设备的投入，同时节约测试时间，提高了测试灵活性与准确度。
本发明要解决的技术问题之二是这样实现的：一种基于FPGA的LVDS接口测试系统，包括一信号转换模块、一视频时序提取模块以及一时序与数据校验模块：
所述信号转换模块，用于通过FPGA直接接收LVDS差分信号并将所述差分信号转换成单端信号；
所述视频时序提取模块，用于从单端信号中提取行场信号时序；
所述时序与数据校验模块，用于通过预先填入FPGA的行场参数对行场信号时序的完整性进行检验，并通过预设好的数据对行场信号时序中的有效数据的正确性进行比对，若行场信号时序完整且有效数据正确，则判定LVDS接口正常，否则，判定LVDS接口异常。
进一步的，所述信号转换模块具体为：用于通过FPGA直接接收LVDS差分信号，通过FPGA的原语将所述LVDS差分信号转换成可识别的单端信号，所述单端信号包括单端时钟和4条数据线。
进一步的，所述视频时序提取模块具体为：用于根据单端时钟的频率值使用FPGA内部的锁相环，并以单端时钟作为锁相环的输入，由锁相环倍频后输出一个7倍频率的时钟来采样每条数据线上的每位数据，再通过排列整理出行场信号时序。
进一步的，所述行场信号时序包括4条行场信号和24bit的数据信号，所述4条行场信号包括数据有效信号、行信号、场信号和视频像素时钟，所述视频像素时钟等于单端时钟。
本发明具有如下优点：通过FPGA直接接收LVDS接口信号，并将LVDS差分信号转换成单端信号后，进行信号分析，去掉了专用LVDS接收器的设置以及分3组的测试方式，减少硬件设备的投入，同时节约测试时间，提高了测试灵活性与准确度。
附图说明
下面参照附图结合实施例对本发明作进一步的说明。
图1为本发明一种基于FPGA的LVDS接口测试方法执行流程图。
图2为本发明一种基于FPGA的LVDS接口测试系统的逻辑框架示意图。
图3为本发明一种基于FPGA的LVDS接口测试系统的原理示意图。
图4为本发明LVDS发送器输出的信号格式示意图。
具体实施方式
如图1所示，一种基于FPGA的LVDS接口测试方法，包括如下步骤：
步骤1、通过FPGA直接接收LVDS差分信号并将所述差分信号转换成单端信号；所述步骤1具体为：通过FPGA直接接收LVDS差分信号，通过FPGA的原语将所述LVDS差分信号转换成可识别的单端信号，所述单端信号包括单端时钟和4条数据线；
步骤2、从单端信号中提取行场信号时序；所述步骤2具体为：根据单端时钟的频率值使用FPGA内部的锁相环，并以单端时钟作为锁相环的输入，由锁相环倍频后输出一个7倍频率的时钟来采样每条数据线上的每位数据，再通过排列整理出行场信号时序，所述行场信号时序包括4条行场信号和24bit的数据信号，所述4条行场信号包括数据有效信号、行信号、场信号和视频像素时钟，所述视频像素时钟等于单端时钟；
步骤3、通过预先填入FPGA的行场参数对行场信号时序的完整性进行检验，并通过预设好的数据对行场信号时序中的有效数据的正确性进行比对，若行场信号时序完整且有效数据正确，则判定LVDS接口正常，否则，判定LVDS接口异常。
如图2所示，一种基于FPGA的LVDS接口测试系统，包括一信号转换模块、一视频时序提取模块以及一时序与数据校验模块：
所述信号转换模块，用于通过FPGA直接接收LVDS差分信号并将所述差分信号转换成单端信号；所述信号转换模块具体为：用于通过FPGA直接接收LVDS差分信号，通过FPGA的原语将所述LVDS差分信号转换成可识别的单端信号，所述单端信号包括单端时钟和4条数据线；
所述视频时序提取模块，用于从单端信号中提取行场信号时序；所述视频时序提取模块具体为：用于根据单端时钟的频率值使用FPGA内部的锁相环，并以单端时钟作为锁相环的输入，由锁相环倍频后输出一个7倍频率的时钟来采样每条数据线上的每位数据，再通过排列整理出行场信号时序，所述行场信号时序包括4条行场信号和24bit的数据信号，所述4条行场信号包括数据有效信号、行信号、场信号和视频像素时钟，所述视频像素时钟等于单端时钟；
所述时序与数据校验模块，用于通过预先填入FPGA的行场参数对行场信号时序的完整性进行检验，并通过预设好的数据对行场信号时序中的有效数据的正确性进行比对，若行场信号时序完整且有效数据正确，则判定LVDS接口正常，否则，判定LVDS接口异常。
下面结合一具体实施例对本发明做进一步说明：
如图3和图4所示，首先由FPGA直接接收LVDS差分信号并通过FPGA的原语将所述差分信号转换成FPGA内部可识别的单端信号；其中，FPGA直接接收来自LVDS发送器的LVDS差分信号有5对，即1对差分时钟和4对差分数据，其中，1对差分时钟包括差分时钟正极lvds_clk_p和差分时钟负极lvds_clk_n，4对差分数据包括4条差分数据的正极lvds_data_p[3:0]和4条差分数据的负极lvds_data_n[3:0]，所述单端信号包括FPGA内部可识别的单端时钟lvds_clk和FPGA内部可识别的4条数据线；
接着，从单端信号中提取行场信号时序，具体的，根据单端时钟lvds_clk的频率值clk_param使用FPGA内部的锁相环，并以单端时钟lvds_clk作为锁相环的输入，由锁相环倍频后输出一个7倍频率的时钟来采样每条数据线上的每位数据，再通过排列整理出行场信号时序，所述行场信号时序包括4条行场信号(行场信号可以是标准的720P或者自定义的视频分辨率)和24bit的数据信号，所述4条行场信号包括数据有效信号den、行信号hsync、场信号vsync和视频像素时钟dclk，所述视频像素时钟dclk等于单端时钟lvds_clk；
最后对提取的行场信号时序进行校验，得到测试结果，具体的，通过预先填入FPGA的行场参数对行场信号时序的完整性进行检验，并通过预设好的数据对行场信号时序中的有效数据的正确性进行比对，若行场信号时序完整且有效数据正确，则判定LVDS接口正常，否则，判定LVDS接口异常。
例如，以LVDS发送器发送标准的720P视频信号进行步骤说明，具体操作的步骤如下：
1.设置图3中clk_param的值，720P视频信号的时钟是74.25MHz，那么clk_param等于74250000。
2.设置720P视频的行场信号时序，包括H_ACTIVE(＝1280)，H_FRONT(＝110)，H_SYNC(＝40)，H_BACK(＝220)，V_ACTIVE(＝720)，V_FRONT(＝5)，V_SYNC(＝5)，V_BACK(＝20)，以上8个参数请参考美国电子消费品制造商协会CEA的CEA-861-E标准。
3.将所述差分信号转换成的单端信号提取得到行场信号，判断行场信号的完整性和有效数据的正确性，最后输出测试结果test_status[7:0]，根据输出的测试结果值可以得到测试详细情况，再根据测试详细情况得到最终判断结果，如表1所示：
表1
本发明通过FPGA直接接收LVDS接口信号，并将LVDS差分信号转换成单端信号后，直接测试24位视频数据，去掉了中间器件(专用LVDS接收器)的转换以及分3组的测试过程，减少硬件设备的投入，同时节约测试时间，且本发明可以完整的测试行场信号指定帧个数的时序，可以判断处理器的LVDS接口是否有按照设定好的时序在运行，本发明参数设置简单，提高了测试灵活性与准确度。
虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。
Claims (8)
1.一种基于FPGA的LVDS接口测试方法，其特征在于：包括如下步骤：
步骤1、通过FPGA直接接收LVDS差分信号并将所述差分信号转换成单端信号；
步骤2、从单端信号中提取行场信号时序；
步骤3、通过预先填入FPGA的行场参数对行场信号时序的完整性进行检验，并通过预设好的数据对行场信号时序中的有效数据的正确性进行比对，若行场信号时序完整且有效数据正确，则判定LVDS接口正常，否则，判定LVDS接口异常。
2.根据权利要求1所述的一种基于FPGA的LVDS接口测试方法，其特征在于：所述步骤1具体为：通过FPGA直接接收LVDS差分信号，通过FPGA的原语将所述LVDS差分信号转换成可识别的单端信号，所述单端信号包括单端时钟和4条数据线。
3.根据权利要求2所述的一种基于FPGA的LVDS接口测试方法，其特征在于：所述步骤2具体为：根据单端时钟的频率值使用FPGA内部的锁相环，并以单端时钟作为锁相环的输入，由锁相环倍频后输出一个7倍频率的时钟来采样每条数据线上的每位数据，再通过排列整理出行场信号时序。
4.根据权利要求1或3所述的一种基于FPGA的LVDS接口测试方法，其特征在于：所述行场信号时序包括4条行场信号和24bit的数据信号，所述4条行场信号包括数据有效信号、行信号、场信号和视频像素时钟，所述视频像素时钟等于单端时钟。
5.一种基于FPGA的LVDS接口测试系统，其特征在于：包括一信号转换模块、一视频时序提取模块以及一时序与数据校验模块：
所述信号转换模块，用于通过FPGA直接接收LVDS差分信号并将所述差分信号转换成单端信号；
所述视频时序提取模块，用于从单端信号中提取行场信号时序；
所述时序与数据校验模块，用于通过预先填入FPGA的行场参数对行场信号时序的完整性进行检验，并通过预设好的数据对行场信号时序中的有效数据的正确性进行比对，若行场信号时序完整且有效数据正确，则判定LVDS接口正常，否则，判定LVDS接口异常。
6.根据权利要求5所述的一种基于FPGA的LVDS接口测试系统，其特征在于：所述信号转换模块具体为：用于通过FPGA直接接收LVDS差分信号，通过FPGA的原语将所述LVDS差分信号转换成可识别的单端信号，所述单端信号包括单端时钟和4条数据线。
7.根据权利要求6所述的一种基于FPGA的LVDS接口测试系统，其特征在于：所述视频时序提取模块具体为：用于根据单端时钟的频率值使用FPGA内部的锁相环，并以单端时钟作为锁相环的输入，由锁相环倍频后输出一个7倍频率的时钟来采样每条数据线上的每位数据，再通过排列整理出行场信号时序。
8.根据权利要求5或7所述的一种基于FPGA的LVDS接口测试系统，其特征在于：所述行场信号时序包括4条行场信号和24bit的数据信号，所述4条行场信号包括数据有效信号、行信号、场信号和视频像素时钟，所述视频像素时钟等于单端时钟。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20161116 |