CN115061967B - 基于国产FPGA的cameralink图像压缩降低接口时钟的方法 - Google Patents

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Abstract

本方案属于电子技术领域，具体涉及基于国产FPGA的cameralink图像压缩降低接口时钟的方法。包括如下步骤：步骤一：cameralink接口采集14bit和8bit红外图像并转换成Cameralink信号；步骤二：Cameralink接口模块接收Cameralink信号并将Cameralink信号发送给Cameralink解码模块；步骤三：Cameralink解码模块对Cameralink信号进行解码，并将解码后的并行数字图像信号发送给串并信号转换模块；串并信号转换模块将cameralink接口输入的串行信号按照时序和逻辑转换为并行数据。本方案通过将14bit和8bit两路像素混合在一个像素周期内，降低了接口的像素时钟，使得早期的cameralink接口设备也能实现14位以上更高精度以满足图像处理算法的要求，避免了更换cameralink接口的成本。

Description

基于国产FPGA的cameralink图像压缩降低接口时钟的方法
技术领域
本方案属于电子技术领域，具体涉及基于国产FPGA的cameralink图像压缩降低接口时钟的方法。
背景技术
CameraLink接口广泛使用于高性能机器视觉系统，主要包括工业生产、安防监控、军工视频采集显示等领域。可自由配置的视频接口定义，使CameraLink接口的灵活性大大增强，基于CameraLink接口的定制视频产品不断出现。
高清视频的包含的信息量巨大，给视频传输带来了巨大压力，CameraLink等高速接口仅用于视频采集设备和视频处理设备间的短距离传输。在远距离传输中，高视频带宽会带来成本的巨大提升，因此，视频在远距离传输时一般先进行压缩处理。
申请号为CN107509036A的专利公开了一种基于FPGA的摄像机海量图像压缩方法，FPGA与摄像机的图像传感器直接连接，图像传感器输出场同步信号V、行同步信号H、像素时钟CLK、像素数据D；FPGA与存储器连接，存储器中存有图像压缩标记矩阵F，F的维数为w*h，其中w是采集图像宽度、h为采集图像高度，w、h的取值范围为1～100000，F中元素取值为0或1；FPGA以像素时钟CLK作为图像压缩驱动时钟，根据场同步信号V、行同步信号H，对输入像素数量计数，并由此计算当前像素P的图像坐标(i,j)，i的取值范围为0～w-1，j的取值范围为0～h-1；FPGA读取存储器中图像压缩标记矩阵F中第(i,j)个元素：F(i,j)，当F(i,j)＝0时，不采样当前像素P，当F(i,j)＝1时，采样当前像素P，其中F中元素的起始坐标为(0,0)；当完成一行图像压缩后，把当前行压缩图像存入存储器中；依次完成h行图像像素压缩，得到压缩图像。
该方法可用于工业相机、高速相机海量图像快速压缩。但是目前高精度的红外热像仪一般可达到14位或更高精度以满足图像处理算法的要求。然而早期的cameralink接口单路图像像素位宽是28bit，对于常用的红外探测器，像素位宽常用的是14bit,8bit,因此cameralink接口设备并不能实现14位以上更高精度以满足图像处理算法的要求，如果为了实现更高精度的图像而更换cameralink接口，将会增加制造成本。
发明内容
本方案提供一种利用早期cameralink接口实现高精度图像的基于国产FPGA的cameralink图像压缩降低接口时钟的方法。
为了达到上述目的，本方案提供一种基于国产FPGA的cameralink图像压缩降低接口时钟的方法，包括如下步骤：
步骤一：红外相机的cameralink接口采集14bit和8bit红外图像并转换成Cameralink信号；
步骤二：Cameralink接口模块接收Cameralink信号并将Cameralink信号发送给Cameralink解码模块；
步骤三：Cameralink解码模块对Cameralink信号进行解码，并将解码后的串行数字图像信号发送给串并信号转换模块；串并信号转换模块将cameralink接口输入的串行信号按照时序和逻辑转换为并行数据，
步骤四：采用时序解析模块将Cameralink像素数据时序进行解析；
步骤五：采用AXI接口模块将数据时序存储到缓存异步FIFO中；
步骤六：异步FIFO数据缓存模块根据系统时钟进行图像数据的缓存及跨时钟域同步输出，
步骤七：异步FIFO数据缓存模块接收14bit和8bit cameralink像素数据时序，并对14bit和8bit cameralink像素数据时序进行混合后作为FIFO的写输入时钟，将图像数据按照奇行偶行分别写入两个FIFO中；其中奇行包括14bit+8bit，偶行包括14bit和8bit；并读取图像数据，再根据输入图像的行、场控制信号产生新的行、场及图像信号，完成图像数据的缓存及跨时钟域。
本方案的原理：异步FIFO数据缓存模块接收14bit和8bit 混合后的cameralink像素数据时序作为FIFO的写输入时钟，将图像数据按照奇行偶行分别写入两个FIFO中，在每个时钟信号的上升沿或下降沿读取数据，进而在每个信号时钟读取的都是14bit和8bit。
本方案的有益效果：
（1）本方案通过将14bit和8bit两路像素混合在一个像素周期内，降低了接口的像素时钟，使得早期的cameralink接口设备也能实现14位以上更高精度以满足图像处理算法的要求，避免了更换cameralink接口的成本。
（2）经过像素混合后，cameralink接口像素时钟由80Mhz降低至40MHZ，提高了效率。
进一步，所述步骤四中，FPGA芯片通过selectio接口与串并信号转换模块连接；selectio接口用于通过channellink输入cameralink像素数据时序和输出cameralink像素数据时序。调整编码的速度，提高编码效率，从而完成编码的目的。
进一步，所述步骤五中，AXI接口模块采用异步握手机制，跨时钟域传递场有效信号上升沿rxfvalbegin和下降沿rxfvalend；将系统时钟的每个时钟信号的上升沿分别做一个selectio信号作为发送或接收开始，并基于封包结构，依次在每个FPGA的rxfvalbegin时钟信号上升沿，Cameralink输出端按照节拍发送selectio_tx输出时序，Cameralink接收端按照selectio_rx输入时序的节拍查找起始Start、恢复Payload以及以及检查、LAST结束。通过设置查找起始Start、恢复Payload以及检查、LAST结束。当数据从发送端发送至接收端时，也同时会发送至寄存器，当数据全部发送至接收端时，寄存器模块中的数据采样处理模块、时序分析模块以及AXI接口模块对接收到的全部数据进行分析判断数据包是否丢失，在大电流或强电流的外界信号干扰的情况下，有可能出现丢失数据包的可能，当数据包丢失时，发送端将Cameralink接口中的图像数据及相机串行通讯信号重新发送给接收端，进而使得图像传输的准确率更高。
进一步，所述步骤七中，在读取图像时，在像素时钟的下降沿(或上升沿)到来时才对数据进行读取。以确保读取数据的正确性。
进一步，所述步骤七中，采用寄存器配置模块使数据采样处理模块、时序分析模块以及AXI接口模块根据相应的参数工作。
进一步，所述步骤七中，通过串口接送时序和发送时序。
附图说明
图1为本发明实施例的14bit和8bit像素混合前的示意图。
图2为本发明实施例的14bit和8bit像素混合后的示意图。
具体实施方式
下面通过具体实施方式进一步详细说明：
实施例基本如附图1-2所示：
一种基于国产FPGA的cameralink图像压缩降低接口时钟的方法，步骤如下：
步骤一：红外相机的cameralink接口采集14bit和8bit的红外图像并转换成Cameralink信号；
步骤二：Cameralink接口模块接收14bit和8bit的Cameralink信号并将Cameralink信号发送给Cameralink解码模块；
步骤三：Cameralink解码模块对14bit和8bit的Cameralink信号进行解码，并将解码后的串行数字图像信号发送给串并信号转换模块；串并信号转换模块将cameralink接口输入的串行信号按照时序和逻辑转换为并行数据，
步骤四：采用时序解析模块将Cameralink像素数据时序进行解析；FPGA芯片通过selectio接口与串并信号转换模块连接；selectio接口用于通过channellink输入cameralink像素数据时序和输出cameralink像素数据时序。调整编码的速度，提高编码效率，从而完成编码的目的。
步骤五：采用AXI接口模块将数据时序存储到缓存异步FIFO中；AXI接口模块采用异步握手机制，跨时钟域传递场有效信号上升沿rxfvalbegin和下降沿rxfvalend；将系统时钟的每个时钟信号的上升沿分别做一个selectio信号作为发送或接收开始，并基于封包结构，依次在每个FPGA的rxfvalbegin时钟信号上升沿，Cameralink输出端按照节拍发送selectio_tx输出时序，Cameralink接收端按照selectio_rx输入时序的节拍查找起始Start、恢复Payload以及以及检查、LAST结束。通过设置查找起始Start、恢复Payload以及检查、LAST结束。当数据从发送端发送至接收端时，也同时会发送至寄存器，当数据全部发送至接收端时，寄存器模块中的数据采样处理模块、时序分析模块以及AXI接口模块对接收到的全部数据进行分析判断数据包是否丢失，在大电流或强电流的外界信号干扰的情况下，有可能出现丢失数据包的可能，当数据包丢失时，发送端将Cameralink接口中的图像数据及相机串行通讯信号重新发送给接收端，进而使得图像传输的准确率更高。
步骤六：异步FIFO数据缓存模块根据系统时钟进行图像数据的缓存及跨时钟域同步输出，
步骤七：异步FIFO数据缓存模块接收14bit和8bit cameralink像素数据时序，并对14bit和8bit cameralink像素数据时序进行混合后作为FIFO的写输入时钟，将图像数据按照奇行偶行分别写入两个FIFO中；其中奇行包括14bit+8bit，偶行包括14bit和8bit；并读取图像数据，再根据输入图像的行、场控制信号产生新的行、场及图像信号，完成图像数据的缓存及跨时钟域。采用寄存器配置模块使数据采样处理模块、时序分析模块以及AXI接口模块根据相应的参数工作。
以上所述的仅是本发明的实施例，方案中公知的具体结构及特性等常识在此未作过多描述。应当指出，对于本领域的技术人员来说，在不脱离本发明结构的前提下，还可以作出若干变形和改进，这些也应该视为本发明的保护范围，这些都不会影响本发明实施的效果和专利的实用性。本申请要求的保护范围应当以其权利要求的内容为准，说明书中的具体实施方式等记载可以用于解释权利要求的内容。

Claims (6)

1.基于国产FPGA的cameralink图像压缩降低接口时钟的方法，其特征在于：包括如下步骤：
步骤一：红外相机的cameralink接口采集14bit和8bit红外图像并转换成Cameralink信号；
步骤二：Cameralink接口模块接收Cameralink信号并将Cameralink信号发送给Cameralink解码模块；
步骤三：Cameralink解码模块对Cameralink信号进行解码，并将解码后的串行数字图像信号发送给串并信号转换模块；串并信号转换模块将cameralink接口输入的串行信号按照时序和逻辑转换为并行数据，
步骤四：采用时序解析模块将Cameralink像素数据时序进行解析；
步骤五：采用AXI接口模块将数据时序存储到缓存异步FIFO中；
步骤六：异步FIFO数据缓存模块根据系统时钟进行图像数据的缓存及跨时钟域同步输出，
步骤七：异步FIFO数据缓存模块接收14bit和8bit cameralink像素数据时序，并对14bit和8bit cameralink像素数据时序进行混合后作为FIFO的写输入时钟，将图像数据按照奇行偶行分别写入两个FIFO中；其中奇行包括14bit+8bit，偶行包括14bit和8bit；并读取图像数据，再根据输入图像的行、场控制信号产生新的行、场及图像信号，完成图像数据的缓存及跨时钟域。
2.根据权利要求1所述的基于国产FPGA的cameralink图像压缩降低接口时钟的方法，其特征在于：所述步骤四中，FPGA芯片通过selectio接口与串并信号转换模块连接；selectio接口用于通过channellink输入cameralink像素数据时序和输出cameralink像素数据时序。
3.根据权利要求1所述的基于国产FPGA的cameralink图像压缩降低接口时钟的方法，其特征在于：所述步骤五中，AXI接口模块采用异步握手机制，跨时钟域传递场有效信号上升沿rxfvalbegin和下降沿rxfvalend；将系统时钟的每个时钟信号的上升沿分别做一个selectio信号作为发送或接收开始，并基于封包结构，依次在每个FPGA的rxfvalbegin时钟信号上升沿，Cameralink输出端按照节拍发送selectio_tx输出时序，Cameralink接收端按照selectio_rx输入时序的节拍查找起始Start、恢复Payload以及以及检查、LAST结束。
4.根据权利要求1所述的基于国产FPGA的cameralink图像压缩降低接口时钟的方法，其特征在于：所述步骤七中，在读取图像时，在像素时钟的下降沿或上升沿到来时才对数据进行读取。
5.根据权利要求1所述的基于国产FPGA的cameralink图像压缩降低接口时钟的方法，其特征在于：所述步骤七中，采用寄存器配置模块使数据采样处理模块、时序分析模块以及AXI接口模块根据相应的参数工作。
6.根据权利要求1所述的基于国产FPGA的cameralink图像压缩降低接口时钟的方法，其特征在于：所述步骤七中，通过串口接送时序和发送时序。
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