CN111050092A - 一种超高分辨率图像多路分解的方法 - Google Patents

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Abstract

本发明是一种超高分辨率图像多路分解的方法，包括如步骤：步骤1，确定超高清图像的分辨率；步骤2，确定多路分解的数量，所述的超高清图像多路分解的路数不少于两条；步骤3，确定图片分解的形式；步骤4，对输入的图像进行有效个行缓存，所述的行缓存数量不少于一行；步骤5，使用时序驱动模块和相应的控制逻辑输出分解后的图像；所述的控制逻辑与图片分解的形式相关；步骤6，将分解后的图像通过视频接口驱动显示设备。该种超高分辨率图像多路分解的方法能够利用FPGA片内RAM资源，对高分辨率图像进行有效的行缓存，通过时序输出模块和逻辑控制模块对分解后的图像进行输出，合理有效的降低视频处理系统的时间延迟，同时避免了使用外部存储器资源。

Description

一种超高分辨率图像多路分解的方法
技术领域
本发明涉及图像处理技术领域，具体的说是一种超高分辨率图像多路分解的方法。
背景技术
随着图像分辨率的越来越高，图像所传递的信息越来越丰富。但是大部分显示设备还是停留在低分辨率的显示上。传统的高分辨率图像在传输过程中，在FPGA内处理高速率、高分辨率图像，会采用降速的手段。以60Hz帧率的3840*2160图像为例子，像素时钟为594Mhz。在传输过程中输入图像可以以4线制方式进行处理，这样像素时钟频率可以将为原来的1/4即148.5Mhz。即将串行图像每行的每4个像素并行输出，驱动时钟降频为原来的1/4。原图像的传输宽度就变为原来的1/4。该种处理方式具有明显的局限性。
发明内容
本发明要解决的技术问题是提供一种超高分辨率图像多路分解的方法，可以将超高清图像分解为多路低分辨率，用于显示设备显示，同时也可以被应用于图像拼接显示领域。。
为解决上述技术问题，本发明采用的技术方案为：
一种超高分辨率图像多路分解的方法，其特征是：借助FPGA可编程逻辑平台，对输入的超高清图像进行的行缓存，同时用时序发生器输出缓存后的图像达到分解图像的效果，具体步骤如下：
步骤1，确定超高清图像的分辨率；
步骤2，确定多路分解的数量，所述的超高清图像多路分解的路数不少于两条；
步骤3，确定图片分解的形式；
步骤4，对输入的图像进行有效个行缓存，所述的行缓存数量不少于一行；
步骤5，使用时序驱动模块和相应的控制逻辑输出分解后的图像；所述的控制逻辑与图片分解的形式相关；
步骤6，将分解后的图像通过视频接口驱动显示设备。
所述的步骤3中图片的分解形式通过项目需求和FPGA资源进行判定。
所述的步骤4中，有效个行缓存的确定方式如下：
步骤4.1，将原图中的每行图像像素数据分解为n路输出，所述的n的取值大于等于1；
步骤4.2，所述的有效个行缓存的数量m=s/n，式中，s为超高清图像分解的总路数，m为输入的图像有效行缓存的数量。
所述的超高清图像的分辨率不低于3840*2160；所述的超高清图像多路分解的路数为四条。
该种超高分辨率图像多路分解的方法能够产生的有益效果为：该种超高分辨率图像多路分解的方法能够利用FPGA片内RAM资源，对高分辨率图像进行有效的行缓存，通过时序输出模块和逻辑控制模块对分解后的图像进行输出，能够合理有效的降低视频处理系统的时间延迟，同时避免了使用外部存储器资源，这就使得FPGA不需要消耗额外的逻辑用于控制外部存储器读写。
附图说明
图1为本发明一种超高分辨率图像多路分解的方法的两行缓存示意图。
图2为本发明一种超高分辨率图像多路分解的方法的两行缓存示意图。
图3为本发明一种超高分辨率图像多路分解的方法的一行缓存示意图。
图4为本发明一种超高分辨率图像多路分解的方法中3840*2160图像4线制转换示意图。
图5为本发明一种超高分辨率图像多路分解的方法的FPGA处理框架示意图
图6为本发明一种超高分辨率图像多路分解的方法中Line Buffer中FIFO工作流程示意图。
具体实施方式
以下结合说明书附图和具体优选的实施例对本发明作进一步描述。
一种超高分辨率图像多路分解的方法，其特征是：借助FPGA可编程逻辑平台，对输入的超高清图像进行的行缓存，同时用时序发生器输出缓存后的图像达到分解图像的效果，具体步骤如下：
步骤1，确定超高清图像的分辨率；
步骤2，确定多路分解的数量，所述的超高清图像多路分解的路数不少于两条；
步骤3，确定图片分解的形式；
步骤4，对输入的图像进行有效个行缓存，所述的行缓存数量不少于一行；
步骤5，使用时序驱动模块和相应的控制逻辑输出分解后的图像；所述的控制逻辑与图片分解的形式相关；
步骤6，将分解后的图像通过视频接口驱动显示设备。
所述的步骤3中图片的分解形式通过项目需求和FPGA资源进行判定。
所述的步骤4中，有效个行缓存的确定方式如下：
步骤4.1，将原图中的每行图像像素数据分解为n路输出，所述的n的取值大于等于1；
步骤4.2，所述的有效个行缓存的数量m=s/n，式中，s为超高清图像分解的总路数，m为输入的图像有效行缓存的数量。
具体实施中以3840*2160分辨率图片的传输为例，以将3840*2160的图像进行4路分解，输出4路1920*1080为例。原图的每行图像像素数据由分解后的两路图像组成，如果同步输出分解后的4路图像，需要对原图像进行多行缓存，针对两行缓存的图像多路分解示例如图1所示：图1中A、B、C、D分别组成分解后的4路输出，即video1，video2，video3，video4，A表示分解后video1里面的图像像素，同理，B、C、D分别表示video2，video3，video4里面的图像像素。
图1中每行图像数据交替输出实现两路图像输出，同理，也可以如图3所示，每行中的像素图像数据两两一组交替输出，实现两路图像输出。在输出图像时相应的控制逻辑与输出方式相互对应，保证输出的图像能够还原。
进一步的，当对原图像进行更多路的分解时，也可以采用4行缓存、8行缓存等多行缓存的方式实现不同的分解效果。
进一步的，也可以对原图像进行1行缓存，同步输出分解狗的4路图像，如图3所示，以将3840*2160的图像进行4路分解，输出4路1920*1080为例。原图的每行图像像素数据由分解后的四路图像组成。
如图4所示，当处于奇数行时，4线制图像中Data1和Data3的值用于输出Video1，Data2和Data4的值用于输出Video2；偶数行中Data1和Data3的值用于输出Video3，Data2和Data4的值用于输出Video4。FPGA处理框架如图5所示。
超高分辨率图像输入后，首先经过线制转换，达到一个降速的目的，为后续FPGA时序设计带来便利。经过Line Buffer模块时，分奇偶行进行缓存，奇数行缓存至Odd LineBuffer，偶数行缓存至Even Line Buffer。奇偶行的判断通过对视频输入的DE信号，图像时序中DE为视频有效信号，对DE的上升沿或者下降沿计数，即可获得有效行计数值，也就获得了图像的奇偶行。Video Timing Generator和Video Control Logic模块负责输出分解后的图像。
以每个像素24bit为例，Line Buffer前端输入为24*4bit即96bit输入，输出可以是96bit，可以是48bit。为了逻辑设计简便性，采用48bit输出的方式。Line Buffer中FIFO工作方式如图6所示，采用96bit输入48bit输出的方式，可以使输出逻辑控制相对简便，从图6可以看出奇偶行输出具有连续性。由于FPGA设计的灵活性，也可以采用98bit输入98bit输出的FIFO，在从FIFO的输出端取数的时候进行奇偶控制。
以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。

Claims (4)

1.一种超高分辨率图像多路分解的方法，其特征是：借助FPGA可编程逻辑平台，对输入的超高清图像进行的行缓存，同时用时序发生器输出缓存后的图像达到分解图像的效果，具体步骤如下：
步骤1，确定超高清图像的分辨率；
步骤2，确定多路分解的数量，所述的超高清图像多路分解的路数不少于两条；
步骤3，确定图片分解的形式；
步骤4，对输入的图像进行有效个行缓存，所述的行缓存数量不少于一行；
步骤5，使用时序驱动模块和相应的控制逻辑输出分解后的图像；所述的控制逻辑与图片分解的形式相关；
步骤6，将分解后的图像通过视频接口驱动显示设备。
2.根据权利要求1所述的一种超高分辨率图像多路分解的方法，其特征在于：所述的步骤3中图片的分解形式通过项目需求和FPGA资源进行判定。
3.根据权利要求1所述的一种超高分辨率图像多路分解的方法，其特征在于：所述的步骤4中，有效个行缓存的确定方式如下：
步骤4.1，将原图中的每行图像像素数据分解为n路输出，所述的n的取值大于等于1；
步骤4.2，所述的有效个行缓存的数量m=s/n，式中，s为超高清图像分解的总路数，m为输入的图像有效行缓存的数量。
4.根据权利要求1所述的一种超高分辨率图像多路分解的方法，其特征在于：所述的超高清图像的分辨率不低于3840*2160；所述的超高清图像多路分解的路数为四条。
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