CN105989802A - 可编程逻辑器件及其亚像素下采样方法和相关应用 - Google Patents

Abstract

本发明涉及一种可编程逻辑器件及其亚像素下采样方法和相关应用。所述可编程逻辑器件包括：分辨率识别模块，用于识别输入的原始图像数据的分辨率；输入缓存，用于在识别分辨率后对输入的原始图像数据按照像素行进行逐行缓存；RAM控制模块，用于控制将逐行缓存至输入缓存的原始图像数据写入可编程逻辑器件的外接RAM；亚像素编码模块，用于接收在RAM控制模块控制下从外接RAM读出的原始图像数据并对所接收的原始图像数据进行亚像素下采样以得到下采样图像数据；输出缓存，用于对下采样图像数据按照像素行进行逐行缓存以供输出。因此，本发明能够实现在有限的成本或者较低物理分辨率的显示屏上显示出高清晰画面。

Description

可编程逻辑器件及其亚像素下采样方法和相关应用

技术领域

本发明涉及图像处理及显示技术领域，特别涉及一种可编程逻辑器件及其亚像素下采样方法和相关应用。

背景技术

现代平板显示器大多采用空间法合成颜色，显示器上的每个像素包含能够产生三基色的亚像素。当亚像素间距足够小时，就会发生色彩混合现象呈现出各种不同颜色。LED显示屏的亚像素对应着不同基色(红、绿、蓝)的发光二极管，在驱动信号的控制下，三基色通过色彩混合呈现出各种不同的颜色并构成一个LED像素。在LED显示屏显示图像过程中，视频源的像素数据可以一对一完整地映射到LED显示屏上。

全彩色LED显示屏以其发光亮度高、成像面积大等优点，几乎占据了整个户内外大型显示领域。然而受技术水平、制造工艺和成本等多方面的限制使得像素间距大、分辨率低成为制约其发展的主要障碍，也导致LED显示屏难以达到类似LCD、PDP平板显示器的高分辨率与清晰度。

为实现高分辨率LED显示，现有技术中有提出缩小LED点阵间距、增加LED点阵数量等方案，但是该些方案会导致LED显示屏的成本大幅增加、系统稳定性变差、LED显示屏校正环节难度与复杂度提升、故障率增加等不足；此外，现有技术也有提出LED亚像素复用技术，亚像素复用技术虽然增加了系统的可寻址性、提高了可显示图像的规模，但是会导致图像产生模糊效应，从而不能有效提高图像清晰度。

因此，如何在有限的成本或者较低物理分辨率的LED显示屏上显示出高清晰画面是LED显示领域研究的主要方向之一。

发明内容

本发明提出一种基于可编程逻辑器件的亚像素下采样方法、一种可编程逻辑器件、一种基于亚像素下采样的数据编码电路、一种LED显示屏控制卡以及一种LED显示屏控制系统。

具体地，本发明实施例提供的一种亚像素下采样方法，应用于配置有外接RAM的可编程逻辑器件。所述亚像素下采样方法包括步骤：(S1)识别输入的原始图像数据的分辨率；(S2)在识别所述分辨率后，利用输入缓存对所述输入的原始图像数据按照像素行进行逐行缓存；(S3)将逐行缓存至所述输入缓存的原始图像数据写入至所述外接RAM；(S4)从所述外接RAM读出存储的原始图像数据进行亚像素下采样以得到下采样图像数据；(S5)利用输出缓存对所述下采样图像数据按照像素行进行逐行缓存以供输出。

在本发明的一个实施例中，上述步骤(S4)包括：将从所述外接RAM读出的每相邻两个像素行原始图像数据分别存储至所述可编程逻辑器件的两个内部RAM；对所述两个内部RAM分别存储的所述相邻两个像素行原始图像数据进行亚像素下采样以得到一个像素行下采样图像数据并缓存至所述输出缓存。

在本发明的一个实施例中，在上述步骤(S4)中，所述亚像素下采样为3亚像素下采样或4亚像素下采样；当所述输入的原始图像数据的分辨率为6M×6N，进行所述3亚像素下采样时得到的下采样图像数据的分辨率为4M×3N，进行所述4亚像素下采样时得到的下采样图像数据的分辨率为3M×3N。

在本发明的一个实施例中，当所述亚像素下采样为所述4亚像素下采样时，上述亚像素下采样方法还包括步骤：将逐行缓存至所述输出缓存的同一像素行下采样图像数据中的每一个像素数据的四个亚像素数据分拆至两个传输像素数据中进行输出。

此外，本发明实施例提供的一种可编程逻辑器件，包括：分辨率识别模块，用于识别输入的原始图像数据的分辨率；输入缓存，用于在识别所述分辨率后对所述输入的原始图像数据按照像素行进行逐行缓存；RAM控制模块，用于控制将逐行缓存至所述输入缓存的原始图像数据写入所述可编程逻辑器件的外接RAM；亚像素编码模块，用于接收在所述RAM控制模块控制下从所述外接RAM读出的原始图像数据并对所接收的原始图像数据进行亚像素下采样以得到下采样图像数据；输出缓存，用于对所述下采样图像数据按照像素行进行逐行缓存以供输出。

在本发明的一个实施例中，上述输入缓存包括第一双口RAM和第二双口RAM，所述第一双口RAM和所述第二双口RAM用于按照像素行交替对所述输入的原始图像数据进行逐行缓存。

在本发明的一个实施例中，当所述外接RAM包括第一动态随机存储器和第二动态随机存储器时，所述RAM控制模块用于按照图像帧交替向所述第一动态随机存储器和所述第二动态随机存储器存储原始图像数据。

在本发明的一个实施例中，上述亚像素数据编码模块包括第三双口RAM、第四双口RAM、第五双口RAM和第六双口RAM；在对所述第三双口RAM和所述第四双口RAM分别存储的相邻两个像素行原始图像数据进行所述亚像素下采样的过程中，所述第五双口RAM和所述第六双口RAM分别接收并存储在所述外接RAM控制模块的控制下从所述外接RAM读出的下一相邻两个像素行原始图像数据。

在本发明的一个实施例中，上述输出缓存包括第七双口RAM和第八双口RAM，所述第七双口RAM和所述第八双口RAM用于按照像素行交替对所述下采样图像数据进行逐行缓存。

在本发明的一个实施例中，上述可编程逻辑器件还包括输出控制模块，用于当所述亚像素下采样为所述4亚像素下采样时将逐行缓存至所述输出缓存的同一像素行下采样图像数据中的每一个像素数据的四个亚像素数据分拆至两个传输像素数据中进行输出。

再者，本发明实施例提供的一种基于亚像素下采样的数据编码电路，包括：视频解码电路，用于对输入的预定信号格式的原始图像数据进行视频解码；微控制器电路；可编程逻辑器件，电连接所述视频解码电路和所述微控制器电路且用于接受所述微控制器电路的控制对解码后的原始图像数据进行亚像素下采样得到下采样图像数据；动态随机存储器，外接于所述可编程逻辑器件；以及视频编码电路，电连接所述可编程逻辑器件且用于对所述下采样图像数据进行视频编码以产生具有所述预定信号格式的下采样图像数据作为输出。

在本发明的一个实施例中，上述视频解码电路和所述视频编码电路分别为DVI解码电路和DVI编码电路。

在本发明的一个实施例中，上述可编程逻辑器件为FPGA器件；所述动态随机存储器包括第一动态随机存储器和第二动态随机存储器，所述第一动态随机存储器和所述第二动态随机存储器用于接受所述可编程逻辑器件的控制按照图像帧交替存储所述解码后的原始图像数据。

再者，本发明实施例提供的一种LED显示屏控制卡，适于电连接LED显示屏。所述LED显示屏控制卡包括微控制器(MCU)电路或微处理器电路、以及如上所述的任意一个可编程逻辑器件，所述微控制器电路电连接所述可编程逻辑器以用于控制所述可编程逻辑器件进行所述亚像素下采样。

另外，本发明实施例提供的一种LED显示屏控制系统，适于驱动LED显示屏进行图像显示，所述LED显示屏控制系统包括发送卡和接收卡，所述发送卡适于电接收上位机以获取欲显示图像数据，所述接收卡适于电连接在所述发送卡和所述LED显示屏之间，所述发送卡包括视频解码电路和网络编码电路。所述发送卡还包括微控制器电路和如上所述的任意一个可编程逻辑器件，且可编程逻辑器件电连接在所述视频解码电路和所述网络编码电路之间，所述微控制器电路电连接所述可编程逻辑器以用于控制所述可编程逻辑器件进行所述亚像素下采样。

因此，本发明上述实施例可以达成以下一个或多个有益效果：(1)能够提高平板显示器的系统感知分辨率，可以应用到多种平板显示器上，且在同一显示器上实现更高分辨率画面的清晰显示，降低了显示效果对硬件系统物理分辨率的苛刻要求；(2)能够提升LED显示屏显示能力，在不改变原有LED显示屏控制系统的条件下实现了亚像素采样技术，减小由于传统提升显示分辨率方法带来的成本增加问题；(3)可以根据LED显示屏灯点的排布特点选择合适的亚像素采样方式进行编码，输出更适合的视频源图像数据给LED显示屏控制系统，从而能够提升对不同灯点排布LED显示屏的兼容性。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1为本发明实施例提供的一种基于亚像素下采样的数据编码电路的结构示意图。

图2为图1所示可编程逻辑器件的内部主要功能模块示意图。

图3为图2所示输入缓存的实现框图。

图4为图2所示亚像素编码模块及输出缓存的实现框图。

图5a及图5b为本发明实施例可编程逻辑器件进行3亚像素下采样所对应的物理亚像素排布方式和亚像素下采样原理示意图。

图6a及图6b为本发明实施例可编程逻辑器件进行4亚像素下采样所对应的物理亚像素排布方式和亚像素下采样原理示意图。

图7为本发明实施例的4亚像素下采样后各个像素数据中的4亚像素颜色数据重组输出过程示意图。

图8为采用图1所示数据编码电路的LED显示系统的结构示意图。

图9为将图1所示数据编码电路的亚像素下采样功能整合至发送卡的LED显示系统的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

请参见图1，其为本发明实施例提供的一种基于亚像素下采样的数据编码电路的结构示意图。本实施例的数据编码电路10能够对视频源图像数据(例如上位机显卡输出数据)进行处理，其利用可编程逻辑器件处理数据的优点，以亚像素下采样技术甚至抗颜色错误算法为基础对输入的高分辨率原始图像数据进行处理，其输出的下采样图像数据可以作为平板显示器新的视频源图像数据；从而可以在不改变原有显示器物理像素规模与排布的情况下提高系统的感知分辨率，显示更加细腻清晰的画面。本实施例例如可解决实际问题：(1)解决固定物理分辨率显示器无法显示高分辨率画面的问题：传统的显示器生产出来后其最大显示分辨率就固定了，如果需要显示更高分辨率的画面只能更换更高分辨率的显示器或者进行画面缩放，更高分辨率的显示器会相应带来成本的增加，而画面缩放技术势必会导致数据的丢失、显示效果变差；(2)解决目前LED显示屏控制系统无法实现亚像素采样与寻址：当前LED显示屏的控制系统不是基于亚像素采样技术设计实现的，重新改造原LED显示屏的控制系统实现亚像素采样技术需要巨大的工作量，还有可能导致系统工作稳定性变差，显示效果不理想。

具体地，如图1所示，本实施例的数据编码电路10包括：DVI解码电路11、可编程逻辑器件13、动态随机存储器SDRAM1，SDRAM2、DVI编码电路15以及MCU(Microcontroller，微控制器)电路17。为便于理解，以下以FPGA(Field Programmable Gate Array，现场可编程门阵列)器件作为可编程逻辑器件13的举例，但本发明并不以此为限，其也可以是其他类似FPGA的可编程逻辑器件。

承上述，本实施的数据编码电路10选用FPGA器件作为核心处理部件，其外围接口电路包括DVI解码电路11、动态随机存储器SDRAM1，SDRAM2、DVI编码电路15、MCU电路17以及其他必要电路例如FPGA配置电路(图1中未示出)等。本实施例中，为了实现高分辨率图像的实时快速处理，选用FPGA器件作为核心处理器，设计MCU电路17中的MCU作为FPGA器件的协同处理器以对FPGA器件进行基本的控制、获取其工作状态、交换数据等操作。动态随机存储器SDRAM1，SDRAM2完成视频信号大容量数据的存储。DVI解码电路11作为一种视频解码电路用于实现DVI信号格式转RGB格式，DVI编码电路15作为一种视频编码电路用于实现RGB格式转DVI信号格式；本实施例中，根据输入的信号格式的种类不同，也可以采用其他视频解码电路和视频编码电路，例如HDMI解码电路和HDMI编码电路，甚至是视频解码电路和视频编码电路所采用的视频信号格式不同，本发明在此不作限制。

更具体地，当设计要求能够最高支持1080P的高清视频图像处理、数据量大、数据处理速度快、连接系统的外围电路引脚多，可以选择处理速度快、具有15408个逻辑单元(LE)、56个M9K嵌入式存储器模块、4个锁相环、最大的用户I/O引脚数量为347个的EP3C16F484C8芯片作为可编程逻辑器件13。在DVI解码电路11和DVI编码电路15中，可以选用TI公司的TFP401芯片(DVI解码芯片)作为TMDS(TransmissionMinimized Differential Signaling，最小化传输差分信号)的接收器，同时选择TFP410作为DVI编码芯片；这两种芯片的特点是低功耗和低噪声，而且同时支持分辨率为1920×1080的DVI信号处理。一幅1920×1080的全彩图像位宽为24bits、占用内存大小约为48Mbits，要求数据处理速度快时，可以选用三星公司的两片K4S283233F-FC60作为动态随机存储器SDRAM1，SDRAM2进行乒乓缓存操作，这款芯片最高工作时钟为166MHz、存储空间大小为128Mbits，可以满足速度和空间的要求。

请参见图2，其为可编程逻辑器件13的内部主要功能模块示意图。本实施例中，可编程逻辑器件13充分结合“串并转换”、“乒乓操作”和“流水线”这些高速设计思想，以提高处理效率、实现系统的实时处理。不同分辨率视频信号的行、场同步信号，时钟频率，数据传输格式等有所不同。DVI解码电路11对输入的原始图像数据进行解码得到的解码后原始图像数据进入可编程逻辑器件13后，由分辨率识别模块131根据扩展显示标识数据(Extended Display Identification Data，简称EDID)进行原始图像数据的分辨率识别，根据识别的分辨率配置系统相关模块的参数。经过分辨率识别之后，原始图像数据进入输入缓存133进行缓存。输入缓存133的功能是将原始图像数据进行实时缓存并在RAM控制模块135的控制下按顺序存入外接的动态随机存储器例如SDRAM1、SDRAM2。此处两个动态随机存储器SDRAM1、SDRAM按照图像帧交替存储原始图像数据，在一帧图像时间里，其中一个动态随机存储器用于存储输入缓存133传输过来的原始图像数据，另一个动态随机存储器用于输出一帧原始图像数据到亚像素编码模块137进行亚像素下采样，从而实现数据的高速传输。亚像素编码模块137的功能是接收在RAM控制模块135的控制下从动态随机存储器SDRAM1、SDRAM2读出的原始图像数据，在MCU电路17的控制下对原始图像数据进行亚像素下采样，产生下采样图像数据(也即已改变分辨率的图像数据)给输出缓存139。输出缓存139的功能是将下采样图像数据按照标准显示格式输出给DVI编码电路15，之后由DVI编码电路15输出DVI信号格式的下采样图像数据作为新的视频源图像数据。

请参见图3，其为图2所示输入缓存133的实现框图。由于现有的SDRAM芯片每次最多只能读写256个数据，不能直接将一行原始图像数据存入动态随机存储器SDRAM1、SDRAM2中，所以需要设置输入缓存133。输入缓存133实现对DVI解码电路11解码后的原始图像数据的实时缓存，并在RAM控制模块135的控制下将原始图像数据写入动态随机存储器SDRAM1、SDRAM2中。当最高要求处理分辨率为1920×1080的原始图像数据，设置如图3所示的两个双口RAM，也即RAM1、RAM2，以用于交替按照像素行对原始图像数据进行逐行缓存，例如RAM1缓存奇数像素行图像数据、RAM2缓存偶数像素行图像数据；双口RAM(即RAM1、RAM2)的位宽可以设为32bits，容量设为2048。

请参见图4，其为图2所示亚像素编码模块137及输出缓存139的实现框图。亚像素编码模块137和输出缓存139之组合的功能是接收高分辨率原始图像数据并对其进行亚像素寻址与下采样，生成新的视频源图像数据输出给DVI编码电路15。例如，亚像素编码模块137包括四个位宽为32bits，容量为2048的双口RAM，也即RAM3、RAM4、RAM5及RAM6，每个RAM可以存储一个像素行原始图像数据。同一时刻，两个双口RAM例如RAM3、RAM4在FPGA的控制下对相邻两个像素行原始图像数据进行亚像素下采样(或称亚像素数据编码)以得到一个像素行下采样图像数据(后续将结合图5a及5b、图6a及6b进行详细说明)，另外两个双口RAM例如RAM5、RAM6缓存接下来的两个像素行原始图像数据，如此可以提高系统的工作效率。输出缓存139的功能是将下采样图像数据按照EDID标准输出给DVI编码电路15，其例如包括如图4所示的两个双口RAM，也即RAM7、RAM8，该两个双口RAM7、RAM8也可以具有输入缓存133中的双口RAM同样的设置，例如位宽为32bits、容量为2048。

请参见图5a及图5b，其为本发明实施例可编程逻辑器件进行3亚像素下采样所对应的物理亚像素排布方式和亚像素下采样原理示意图。

在图5a中，每一个物理像素(如虚线圆所标示)的3个物理亚像素呈三角形分布，所有物理亚像素等间距排列，使得各个物理亚像素之间呈现最大离散状态；这种排布的优点是发光面积大，可通过灵活的寻址与重构算法使得已有设备在感知分辨率上具有更大的提升空间。对于图5a所示的物理亚像素的三角形排布方式，本实施例的可编程逻辑器件13例如FPGA器件对输入的原始图像数据进行如图5b所示的亚像素寻址与下采样。图5b中虚线上方区域为输入的高分辨率全像素原始图像数据，虚线下方为经过亚像素寻址、下采样输出的下采样图像数据(或称亚像素颜色数据)。假设输入的原始图像数据的分辨率为6M×6N(列×行)，经过3亚像素寻址与下采样之后编码所得下采样图像的数据量下降为4M×3N。由此可见，3亚像素下采样能够较大程度减小显示数据量，同时不影响显示分辨率，这很大程度上可以降低高分辨图像对显示设备物理分辨率的要求。在此可以理解的是，亚像素采样技术实质上是抛开原有物理像素的束缚，以亚像素作为显示、寻址的基本单位，在不改变原有显示设备的条件相当于增加了点阵密度，提高了显示系统的采样率。

请参见图6a及图6b，其为本发明实施例可编程逻辑器件进行4亚像素下采样所对应的物理亚像素排布方式和亚像素下采样原理示意图。

在图6a中，每一个物理像素(如虚线圆所标示)的4个物理亚像素呈矩形分布，所有物理亚像素等间距排列，使得各个物理亚像素之间呈现最大离散状态；这种排布的优点是发光面积大，可通过灵活的寻址与重构算法使得已有设备在感知分辨率上具有更大的提升空间。对于图6a所示的物理亚像素的矩形排布方式，本实施例的可编程逻辑器件13例如FPGA器件对输入的原始图像数据进行如图6b所示的亚像素寻址与下采样。图6b中虚线上方区域为输入的高分辨率全像素原始图像数据，虚线下方为经过亚像素寻址、下采样输出的下采样图像数据(或称亚像素颜色数据)。假设输入的原始图像数据的分辨率为6M×6N，经过4亚像素寻址与下采样之后编码所得下采样图像的数据量下降为3M×3N。由此可见，4亚像素下采样能够较大程度减小显示数据量，同时不影响显示分辨率，这很大程度上可以降低高分辨图像对显示设备物理分辨率的要求。

另外，值得一提的是，大部分DVI编解码电路中传输的是24位真彩色(R、G、B各8位)数据，而在图6b所示的4亚像素下采样中得到的每4个亚像素32位数据组成的一个新像素，通过一个时钟无法完成一个新像素的传送。虽然实际的数据传输方式可以有多种，这里建议采用图7所示的方式，图7中带箭头的虚线反映了数据实际传输时亚像素数据的重新组合过程，也即下采样图像数据中同一个像素行的各个像素数据中的4个亚像素颜色数据被分拆至两个传输像素数据(图7中的3亚像素数据组合)中进行输出，相应地图2中的可编程逻辑器件13中可以进一步配置输出控制模块以控制输出缓存139来实现4亚像素颜色数据分拆输出的功能。此外，可以理解的是，在4亚像素矩形排布的显示器端接收像素数据后可再对比图7与图6b进行像素数据的还原。

请参见图8，其为采用图1所示数据编码电路的LED显示系统的结构示意图。如图8所示，数据编码电路10接收上位机显卡输出的原始图像数据并对其进行亚像素下采样后输出下采样图像数据，之后下采样图像数据依序经LED显示屏控制系统80中的发送卡81及接收卡83做相应的处理后驱动控制LED显示屏100进行相应的画面显示。图8中的LED显示屏控制系统80为现有技术的LED显示屏控制系统，在此不作详细描述。

请参见图9，其为将图1所示数据编码电路的亚像素下采样功能整合至发送卡的LED显示系统的结构示意图。如图9所示，LED显示屏控制系统90接收上位机显卡输出的原始图像数据并进行相应处理后驱动控制LED显示屏100进行画面显示。其中，LED显示屏控制系统90包括发送卡91和接收卡93，接收卡93的结构采用现有技术因而在此不作详细说明。至于发送卡91，其作为一种LED显示屏控制卡，包括：DVI解码电路11、可编程逻辑器件913、动态随机存储器SDRAM1，SDRAM2、MCU电路17和网络编码电路915；其中，DVI解码电路11、动态随机存储器SDRAM1，SDRAM2、和MCU电路17的结构及功能与图1相同，在此不再赘述；网络编码电路915采用现有技术中的网络编码器因而在此不作详细说明；对于可编程逻辑器件913，其除了具有图2所示的功能模块之外，为实现发送卡功能，其通常还有配置有并串转换模块(例如24bit转8bit模块)、网络输出模块、视频数据分割模块等等本领域技术人员所熟知的功能模块。

另外，在本发明其他实施例中，还可以把图2所示的可编程逻辑器件的主要功能模块(对应亚像素下采样功能)整合至其他LED显示屏控制卡，例如整合至异步控制卡。此外，上述LED显示屏控制卡例如发送卡91上的MCU电路17也可以替换成包含ARM等处理器的微处理器电路；以异步控制卡为例，因为通常其本身就设置有ARM处理器，所以无需再额外设置MCU。

综上所述，本发明上述实施例可达成以下一个或几个有益效果：(1)能够提高平板显示器的系统感知分辨率，可以应用到多种平板显示器上，且在同一显示器上实现更高分辨率画面的清晰显示，降低了显示效果对硬件系统物理分辨率的苛刻要求；(2)能够提升LED显示屏显示能力，在不改变原有LED显示屏控制系统的条件下实现了亚像素采样技术，减小由于传统提升显示分辨率方法带来的成本增加问题；(3)可以根据LED显示屏灯点的排布特点选择合适的亚像素采样方式进行编码，输出更适合的视频源图像数据给LED显示屏控制系统，从而能够提升对不同灯点排布LED显示屏的兼容性。

本文中应用了具体个例对本发明基于可编程逻辑器件的亚像素下采样方法、可编程逻辑器件、基于亚像素下采样的数据编码电路、LED显示屏控制卡以及LED显示屏控制系统的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (15)

1.一种亚像素下采样方法，应用于配置有外接RAM的可编程逻辑器件；其特征在于，所述亚像素下采样方法包括步骤：

(S1)识别输入的原始图像数据的分辨率；

(S2)在识别所述分辨率后，利用输入缓存对所述输入的原始图像数据按照像素行进行逐行缓存；

(S3)将逐行缓存至所述输入缓存的原始图像数据写入至所述外接RAM；

(S4)从所述外接RAM读出存储的原始图像数据进行亚像素下采样以得到下采样图像数据；

(S5)利用输出缓存对所述下采样图像数据按照像素行进行逐行缓存以供输出。

2.如权利要求1所述的亚像素下采样方法，其特征在于，所述步骤(S4)包括：

将从所述外接RAM读出的每相邻两个像素行原始图像数据分别存储至所述可编程逻辑器件的两个内部RAM；

对所述两个内部RAM分别存储的所述相邻两个像素行原始图像数据进行亚像素下采样以得到一个像素行下采样图像数据并缓存至所述输出缓存。

3.如权利要求1所述的亚像素下采样方法，其特征在于，在步骤(S4)中，所述亚像素下采样为3亚像素下采样或4亚像素下采样；当所述输入的原始图像数据的分辨率为6M×6N，进行所述3亚像素下采样时得到的下采样图像数据的分辨率为4M×3N，进行所述4亚像素下采样时得到的下采样图像数据的分辨率为3M×3N。

4.如权利要求3所述的亚像素下采样方法，其特征在于，当所述亚像素下采样为所述4亚像素下采样时，所述亚像素下采样方法还包括步骤：

将逐行缓存至所述输出缓存的同一像素行下采样图像数据中的每一个像素数据的四个亚像素数据分拆至两个传输像素数据中进行输出。

5.一种可编程逻辑器件，其特征在于，包括：

分辨率识别模块，用于识别输入的原始图像数据的分辨率；

输入缓存，用于在识别所述分辨率后对所述输入的原始图像数据按照像素行进行逐行缓存；

RAM控制模块，用于控制将逐行缓存至所述输入缓存的原始图像数据写入所述可编程逻辑器件的外接RAM；

亚像素编码模块，用于接收在所述RAM控制模块控制下从所述外接RAM读出的原始图像数据并对所接收的原始图像数据进行亚像素下采样以得到下采样图像数据；

输出缓存，用于对所述下采样图像数据按照像素行进行逐行缓存以供输出。

6.如权利要求5所述的可编程逻辑器件，其特征在于，所述输入缓存包括第一双口RAM和第二双口RAM，所述第一双口RAM和所述第二双口RAM用于按照像素行交替对所述输入的原始图像数据进行逐行缓存。

7.如权利要求5所述的可编程逻辑器件，其特征在于，当所述外接RAM包括第一动态随机存储器和第二动态随机存储器时，所述RAM控制模块用于按照图像帧交替向所述第一动态随机存储器和所述第二动态随机存储器存储原始图像数据。

8.如权利要求5所述的可编程逻辑器件，其特征在于，所述亚像素数据编码模块包括第三双口RAM、第四双口RAM、第五双口RAM和第六双口RAM；在对所述第三双口RAM和所述第四双口RAM分别存储的相邻两个像素行原始图像数据进行所述亚像素下采样的过程中，所述第五双口RAM和所述第六双口RAM分别接收并存储在所述外接RAM控制模块的控制下从所述外接RAM读出的下一相邻两个像素行原始图像数据。

9.如权利要求5所述的可编程逻辑器件，其特征在于，所述输出缓存包括第七双口RAM和第八双口RAM，所述第七双口RAM和所述第八双口RAM用于按照像素行交替对所述下采样图像数据进行逐行缓存。

10.如权利要求5所述的可编程逻辑器件，其特征在于，还包括输出控制模块，用于当所述亚像素下采样为所述4亚像素下采样时将逐行缓存至所述输出缓存的同一像素行下采样图像数据中的每一个像素数据的四个亚像素数据分拆至两个传输像素数据中进行输出。

11.一种基于亚像素下采样的数据编码电路，其特征在于，包括：

视频解码电路，用于对输入的预定信号格式的原始图像数据进行视频解码；

微控制器电路；

可编程逻辑器件，电连接所述视频解码电路和所述微控制器电路且用于接受所述微控制器电路的控制对解码后的原始图像数据进行亚像素下采样得到下采样图像数据；

动态随机存储器，外接于所述可编程逻辑器件；以及

视频编码电路，电连接所述可编程逻辑器件且用于对所述下采样图像数据进行视频编码以产生具有所述预定信号格式的下采样图像数据作为输出。

12.如权利要求11所述的数据编码电路，其特征在于，所述视频解码电路和所述视频编码电路分别为DVI解码电路和DVI编码电路。

13.如权利要求11所述的数据编码电路，其特征在于，所述可编程逻辑器件为FPGA器件；所述动态随机存储器包括第一动态随机存储器和第二动态随机存储器，所述第一动态随机存储器和所述第二动态随机存储器用于接受所述可编程逻辑器件的控制按照图像帧交替存储所述解码后的原始图像数据。

14.一种LED显示屏控制卡，适于电连接LED显示屏；其特征在于，所述LED显示屏控制卡包括微控制器电路或微处理器电路、以及如权利要求5至10任意一项所述的可编程逻辑器件，所述微控制器电路或微处理器电路电连接所述可编程逻辑器以用于控制所述可编程逻辑器件进行所述亚像素下采样。

15.一种LED显示屏控制系统，适于驱动LED显示屏进行图像显示，所述LED显示屏控制系统包括发送卡和接收卡，所述发送卡适于电接收上位机以获取欲显示图像数据，所述接收卡适于电连接在所述发送卡和所述LED显示屏之间，所述发送卡包括视频解码电路和网络编码电路；其特征在于，所述发送卡还包括微控制器电路和如权利要求5至10任意一项所述的可编程逻辑器件，所述可编程逻辑器件电连接在所述视频解码电路和所述网络编码电路之间，所述微控制器电路电连接所述可编程逻辑器以用于控制所述可编程逻辑器件进行所述亚像素下采样。