CN112055159A - 画质处理装置和显示设备 - Google Patents
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Abstract
本发明提供一种画质处理装置和显示设备。该画质处理装置中VBO接收处理模块用于将图像信号进行映射处理后发送到图像拼接模块和发送模块；图像信号至少包括一帧图像的第一1/N帧像素数据；发送模块用于将第一1/N帧的边缘像素数据发送给用于处理第二1/N帧像素数据的装置；第一1/N帧的边缘像素数据为第一1/N帧像素数据中与第二1/N帧像素数据相邻的数据；接收模块用于将接收到的第二1/N帧的边缘像素数据经过映射处理后发送给图像拼接模块；图像拼接模块用于将映射处理后的第一1/N帧像素数据和第二1/N帧的边缘像素数据进行拼接。本发明实施例实现了多个芯片联合接收处理像素数据。
Description
技术领域
本发明涉及图像处理技术领域，尤其涉及一种画质处理装置和显示设备。
背景技术
V-by-One(video by one，简称VBO)作为目前传输高分辨率视频信号的通用接口，广泛用于视频处理芯片中。视频处理芯片之间通过VBO接口来传输信号。随着人们对画质效果的需求增高，目前一些电视或者显示器厂家会使用一颗音视频处理系统级芯片(Systemon Chip，简称SOC)，再加一颗画质增强芯片的方法来提高画质效果。
相关技术中，若前端SOC发送的信号是经过帧率转换(Frame Rate Converter简称FRC)处理的高帧频信号(如120Hz)或者是高分辨率8k4k信号，发送VBO信号通道(lane)数就会成倍增加，需要画质增强芯片支持这种高帧频或高分辨率方案，但是上述方案的应用量很少，成本较高。
发明内容
本发明提供一种画质处理装置和显示设备，以实现在接收VBO信号通道(lane)数较少的情况下支持高帧频或高分辨率信号的接收，成本较低。
第一方面，本发明提供一种画质处理装置，包括：
发送模块、VBO接收处理模块、接收模块、图像拼接模块；
其中，所述VBO接收处理模块，与所述图像拼接模块和所述发送模块连接，所述VBO接收处理模块用于将接收到的图像信号进行映射处理后发送到所述图像拼接模块和所述发送模块；所述图像信号至少包括一帧图像的第一1/N帧像素数据，N为大于1的整数；
所述发送模块，用于将映射处理后的图像信号中第一1/N帧像素数据的边缘像素数据进行映射处理后发送给用于处理所述第二1/N帧像素数据的画质处理装置；所述第一1/N帧的边缘像素数据为所述第一1/N帧像素数据中与第二1/N帧像素数据相邻的边缘像素数据；
所述接收模块，与所述图像拼接模块连接，用于接收第二1/N帧像素数据的边缘像素数据，并经过映射处理后发送给所述图像拼接模块；所述第二1/N帧像素数据的边缘像素数据为所述第二1/N帧像素数据中与所述第一1/N帧像素数据相邻的边缘像素数据；
所述图像拼接模块，用于将所述VBO接收处理模块映射处理后的第一1/N帧像素数据和所述接收模块映射处理后的第二1/N帧像素数据的边缘像素数据进行拼接。
第二方面，本发明实施例提供一种显示设备，包括：
显示屏、系统级芯片SOC和如第一方面中任一项所述的画质处理装置；
其中，所述SOC与所述画质处理装置连接，所述SOC用于向所述画质处理装置输出图像信号；
所述显示屏用于根据所述画质处理装置输出的图像数据进行显示。
本发明实施例提供的画质处理装置和显示设备，画质处理装置包括：发送模块、VBO接收处理模块、接收模块、图像拼接模块；其中所述VBO接收处理模块用于将接收到的图像信号进行映射处理后发送到所述图像拼接模块和所述发送模块；所述图像信号至少包括一帧图像的第一1/N帧像素数据，所述发送模块，用于将映射处理后的图像信号中第一1/N帧像素数据的边缘像素数据进行映射处理后发送给用于处理所述第二1/N帧像素数据的画质处理装置；所述第一1/N帧的边缘像素数据为所述第一1/N帧像素数据中与第二1/N帧像素数据相邻的边缘像素数据；所述接收模块，用于接收第二1/N帧像素数据的边缘像素数据，并经过映射处理后发送给所述图像拼接模块；所述第二1/N帧像素数据的边缘像素数据为所述第二1/N帧像素数据中与所述第一1/N帧像素数据相邻的边缘像素数据；所述图像拼接模块，用于将所述VBO接收处理模块映射处理后的第一1/N帧像素数据和所述接收模块映射处理后的第二1/N帧像素数据的边缘像素数据进行拼接，上述方案中可以通过多个画质处理装置联合接收处理一帧图像数据，能减少单芯片的VBO信号lane数，从而减少接口面积，同时能降低芯片内部画质处理装置数据的吞吐量，可以大大降低像素时钟频率或者降低像素并行数量，从而降低芯片成本。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
图1为本发明一实施例提供的系统结构图；
图2为本发明一实施例的一帧图像分块示意图；
图3是本发明提供的画质处理装置一实施例的结构示意图；
图4是本发明提供的画质处理装置另一实施例的结构示意图；
图5是本发明提供的一实施例的映射格式示意图；
图6是本发明提供的画质处理装置一实施例的图像拼接模块结构示意图；
图7是本发明提供的画质处理装置另一实施例的图像拼接模块结构示意图；
图8是本发明提供的显示设备实施例的结构示意图。
通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
本发明的说明书和权利要求书及所述附图中的术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
首先对本发明所涉及的名词进行解释：
双芯片模式，是指两个芯片联合接收处理一帧图像的内容，本发明实施例的方法还可以应用于多芯片模式。
单芯片模式，是指一个芯片接收处理一帧图像的内容。
进一步，对本发明技术方案的应用场景进行介绍：
本发明实施例提供的方案，可以应用于视频处理芯片中，针对前一级芯片发送VBO信号lane个数大于或等于后一级芯片的接收VBO信号lane个数，后一级芯片可以采用多个芯片联合接收前一级芯片的数据，从而可以满足单芯片支持低lane数(如4k2k@60hz8lane)接收的同时，又可以满足两颗芯片支持高lane数(如4k2K@120hz 16lane)的接收，在需要支持高lane数应用不多的情况下，大大降低了单芯片的成本，又提高了芯片的适用范围。本发明实施例的方案也可以用于fpga项目中，在fpga资源紧张同时跑不了很高时序的情况下，可以进行fpga拼接实现对视频数据的处理。
以下实施例中以前一级芯片为SOC，后一级芯片为画质处理芯片，后一级芯片通过两个芯片联合接收为例进行说明，其中画质处理装置设置在画质处理芯片中。
本发明实施例的方案可以应用于显示设备中，例如包括电视机、计算机显示器等设备。
如图1所示，假设前端SOC发送的信号是经过FRC处理的高帧频信号120Hz或者是高分辨率8k4k信号，发送VBO信号lane数就会成倍增加，画质处理芯片如果支持这种方案，则后续的应用量会很少，芯片成本比较高，但若又不想完全放弃对高帧频或者高分辨方案的支持，可以考虑使用两颗芯片对前端高lane数信号做画质增强处理，一颗芯片处理半帧图像内容，这样能减少单芯片的VBO信号lane数，从而减少接口面积，同时能降低芯片内部画质处理装置数据的吞吐量，可以大大降低像素时钟频率或者降低像素并行数量，从而降低芯片成本。
由于画质处理芯片内部画质处理装置处理一个位置的像素需要周围其他像素的信息，使用两颗芯片分别处理半帧图像内容时，对于半帧边界像素的处理需要另外半帧开头或结束某些像素的内容，若当前处理的是左半帧图像，需要右半帧开头一段像素；若当前处理的是右半帧图像，需要左半帧结束一段像素(如图2中1,0块所指的位置)。由于单颗芯片只能看到半帧图像内容，需要与之配合的另外一颗芯片传送过来另外半帧的边缘像素数据。
下面以具体的实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图3是本发明提供的画质处理装置一实施例的结构示意图。如图3所示，本实施例提供的画质处理装置，包括：
发送模块、VBO接收处理模块、接收模块、图像拼接模块；
其中，所述VBO接收处理模块，与所述图像拼接模块和所述发送模块连接，所述VBO接收处理模块用于将接收到的图像信号进行映射处理后发送到所述图像拼接模块和所述发送模块；所述图像信号至少包括一帧图像的第一1/N帧像素数据，N为大于1的整数；第一1/N帧像素数据为一帧图像的任一1/N帧像素数据；
所述发送模块，用于将映射处理后的图像信号中第一1/N帧像素数据的边缘像素数据进行映射处理后发送给用于处理所述第二1/N帧像素数据的画质处理装置；所述第一1/N帧的边缘像素数据为所述第一1/N帧像素数据中与第二1/N帧像素数据相邻的边缘像素数据；
所述接收模块，与所述图像拼接模块连接，用于接收第二1/N帧像素数据的边缘像素数据，并经过映射处理后发送给所述图像拼接模块；所述第二1/N帧像素数据的边缘像素数据为所述第二1/N帧像素数据中与所述第一1/N帧像素数据相邻的边缘像素数据；
所述图像拼接模块，用于将所述VBO接收处理模块映射处理后的第一1/N帧像素数据和所述接收模块映射处理后的第二1/N帧像素数据的边缘像素数据进行拼接。
具体的，本实施例中以N等于2为例进行说明，将一帧图像分为左半帧和右半帧，两个芯片的画质处理装置分别处理两个半帧的图像数据。
VBO接收处理模块接收前一级芯片发送的图像信号(第一1/2帧，例如左半帧)，经过映射处理后发送给图像拼接模块以及发送模块；发送模块将左半帧像素数据中与右半帧(即第二1/2帧)像素数据相邻的边缘像素数据(即图2中0块的像素数据)经过映射处理后发送给另外一个画质处理装置(处理该右半帧像素数据的画质处理装置)。边缘像素数据的数据量可以根据实际图像处理的需求确定，本发明实施例对此并不限定。
接收模块，接收另外一个画质处理芯片中的画质处理装置发送的右半帧像素数据中与左半帧像素数据相邻的边缘像素数据，即图2中1块的像素数据，经过映射处理后发送给图像拼接模块。
图像拼接模块，将接收模块发送的映射处理后的右半帧像素数据的边缘像素数据(即图2中1块的像素数据)以及VBO接收处理模块发送的映射处理后的左半帧像素数据，进行拼接。
本实施例的画质处理装置，包括：发送模块、VBO接收处理模块、接收模块、图像拼接模块；其中所述VBO接收处理模块用于将接收到的图像信号进行映射处理后发送到所述图像拼接模块和所述发送模块；所述图像信号至少包括一帧图像的第一1/N帧像素数据，所述发送模块，用于将映射处理后的图像信号中第一1/N帧像素数据的边缘像素数据进行映射处理后发送给用于处理所述第二1/N帧像素数据的画质处理装置；所述第一1/N帧的边缘像素数据为所述第一1/N帧像素数据中与第二1/N帧像素数据相邻的边缘像素数据；所述接收模块，用于接收第二1/N帧像素数据的边缘像素数据，并经过映射处理后发送给所述图像拼接模块；所述第二1/N帧像素数据的边缘像素数据为所述第二1/N帧像素数据中与所述第一1/N帧像素数据相邻的边缘像素数据；所述图像拼接模块，用于将所述VBO接收处理模块映射处理后的第一1/N帧像素数据和所述接收模块映射处理后的第二1/N帧像素数据的边缘像素数据进行拼接，上述方案中可以通过多个画质处理装置联合接收处理一帧图像数据，能减少单芯片的VBO信号lane数，从而减少接口面积，同时能降低芯片内部画质处理装置数据的吞吐量，可以大大降低像素时钟频率或者降低像素并行数量，从而降低芯片成本。
在上述实施例的基础上，进一步的，如图4所示，接收模块，包括：
接收单元，与所述接收单元连接的第一映射单元；
其中，所述接收单元，用于接收所述第二1/N帧像素数据的边缘像素数据，并将所述第二1/N帧像素数据的边缘像素数据转换为并行的数字低电压差分信号；
所述第一映射单元，用于将并行的数字低电压差分信号根据预设的第一映射格式进行映射处理，并将映射处理后的第二1/N帧像素数据的边缘像素数据发送给所述图像拼接单元。
进一步的，所述发送模块，包括：
发送单元，与所述发送单元连接的第二映射单元；
其中，所述第二映射单元，用于将所述VBO接收处理模块发送的图像信号中第一1/N帧像素数据的边缘像素数据根据预设的第二映射格式进行映射处理后发送给所述发送单元；
所述发送单元，用于将映射处理后的第一1/N帧像素数据的边缘像素数据，转换成串行模拟低电压差分信号发送给处理所述第二1/N帧的图像处理装置。
具体的，第二映射单元对VBO映射单元输出的第一指示信号(即像素数据有效的指示信号)进行计数，当统计到半帧总数据量(可以通过寄存器配置)减去边缘像素数据总数据量(边缘像素数据总数据量可以通过寄存器配置)的值时，开始发送接收到的像素数据，边缘像素数据每一行的总数据量也可以通过寄存器配置；边缘像素数据的每一行都按照上述方式进行发送。
进一步的，如图4所示，VBO接收处理模块，包括：
依次连接的VBO接收单元、VBO接收控制单元和VBO映射单元；
其中，所述VBO接收单元，用于将接收到的所述图像信号进行数字并行转换；
所述VBO接收控制单元，用于向前一级芯片的VBO发送控制单元反馈握手信号；所述握手信号用于指示当前时钟数据恢复CDR锁相环PLL是否锁定；
所述VBO映射单元，用于将数字并行转换后的图像信号根据预设的第三映射格式进行映射处理后发送到所述图像拼接模块。
具体的，本发明实施例的画质处理装置包括接收低lane数VBO信号的VBO接收处理模块，VBO接收处理模块中的VBO接收单元负责将串行模拟的VBO信号转化成数字并行VBO信号。VBO接收控制单元负责VBO协议解码，按照VBO协议VBO接收控制单元需要向前一级芯片的VBO发送控制单元反馈有效的当前时钟数据恢复CDR锁相环(Phase Locked Loop，简称PLL)是否锁定的握手信号，在双芯片模式下，需要将两个下一级芯片(画质处理装置所处的芯片)的握手信号相或之后送到前一级芯片的VBO信号发送端，如图4中或门的操作。VBO映射单元负责根据映射格式重新排列成正常帧像素序列发送到图像拼接模块。
接收模块和发送模块可以采用低成本低速率的低电压差分信号(Low-VoltageDifferential Signaling，简称LVDS)实现。接收单元将串行模拟的LVDS信号转化成数字并行LVDS信号，第一映射单元负责按照自定义即预设的映射格式重新排列外部传过来的第二1/N帧像素数据的边缘像素数据，作为图像拼接模块的第二路输入。
图像拼接模块输出有两个选择，一个是将VBO接收处理模块接收的数据直接输出，可以应用于单芯片模式中接收少于支持的最大VBO lane数的视频信号，另一是将VBO接收处理模块接收的半帧像素数据(即第一1/N帧像素数据)和第一映射单元输出的另外半帧像素数据的边缘像素数据(第二1/N帧像素数据的边缘像素数据)做拼接，合成正常的视频流，这个操作根据VBO接收处理模块接收的是左半帧数据还是右半帧数据，将第一映射单元的边缘数据数据拼接到半帧后或者半帧前。
第二映射单元将当VBO接收处理模块接收到的半帧像素数据中与另外半帧像素数据相邻的边缘像素数据按照自定义即预设的映射格式进行映射处理，之后通过发送单元转换成串行模拟LVDS信号发送到处理另外半帧像素数据的芯片。
其中，边缘像素数据可以采用JEIDA格式映射，如图5所示，一组编码数据用于传输时钟，5组编码数据(即组0，组1，组2，组3，组4)用于传输R，G，B的10bit像素数据。
在本发明的一实施例中，在边缘像素数据无效的时间段内可以与另外一个芯片之间相互发送视频处理的全局数据。例如可以通过编码组3和组4的REV两个bit的数据来通知对方当前发送的数据是全局数据，两bit可以发送4种不同的全局数据，全局数据的内容可以自定义，比如可以传输握手信息等。
在上述实施例的基础上，进一步的，如图6所示，图像拼接模块，具体可以包括：
第一写控制单元、第一缓存单元、指示单元、第二写控制单元、第二缓存单元、第一读控制单元、第二读控制单元和复用单元；
其中，所述第一写控制单元的一端与所述VBO接收处理模块连接，所述第一写控制单元的另一端与所述第一缓存单元连接，所述第一写控制单元用于根据所述VBO接收处理模块发送的第一指示信号控制所述第一1/N帧像素数据写入所述第一缓存单元；
所述第二写控制单元的一端与所述接收模块连接，所述第二写控制单元的另一端与所述第二缓存单元连接，所述第二写控制单元用于根据所述接收模块的第二指示信号控制所述第二1/N帧像素数据的边缘像素数据写入所述第二缓存单元；
所述指示单元的一端与所述VBO接收处理模块连接，所述指示单元的另一端分别与所述第一读控制单元和所述第二读控制单元连接，所述指示单元，用于根据所述VBO接收处理模块发送的第一指示信号生成读指示信号，并将所述读指示信号发送给所述第一读控制单元和所述第二读控制单元；
所述第一读控制单元，用于根据所述读指示信号读取所述第一缓存单元的所述第一1/N帧像素数据；
所述第二读控制单元，用于根据所述读指示信号读取所述第二缓存单元的所述第二1/N帧像素数据的边缘像素数据；
所述复用单元，用于将从所述第一缓存单元读取的所述第一1/N帧像素数据，以及从所述第二缓存单元读取的所述第二1/N帧像素数据的边缘像素数据进行拼接，并将拼接后的图像数据输出。
具体的，如图6所示，发送模块的第二映射单元接收VBO接收处理模块发送的像素数据，可以通过寄存器配置半帧图像的右边边缘像素数据(图2中0块，即左半帧的边缘像素数据)或者，发送半帧图像的左边边缘像素数据(图2中1块，即右半帧的边缘像素数据)；第二映射单元通过寄存器配置边缘像素数据的数据量(inter_cnt)，通过寄存器配置半帧像素数据的数据量(pix_cnt)。第一映射单元输出解码之后的另外半帧的边缘像素数据(intr_dat)和该intr_dat的有效指示信号(即第二指示信号)。
图像拼接模块输入数据有VBO接收处理模块的VBO映射单元发送的半帧像素数据(pix_dat)、该pix_dat的有效指示信号(即第一指示信号)，以及接收模块的第一映射单元发送的边缘像素数据。
进一步的，指示单元，具体用于：
根据所述第一指示信号中第二行信号开始重新生成读指示信号；所述读指示信号的长度为所述第一1/N帧像素数据的个数，与所述第二1/N帧的边缘像素数据的个数之和。
具体的，指示单元负责产生输出的读指示信号，具体操作为：屏蔽掉输入的半帧长度的第一指示信号的第一行，从第一指示信号的第二行开始重新生成读指示信号，长度为pix_cnt+inter_cnt个时钟长度。
进一步的，在本发明的一实施例中，第一缓存单元，包括两个乒乓缓存子单元；所述第一缓存单元中的两个乒乓缓存子单元用于根据所述第一指示信号的控制交替接收所述第一1/N帧像素数据的每一行像素数据；
所述第二缓存单元，包括两个乒乓缓存子单元；所述第二缓存单元中的两个乒乓缓存子单元用于根据所述第二指示信号的控制交替接收所述第二1/N帧的边缘像素数据的每一行像素数据；所述第二1/N帧的边缘像素数据的每一行像素数据的个数是根据多个画质处理装置需要的最大值配置的。
具体的，图像拼接模块中的第一缓存单元和第二缓存单元，分别包括两个乒乓缓存子单元，即乒乓buffer，单个乒乓buffer的深度为半行深度(即半帧图像的一行深度)。第一写控制单元控制第一缓存单元的乒乓buffer的写入操作。当半帧像素数据有效时即第一指示信号为高，控制写入乒乓buffer中的第一个buffer，直到写完当前行像素数据，到下一行像素数据的第一指示信号有效时控制写入到第二个buffer，第一缓存单元按照这种buffer切换顺序和时序进行。
第二写控制单元控制第二缓存单元的乒乓buffer的写入操作，当边缘像素数据有效时即第二指示信号为高，控制写入乒乓buffer中的第一个buffer，直到写完当前行的边缘像素数据，到下一行边缘像素数据的第二指示信号有效时控制写入到第二个buffer，第二缓存单元按照这种buffer切换顺序和时序进行。
边缘像素数据的每一行像素数据的个数是根据多个画质处理装置需要的最大值配置的，例如根据处理左半帧像素数据的画质处理装置以及处理右半帧像素数据的画质处理装置需要的边缘像素数据的个数的最大值进行配置。
其中，所述第一读控制单元，具体用于根据所述第一1/N帧像素数据与所述第二1/N帧像素数据的相邻关系和所述读指示信号，确定读取所述第一1/N帧像素数据的时机，根据读取所述第一1/N帧像素数据的时机读取所述第一缓存单元中的所述第一1/N帧像素数据；所述相邻关系表示所述第一1/N帧像素数据位于所述第二1/N帧像素数据的左侧或右侧；
所述第二读控制单元，具体用于根据所述第一1/N帧像素数据与所述第二1/N帧像素数据的相邻关系和所述读指示信号，确定读取所述第二1/N帧像素数据的边缘像素数据的时机，根据读取所述第二1/N帧像素数据的边缘像素数据的时机读取所述第二缓存单元的所述第二1/N帧像素数据的边缘像素数据，所述相邻关系表示所述第一1/N帧位于所述第二1/N帧的左侧或右侧。
具体的，第一缓存单元的乒乓buffer和第二缓存单元的乒乓buffer的读操作分别由第一读控制单元和第二读控制单元控制。指示单元输出读指示信号之后，第一读控制单元根据当前第一缓存单元中乒乓buffer中缓存的是左半帧数据还是右半帧数据决定读第一缓存单元中乒乓buffer的时间(通过寄存器输出的配置信息确定是左半帧还是右半帧，也可以通过该配置信息确定相邻关系)，如果第一缓存单元缓存的是左半帧数据，拼接之后的数据格式应该是左半帧像素数据+右半帧的边缘像素数据，所以读指示信号有效之后第一缓存单元的乒乓buffer最先开始读操作，直到读完pix_cnt个数据，下一行读指示信号有效时切换到另一行buffer读取；如果第一缓存单元缓存的是右半帧数据，拼接之后的数据格式应该是左半帧的边缘像素数据+右半帧像素数据，所以需要计数inter_cnt个时钟的读指示信号(这段时间读取的是左半帧的边缘像素数据)之后再开始右半帧像素数据的读操作，直到读完pix_cnt个数据。
边缘像素数据的读操作由第二读控制单元控制，与左半帧或右半帧数据的读操作相反。当第一缓存单元缓存的是左半帧数据时，统计完pix_cnt个时钟读指示信号有效之后，开始进行第二缓存单元的乒乓buffer的读操作，直到读完intr_cnt个像素数据；当第一缓存单元缓存的是右半帧数据时，读指示信号有效即开始第二缓存单元的乒乓buffer读操作，直到读完intr_cnt个像素数据。第二缓存单元的乒乓buffer也是读完一个buffer，下一次读指示信号有效时切换到另外一个buffer进行读操作。
其中，本发明实施例中是先缓存完成半帧图像的一行数据和一行边缘像素数据之后再开始读取第一缓存单元和第二缓存单元的数据，消除了两颗芯片之间指示信号时间差。
本发明实施例中第二缓存单元的乒乓buffer的深度可以为256，最大支持拼接256个边缘像素数据；第二缓存单元的乒乓buffer可以使用双端口随机存取存储ram，写入时钟是LVDS时钟，读取时钟是第一1/N帧像素数据的时钟，起到了时钟转换的作用。
进一步的，如图7所示，复用单元，包括：
第一复用子单元、第二复用子单元和第三复用子单元；
其中，所述第一复用子单元，用于将所述第一读控制单元读取的所述第一1/N帧像素数据，以及所述第二读控制单元读取的所述第二1/N帧的边缘像素数据进行拼接，并将拼接后的图像数据输出至所述第二复用子单元；
所述第二复用子单元，用于将所述第一复用子单元输出的所述拼接后的图像数据输出；
所述第三复用子单元，用于将所述读指示信号输出。
具体的，第一复用子单元负责将从第一缓存单元和第二缓存单元中读取出来的半帧像素数据和另外半帧的边缘像素数据选择输出，也就是做边缘像素数据和半帧像素数据的拼接，第二复用子单元是选择输出拼接之后的图像数据还是从VBO接收处理模块接收的像素数据，前者用于双芯片模式或多芯片模式，后者用于单芯片模式；第三复用子单元是选择输出读指示信号或第一指示信号，前者用于双芯片模式或多芯片模式，后者用于单芯片模式。
第一复用子单元还可以接收指示单元输出的读指示信号，该读指示信号可以延时一个时钟后(即经过图中的D模块)输出至第一复用子单元。
双芯片模式下，VBO接收处理模块和VBO发送接口模块接收和发送的像素数据应该是按照两分区或者以上分区格式映射的，不支持一分区映射。例如两分区，对于8lane来说，分成两个半帧，每个半帧通过4lane发送接收。
进一步，在单芯片模式中，VBO接收处理模块，还可以接收至少包括一帧图像的图像信号，并将接收到的图像信号进行映射处理后发送到所述图像拼接模块，并输出。
相应的，第二复用子单元，用于将所述VBO接收处理模块输出的像素数据输出；第三复用子单元，用于将所述VBO接收处理模块输出的第一指示信号输出。
具体的，即VBO接收处理模块也可以接收完整的一帧图像的像素数据，之后通过图像拼接模块输出，并不需要图像拼接模块进行缓存、拼接等操作。
第二复用子单元通过寄存器输出的配置信息指示输出哪种信号，即是输出第一复用子单元输出的拼接后的图像信号，还是直接将VBO接收处理模块输出的像素数据输出。
第三复用子单元通过寄存器输出的配置信息指示输出哪种信号，即是直接将VBO接收处理模块输出的第一指示信号输出，还是将指示单元输出的读指示信号输出，其中读指示信号可以经过图中的D模块延时一个时钟输出。其中，D模块可以为锁存器。
在上述实施例的基础上，进一步的，如图4所示，画质处理装置还可以包括：
图像处理模块和VBO发送接口模块；
其中，所述图像处理模块的一端与所述图像拼接模块的输出端连接，所述图像处理模块的另一端与所述VBO发送接口模块的一端连接；
所述图像处理模块，用于对所述图像拼接模块输出的图像数据进行画质增强处理；
所述VBO发送接口模块，用于将所述图像处理模块画质增强处理后的图像数据输出至下一级芯片或显示模块。
具体的，画质处理装置还可以包括图像处理模块，对图像拼接模块输出的图像数据进行画质增强处理，然后通过VBO发送接口模块输出至下一级芯片继续处理或输出至显示模块进行显示。
图8为本发明提供的显示设备实施例的结构图，如图8所示，该显示设备包括：
显示屏、系统级芯片SOC和如前述任一实施例所述的画质处理装置；
其中，所述SOC与所述画质处理装置连接，所述SOC用于向所述画质处理装置输出图像信号；
所述显示屏用于根据所述画质处理装置输出的图像数据进行显示。
其中，画质处理装置可以设置在画质处理芯片中。
上述部件可以通过一条或多条总线进行通信。
其中，画质处理装置的实现原理和技术效果可以参见前述任一实施例，此处不再赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本发明旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求书指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求书来限制。
Claims (10)
1.一种画质处理装置，其特征在于，包括：
发送模块、VBO接收处理模块、接收模块、图像拼接模块；
其中，所述VBO接收处理模块，与所述图像拼接模块和所述发送模块连接，所述VBO接收处理模块用于将接收到的图像信号进行映射处理后发送到所述图像拼接模块和所述发送模块；所述图像信号至少包括一帧图像的第一1/N帧像素数据，N为大于1的整数；
所述发送模块，用于将映射处理后的图像信号中第一1/N帧像素数据的边缘像素数据进行映射处理后发送给用于处理第二1/N帧像素数据的画质处理装置；所述第一1/N帧的边缘像素数据为所述第一1/N帧像素数据中与第二1/N帧像素数据相邻的边缘像素数据；
所述接收模块，与所述图像拼接模块连接，用于接收第二1/N帧像素数据的边缘像素数据，并经过映射处理后发送给所述图像拼接模块；所述第二1/N帧像素数据的边缘像素数据为所述第二1/N帧像素数据中与所述第一1/N帧像素数据相邻的边缘像素数据；
所述图像拼接模块，用于将所述VBO接收处理模块映射处理后的第一1/N帧像素数据和所述接收模块映射处理后的第二1/N帧像素数据的边缘像素数据进行拼接。
2.根据权利要求1所述的画质处理装置，其特征在于，所述图像拼接模块，包括：
第一写控制单元、第一缓存单元、指示单元、第二写控制单元、第二缓存单元、第一读控制单元、第二读控制单元和复用单元；
其中，所述第一写控制单元的一端与所述VBO接收处理模块连接，所述第一写控制单元的另一端与所述第一缓存单元连接，所述第一写控制单元用于根据所述VBO接收处理模块发送的第一指示信号控制所述第一1/N帧像素数据写入所述第一缓存单元；
所述第二写控制单元的一端与所述接收模块连接，所述第二写控制单元的另一端与所述第二缓存单元连接，所述第二写控制单元用于根据所述接收模块的第二指示信号控制所述第二1/N帧像素数据的边缘像素数据写入所述第二缓存单元；
所述指示单元的一端与所述VBO接收处理模块连接，所述指示单元的另一端分别与所述第一读控制单元和所述第二读控制单元连接，所述指示单元用于根据所述VBO接收处理模块发送的所述第一指示信号生成读指示信号，并将所述读指示信号发送给所述第一读控制单元和所述第二读控制单元；
所述第一读控制单元，用于根据所述读指示信号读取所述第一缓存单元的所述第一1/N帧像素数据；
所述第二读控制单元，用于根据所述读指示信号读取所述第二缓存单元的所述第二1/N帧像素数据的边缘像素数据；
所述复用单元，用于将从所述第一缓存单元读取的所述第一1/N帧像素数据，以及从所述第二缓存单元读取的所述第二1/N帧像素数据的边缘像素数据进行拼接，并将拼接后的图像数据输出。
3.根据权利要求2所述的画质处理装置，其特征在于，所述复用单元，包括：
第一复用子单元、第二复用子单元和第三复用子单元；
其中，所述第一复用子单元，用于将所述第一读控制单元读取的所述第一1/N帧像素数据，以及所述第二读控制单元读取的所述第二1/N帧的边缘像素数据进行拼接，并将所述拼接后的图像数据输出至所述第二复用子单元；
所述第二复用子单元，用于将所述第一复用子单元输出的所述拼接后的图像数据输出；
所述第三复用子单元，用于将所述读指示信号输出。
4.根据权利要求2所述的画质处理装置，其特征在于，所述指示单元，用于根据所述第一指示信号中第二行信号开始重新生成所述读指示信号；所述读指示信号的长度为所述第一1/N帧像素数据的个数，与所述第二1/N帧的边缘像素数据的个数之和。
5.根据权利要求2所述的画质处理装置，其特征在于，所述第一缓存单元，包括两个乒乓缓存子单元；所述第一缓存单元中的两个乒乓缓存子单元用于根据所述第一指示信号的控制交替接收所述第一1/N帧像素数据的每一行像素数据；
所述第二缓存单元，包括两个乒乓缓存子单元；所述第二缓存单元中的两个乒乓缓存子单元用于根据所述第二指示信号的控制交替接收所述第二1/N帧的边缘像素数据的每一行像素数据；所述第二1/N帧的边缘像素数据的每一行像素数据的个数是根据多个画质处理装置需要的最大值配置的。
6.根据权利要求2所述的画质处理装置，其特征在于，
所述第一读控制单元，用于根据所述第一1/N帧像素数据与所述第二1/N帧像素数据的相邻关系和所述读指示信号，确定读取所述第一1/N帧像素数据的时机，根据所述读取第一1/N帧像素数据的时机读取所述第一缓存单元中的所述第一1/N帧像素数据，所述相邻关系表示所述第一1/N帧像素数据位于所述第二1/N帧像素数据的左侧或右侧；
所述第二读控制单元，用于根据所述第一1/N帧像素数据与所述第二1/N帧像素数据的相邻关系和所述读指示信号，确定读取所述第二1/N帧像素数据的边缘像素数据的时机，根据所述读取第二1/N帧像素数据的边缘像素数据的时机读取所述第二缓存单元中的所述第二1/N帧像素数据的边缘像素数据，所述相邻关系表示所述第一1/N帧位于所述第二1/N帧的左侧或右侧。
7.根据权利要求1-6任一项所述的画质处理装置，其特征在于，所述接收模块，包括：
接收单元和与所述接收单元连接的第一映射单元；
其中，所述接收单元，用于接收所述第二1/N帧像素数据的边缘像素数据，并将所述第二1/N帧像素数据的边缘像素数据转换为并行的数字低电压差分信号；
所述第一映射单元，用于将所述并行的数字低电压差分信号根据预设的第一映射格式进行映射处理，并将映射处理后的第二1/N帧像素数据的边缘像素数据发送给所述图像拼接模块；
所述发送模块，包括：
发送单元和与所述发送单元连接的第二映射单元；
其中，所述第二映射单元，用于将所述VBO接收处理模块发送的图像信号中第一1/N帧像素数据的边缘像素数据根据预设的第二映射格式进行映射处理后发送给所述发送单元；
所述发送单元，用于将映射处理后的第一1/N帧像素数据的边缘像素数据，转换成串行模拟低电压差分信号发送给用于处理所述第二1/N帧像素数据的图像处理装置。
8.根据权利要求1-6任一项所述的画质处理装置，其特征在于，所述VBO接收处理模块，包括：
依次连接的VBO接收单元、VBO接收控制单元和VBO映射单元；
其中，所述VBO接收单元，用于将接收到的所述图像信号进行数字并行转换；
所述VBO接收控制单元，用于向前一级芯片的VBO发送控制单元反馈握手信号；所述握手信号用于指示当前时钟数据恢复CDR锁相环PLL是否锁定；
所述VBO映射单元，用于将数字并行转换后的图像信号根据预设的第三映射格式进行映射处理后发送到所述图像拼接模块。
9.根据权利要求1-6任一项所述的画质处理装置，其特征在于，还包括：
图像处理模块和VBO发送接口模块；
其中，所述图像处理模块的一端与所述图像拼接模块的输出端连接，所述图像处理模块的另一端与所述VBO发送接口模块的一端连接；
所述图像处理模块，用于对所述图像拼接模块输出的图像数据进行画质增强处理；
所述VBO发送接口模块，用于将所述图像处理模块画质增强处理后的图像数据输出至下一级芯片或显示模块。
10.一种显示设备，其特征在于，包括：
显示屏、系统级芯片SOC和如权利要求1-9任一项所述的画质处理装置；
其中，所述SOC与所述画质处理装置连接，所述SOC用于向所述画质处理装置输出图像信号；
所述显示屏用于根据所述画质处理装置输出的图像数据进行显示。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113487552A (zh) * | 2021-06-30 | 2021-10-08 | 北京达佳互联信息技术有限公司 | 视频检测方法和视频检测装置 |
| CN114495855A (zh) * | 2022-01-24 | 2022-05-13 | 海宁奕斯伟集成电路设计有限公司 | 视频数据转换电路、方法及显示设备 |
| CN114913063A (zh) * | 2021-02-10 | 2022-08-16 | 京东方科技集团股份有限公司 | 一种图像处理方法和装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010124542A1 (zh) * | 2009-04-29 | 2010-11-04 | 广东威创视讯科技股份有限公司 | 无缝拼接显示系统的图像处理方法及其装置 |
| CN102665031A (zh) * | 2012-04-28 | 2012-09-12 | 华为技术有限公司 | 视频信号处理方法和摄像设备 |
| CN102868911A (zh) * | 2011-07-07 | 2013-01-09 | 索尼公司 | 信号发送设备和方法、信号接收设备和方法及传送系统 |
| CN105141876A (zh) * | 2015-09-24 | 2015-12-09 | 京东方科技集团股份有限公司 | 视频信号转换方法、视频信号转换装置以及显示系统 |
| CN108961188A (zh) * | 2018-07-06 | 2018-12-07 | 无锡天脉聚源传媒科技有限公司 | 一种图像画质增强方法、系统及装置 |
-
2019
- 2019-06-06 CN CN201910491733.2A patent/CN112055159A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010124542A1 (zh) * | 2009-04-29 | 2010-11-04 | 广东威创视讯科技股份有限公司 | 无缝拼接显示系统的图像处理方法及其装置 |
| CN102868911A (zh) * | 2011-07-07 | 2013-01-09 | 索尼公司 | 信号发送设备和方法、信号接收设备和方法及传送系统 |
| US20130010187A1 (en) * | 2011-07-07 | 2013-01-10 | Shigeyuki Yamashita | Signal transmitting device, signal transmitting method, signal receiving device, signal receiving method, and signal transmission system |
| CN102665031A (zh) * | 2012-04-28 | 2012-09-12 | 华为技术有限公司 | 视频信号处理方法和摄像设备 |
| CN105141876A (zh) * | 2015-09-24 | 2015-12-09 | 京东方科技集团股份有限公司 | 视频信号转换方法、视频信号转换装置以及显示系统 |
| CN108961188A (zh) * | 2018-07-06 | 2018-12-07 | 无锡天脉聚源传媒科技有限公司 | 一种图像画质增强方法、系统及装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114913063A (zh) * | 2021-02-10 | 2022-08-16 | 京东方科技集团股份有限公司 | 一种图像处理方法和装置 |
| CN113487552A (zh) * | 2021-06-30 | 2021-10-08 | 北京达佳互联信息技术有限公司 | 视频检测方法和视频检测装置 |
| CN113487552B (zh) * | 2021-06-30 | 2023-11-07 | 北京达佳互联信息技术有限公司 | 视频检测方法和视频检测装置 |
| CN114495855A (zh) * | 2022-01-24 | 2022-05-13 | 海宁奕斯伟集成电路设计有限公司 | 视频数据转换电路、方法及显示设备 |
| CN114495855B (zh) * | 2022-01-24 | 2023-08-04 | 海宁奕斯伟集成电路设计有限公司 | 视频数据转换电路、方法及显示设备 |
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