CN111355914B - 一种视频制式信号生成装置和方法 - Google Patents

Abstract

本发明提供一种视频制式信号生成装置和方法，所述装置包括：输入缓存模块，用于同时缓存输入视频图像的左半图和右半图，并将所述左半图和右半图转换为一幅图像；制式配置模块，用于接收制式配置参数，并将所述制式配置参数发送给制式控制模块；制式控制模块，用于接收制式配置模块发送的所述制式配置参数，并根据所述制式配置参数生成制式信息；制式生成模块，用于根据所述制式控制模块产生的制式信息读取输入缓存模块中缓存的图像数据，并将所述图像数据打包生成视频制式信号输出至并串转换模块；并串转换模块，用于将所述制式生成模块输出的所述视频制式信号分成两个时钟串行输出。本发明提供的方案能够实现视频图像转为超高清视频制式信号输出。

Description

一种视频制式信号生成装置和方法

技术领域

本发明涉及视频技术领域，尤其涉及一种视频制式信号生成装置和方法。

背景技术

视频图像已广泛应用到了生活的方方面面，手机、电视及其他设备都可以进行视频的显示及播放；视频图像需要转成相关显示设备支持的标准制式才能正确显示；随着视频分辨率提升，视频制式的时钟频率也在同步提高，尤其在超清视频(4Kx2K)出现后，对应的视频制式的时钟频率已经提高到了600MHz，这对视频制式生成电路的设计提高了要求，普通的电路设计没有办法工作在如此高的频率上。

发明内容

本发明的主要目的在于克服上述现有技术的缺陷，提供一种视频制式信号生成装置和方法，以解决现有技术中普通的视频制式生成电路没有办法工作在更高的频率上的问题。

本发明一方面提供了一种视频制式信号生成装置，包括：输入缓存模块，用于同时缓存输入视频图像的左半图和右半图，并将所述左半图和右半图转换为一幅图像；制式配置模块，用于接收制式配置参数，并将接收的所述制式配置参数发送给制式控制模块；制式控制模块，用于接收制式配置模块发送的所述制式配置参数，并根据所述制式配置参数生成制式信息；制式生成模块，用于根据所述制式控制模块产生的制式信息读取输入缓存模块中缓存的图像数据，并将所述图像数据打包生成视频制式信号输出至并串转换模块；并串转换模块，用于将所述制式生成模块输出的所述视频制式信号分成两个时钟串行输出。

可选地，所述输入缓存模块，同时缓存输入视频图像的左半图和右半图，并将所述左半图和右半图转换为一幅图像，包括：采用行缓存的方式同时缓存输入视频图像的左半图和右半图；每完成一行左半图行缓存和右半图行缓存后，按顺序读出缓存的左半行图像数据和右半行图像数据，直到生成一幅图像数据。

可选地，所述制式配置参数，包括：行同步信息、行同步后沿、行同步前沿、场同步信息、场同步后沿、场同步前沿、图像有效宽度信息和图像有效高度信息。

可选地，所述输入缓存模块，包括：静态存储器；所述输入缓存模块，包括：左半图行缓存单元和右半图行缓存单元；和/或，所述静态存储器的位宽，包括：两个输入数据宽度。

可选地，所述制式信息包括：行同步信号、场同步信号和数据有效信号；所述制式控制模块，根据所述制式配置参数生成制式信息，包括：根据所述制式配置参数，每个时钟周期输出两个行同步信号、两个场同步信号以及两个数据有效信号。

可选地，所述制式生成模块，根据所述制式控制模块产生的制式信息读取输入缓存模块中缓存的图像数据，包括：根据所述数据有效信号按顺序读取所述输入缓存模块中的图像数据，以生成图像信号；将所述图像数据打包生成视频制式信号，包括：将生成的所述图像信号与所述行同步信号和场同步信号打包在一起生成视频制式信号。

可选地，根据所述数据有效信号按顺序读取所述输入缓存模块中的图像数据，以生成图像信号，包括：每次读取两个像素点的图像数据，从而生成双像素图像信号。

本发明另一方面提供了一种视频制式信号生成方法，包括：输入缓存步骤，用于同时缓存输入视频图像的左半图和右半图至输入缓存模块，并将所述左半图和右半图转换为一幅图像；制式配置步骤，用于接收制式配置参数；制式控制步骤，用于根据所述制式配置参数生成制式信息；制式生成步骤，用于根据所述制式信息读取输入缓存模块中缓存的图像数据，并将所述图像数据打包生成视频制式信号；并串转换步骤，用于将生成的所述视频制式信号分成两个时钟串行输出。

可选地，同时缓存输入视频图像的左半图和右半图至输入缓存模块，并将所述左半图和右半图转换为一幅图像，包括：采用行缓存的方式同时缓存输入视频图像的左半图和右半图；每完成一行左半图行缓存和右半图行缓存后，按顺序读出缓存的左半行图像数据和右半行图像数据，直到生成一幅图像数据。

可选地，所述制式配置参数，包括：行同步信息HSYNC、行同步后沿、行同步前沿、场同步信息、场同步后沿、场同步前沿、图像有效宽度信息和图像有效高度信息。

可选地，所述输入缓存模块，包括：静态存储器；所述静态存储器，包括：左半图行缓存单元和右半图行缓存单元；和/或，所述静态存储器的位宽，包括：两个输入数据宽度。

可选地，所述制式信息包括：行同步信号、场同步信号和数据有效信号；根据所述制式配置参数生成制式信息，包括：根据所述制式配置参数，每个时钟周期输出两个行同步信号、两个场同步信号以及两个数据有效信号。

可选地，根据所述制式信息读取输入缓存模块中缓存的图像数据，包括：根据所述数据有效信号按顺序读取所述输入缓存模块中的图像数据，以生成图像信号；将所述图像数据打包生成视频制式信号，包括：将生成的所述图像信号与所述行同步信号和场同步信号打包在一起生成视频制式信号。

可选地，根据所述数据有效信号按顺序读取所述输入缓存模块中的图像数据，以生成图像信号，包括：每次读取两个像素点的图像数据，从而生成双像素图像信号。

根据本发明的技术方案，以双制式处理的方式,每个时钟周期同时输出两笔数据，并经过串并转换转为高频率时钟域串行输出，可实现视频图像转为高清视频制式信号输出，实现超高清的视频图像转为超高清视频制式输出给显示设备或者HDMI接口；输入缓存模块，制式控制模块及制式生成模块均可同时输出两个像素或者两个消隐区点，效率是单输出的两倍，此种方法使输入缓存模块，制式控制模块及制式生成模块工作在300M时钟时，仅并串转换模块工作在600M时钟，大大降低了高频电路的设计难度。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是本发明提供的视频制式信号生成装置的一实施例的结构示意图；

图2是根据本发明具体实施例的视频制式生成装置各个模块的工作原理框图；

图3是根据本发明实施例的输入缓存模块的设计框图；

图4是根据本发明实施例的视频制式信号示意图；

图5是根据本发明实施例的根据制式配置参数输出同步信号的示意图；

图6是本发明提供的视频制式信号生成方法的一实施例的方法示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明具体实施例及相应的附图对本发明技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

图1是本发明提供的视频制式信号生成装置的一实施例的结构示意图。

如图1所示，根据本发明的一个实施例，所述视频制式信号生成装置包括输入缓存模块110、制式配置模块120、制式控制模块130和制式生成模块140和并串转换模块150。图2是根据本发明具体实施例的视频制式生成装置各个模块的工作原理框图。

输入缓存模块110用于同时缓存输入视频图像的左半图和右半图，并将所述左半图和右半图转换为一幅图像；制式配置模块120用于接收制式配置参数，并将接收的所述制式配置参数发送给制式控制模块；制式控制模块130用于接收制式配置模块发送的所述制式配置参数，并根据所述制式配置参数生成制式信息；制式生成模块140用于根据所述制式控制模块130产生的制式信息读取输入缓存模块110中缓存的图像数据，并将所述图像数据打包生成视频制式信号输出至并串转换模块150；并串转换模块150用于将所述制式生成模块输出的所述视频制式信号分成两个时钟串行输出。

所述输入缓存模块110同时缓存输入视频图像的左半图和右半图，并将所述左半图和右半图转换为一幅图像。具体地，所述输入缓存模块采用行缓存的方式同时缓存输入视频图像的左半图和右半图；每完成一行左半图行缓存和右半图行缓存后，按顺序读出缓存的左半行图像数据和右半行图像数据，直到生成一幅图像数据。

输入视频图像从中间位置平均分成两个半图，输入缓存模块110同时缓存左半图和右半图，这样每个输入时钟周期(例如，300M)可以缓存两个像素点，满足双倍输出时钟(例如，600M)单个像素点读取的速率要求；当左半图行缓存和右半图行缓存都缓存了半行图像时，按顺序先读出左半行数据再读出，再读出右半行数据，以此方式读出一整行图像数据，同样的操作N次(N为图像的行数)，即可转成一幅图像。具体可以参考图3，图3是根据本发明实施例的输入缓存模块的设计框图。如图3所示，所述输入缓存模块包括左半图行缓存单元和右半图行缓存单元。所述输入缓存模块具体可以包括静态存储器SRAM。SRAM分为两块，分别为左半图行缓存和右半图行缓存，缓存一行图像，每个SRAM地址存储两个像素点，如图3所示，左半图的像素点按顺序写入左半图行缓存，右半图的点按顺序写入右半图行缓存，左右半图一行图像全部缓存完之后，按照从左到右的顺序读出，每次输出两个像素点。当缓存完一行图像后，按顺序读出缓存的图像数据，所述静态存储器SRAM的位宽优选为两个输入数据宽度，缓存图像时每次存入两个像素点数据到SRAM中，当读取SRAM时，每个时钟可以读取到两个像素点。

制式配置模块120接收制式配置参数，并将接收的所述制式配置参数发送给制式控制模块。具体地，按照要输出的视频制式，将制式配置参数写入制式配置模块。图4是根据本发明实施例的视频制式信号示意图。如图4所示，所述制式配置参数包括行同步信息HSYNC、行同步后沿HBP、行同步前沿HFP、场同步信息VSYNC、场同步后沿VBP、场同步前沿VFP、图像有效宽度信息Active width和图像有效高度信息Active height。另外，图4中Total Height为视频制式信号的总高度，Total width为视频制式信号的总宽度，VSYNCwidth为场同步信号宽度，HSYNC为行同步信号宽度，Active Display Area为有效图像的显示区，Data1为有效图像的第一笔数据，Line1表示有效图像的第一行数据，以此类推。

制式控制模块130接收制式配置模块120发送的所述制式配置参数，并根据所述制式配置参数生成制式信息。其中，所述制式信息包括：行同步信号HSYNC、场同步信号VSYNC和数据有效信号。优选地，制式控制模块130根据所述制式配置参数，每个时钟周期输出两个行同步信号、两个场同步信号以及两个数据有效信号，以实现两倍的输出效率。

图5是根据本发明实施例的根据制式配置参数输出同步信号的示意图。参考图5所示，HSYNC为行同步信号，CLK为时钟信号，以行同步信号HSYNC为例，HSYNC为12个时钟周期，制式控制模块130每个时钟周期输出两个时序信号HSYNC[1:0],HSYNC[0]为偶数时钟(0/2/4/6/8/10)的HSYNC值，HSYNC[1]为奇数时钟(1/3/5/7/9/11)的HSYNC值，这样六个时钟及可输出12个HSYNC值。制式控制模块130每个时钟周期输出HSYNC[1:0]，HSYNC[1:0]，ACTIVE[1:0]，并发送给所述制式生成模块140。

制式生成模块140根据所述制式控制模块130产生的制式信息读取输入缓存模块110中缓存的图像数据，并将所述图像数据打包生成视频制式信号输出至并串转换模块150。具体地，制式生成模块140接收到制式信息HSYNC[1:0]，VSYNC[1:0]，ACTIVE[1:0]后，根据所述数据有效信号按顺序读取所述输入缓存模块中的图像数据，以生成图像信号。优选地，制式生成模块140每次读取两个像素点的图像数据，从而生成双像素图像信号，即双DATA信号，其中，当ACTIVE为1时，DATA为输入缓存的图像像素，当ACTIVE为0时，DATA为消隐区数据。

将所述图像数据打包生成视频制式信号具体包括：将生成的所述图像信号与所述行同步信号和场同步信号打包在一起生成视频制式信号。即，将HSYNC[1:0]、VSYNC[1:0]和双DATA信号打包在一起，作为一组数据{HSYNC[1:0]，VSYNC[1:0],DATA}，其中，每个数据包的数据包含两个像素值和同步信息，实际上为两组数据，并输出至并串转换模块150。

并串转换模块150将所述制式生成模块140输出的所述视频制式信号分成两个时钟串行输出。如图2所示，将制式生成模块生成的视频制式信号分成两个时钟串行输出，每个时钟输出DATA、HSYNC、VSYNC信号。前述的输入缓存模块110、制式配置模块120、制式控制模块130和制式生成模块140与输入视频图像为同一时钟域的信号。输入缓存模块110、制式配置模块120、制式控制模块130和制式生成模块140工作在第一时钟频率的时钟域(即以第一时钟频率传输数据)，并串转换模块150工作在第二时钟频率的时钟域(即以第二时钟频率传输数据)，其中，所述第二时钟频率等于第一时钟频率的二倍，因此，并串转换模块150能够接收第一时钟频率的两笔数据，以所述第一时钟频率的双倍时钟频率输出一笔数据，实现两倍数据传输效率。例如，并串转换模块150接收制式生成模块140以300M时钟传输两笔数据，以600M时钟输出一笔数据，从而实现以600M时钟输出超清视频制式信号。

为清楚说明本发明技术方案，下面以一个具体实施例对本发明提供的视频制式信号生成装置生成视频制式信号的执行流程进行描述。

首先，系统按照要输出的高清视频制式，将制式配置参数写入制式配置模块，配置参数包括HSYNC、HBP、HFP、VSYNC、VBP、VFP、Active width和Active height等，在制式配置参数写完之后即可使能(enable)制式配置模块120。在使能之后，制式控制模块130根据制式配置模块120的制式配置参数，输出制式信息，包括VSYNC、HSYNC及ACTIVE信号，为了提高两倍的输出效率，制式控制模块120每个时钟周期输出两个同步信号，如图3所示，输出HSYNC[1:0]、HSYNC[1:0]、ACTIVE[1:0]，与此同时，输入缓存模块110接收输入的左半图和右半图数据，将其存储在内部的静态存储器SRAM中，SRAM分为两块，分别为左半图行缓存和右半图行缓存，当缓存完一行图像后，按顺序读出缓存的图像，存储方式参见图2，SRAM的位宽为两个输入数据宽度，每个时钟输出两个像素。制式生成模块140接收到制式信息HSYNC[1:0]、VSYNC[1:0]、ACTIVE[1:0]，根据ACTIVE信息，按顺序读取输入缓存模块110中的图像，每次读取两个像素从而生成双DATA信号，当ACTIVE为1时，DATA为输入缓存的图像像素，当ACTIVE为0时，DATA为消隐区数据，将HSYNC[1:0]、VSYNC[1:0]和DATA打包在一起，作为一组数据{HSYNC[1:0]，VSYNC[1:0],DATA}，每个包的数据包含两个像素值和同步信息，并输出给并串转换模块150，并串转换模块150将制式生成模块140的数据，分成两个时钟串行输出，每个时钟输出DATA，HSYNC，VSYNC，实现并串转换模块接收以某一时钟域传输的两笔数据，以双倍的时钟域输出一笔数据，实现两倍的数据效率匹配。

本发明装置中输入缓存模块、制式控制模块及制式生成模块均可同时输出两个像素或者两个消隐区点，效率是单输出的两倍，本发明方法使输入缓存模块、制式控制模块及制式生成模块工作在300M时钟时，仅并串转换模块工作在600M时钟，大大降低了高频电路的设计难度。

本发明还提供一种视频制式信号生成方法。

图6是本发明提供的视频制式信号生成方法的一实施例的方法示意图。如图6所示，所述视频制式信号生成方法包括输入缓存步骤S110、制式配置步骤S120、制式控制步骤S130、制式生成步骤S140和并串转换步骤S150。

输入缓存步骤S110用于同时缓存输入视频图像的左半图和右半图至输入缓存模块，并将所述左半图和右半图转换为一幅图像。

具体地，采用行缓存的方式同时缓存输入视频图像的左半图和右半图；每完成一行左半图行缓存和右半图行缓存后，按顺序读出缓存的左半行图像数据和右半行图像数据，直到生成一幅图像数据。

输入视频图像从中间位置平均分成两个半图，同时缓存左半图和右半图至输入缓存模块，这样每个输入时钟周期(例如，300M)可以缓存两个像素点，满足双倍输出时钟(例如，600M)单个像素点读取的速率要求；当左半图行缓存和右半图行缓存都缓存了半行图像时，按顺序先读出左半行数据再读出，再读出右半行数据，以此方式读出一整行图像数据，同样的操作N次(N为图像的行数)，即可转成一幅图像。具体可以参考图3，图3是根据本发明实施例的输入缓存模块的设计框图。如图3所示，所述输入缓存模块包括左半图行缓存单元和右半图行缓存单元。所述输入缓存模块具体可以包括静态存储器SRAM。SRAM分为两块，分别为左半图行缓存和右半图行缓存，缓存一行图像，每个SRAM地址存储两个像素点，如图3所示，左半图的像素点按顺序写入左半图行缓存，右半图的点按顺序写入右半图行缓存，左右半图一行图像全部缓存完之后，按照从左到右的顺序读出，每次输出两个像素点。当缓存完一行图像后，按顺序读出缓存的图像数据，所述静态存储器SRAM的位宽优选为两个输入数据宽度，缓存图像时每次存入两个像素点数据到SRAM中，当读取SRAM时，每个时钟可以读取到两个像素点。

制式配置步骤S120用于接收制式配置参数。图4是根据本发明实施例的视频制式信号示意图。如图4所示，所述制式配置参数包括行同步信息HSYNC、行同步后沿HBP、行同步前沿HFP、场同步信息VSYNC、场同步后沿VBP、场同步前沿VFP、图像有效宽度信息Activewidth和图像有效高度信息Active height。另外，图4中Total Height为视频制式信号的总高度，Total width为视频制式信号的总宽度，VSYNC width为场同步信号宽度，HSYNC为行同步信号宽度，Active Display Area为有效图像的显示区，Data1为有效图像的第一笔数据，Line1表示有效图像的第一行数据，以此类推。

制式控制步骤S130用于根据所述制式配置参数生成制式信息。

所述制式信息包括：行同步信号HSYNC、场同步信号VSYNC和数据有效信号。优选地，根据所述制式配置参数，每个时钟周期输出两个行同步信号、两个场同步信号以及两个数据有效信号，以实现两倍的输出效率。

图5是根据本发明实施例的根据制式配置参数输出同步信号的示意图。参考图5所示，HSYNC为行同步信号，CLK为时钟信号，以行同步信号HSYNC为例，HSYNC为12个时钟周期，每个时钟周期输出两个时序信号HSYNC[1:0],HSYNC[0]为偶数时钟(0/2/4/6/8/10)的HSYNC值，HSYNC[1]为奇数时钟(1/3/5/7/9/11)的HSYNC值，这样六个时钟及可输出12个HSYNC值。制式控制模块130每个时钟周期输出HSYNC[1:0]，HSYNC[1:0]，ACTIVE[1:0]，并发送给所述制式生成模块140。

制式生成步骤S140用于根据所述制式信息读取输入缓存模块中缓存的图像数据，并将所述图像数据打包生成视频制式信号。

具体地，接收到制式信息HSYNC[1:0]、VSYNC[1:0]、ACTIVE[1:0]后，根据ACTIVE信号(数据有效信号)按顺序读取所述输入缓存模块中的图像数据，以生成图像信号。优选地，制式生成模块140每次读取两个像素点的图像数据，从而生成双像素图像信号，即双DATA信号，其中，当ACTIVE为1时，DATA为输入缓存的图像像素，当ACTIVE为0时，DATA为消隐区数据。

将所述图像数据打包生成视频制式信号具体包括：将生成的所述图像信号与所述行同步信号和场同步信号打包在一起生成视频制式信号。即，将HSYNC[1:0]、VSYNC[1:0]和双DATA信号打包在一起，作为一组数据{HSYNC[1:0]，VSYNC[1:0],DATA}，其中，每个数据包的数据包含两个像素值和同步信息，实际上为两组数据，并传输至并串转换模块，并输出至并串转换模块150。

并串转换步骤S150用于将生成的所述视频制式信号分成两个时钟串行输出。如图2所示，将生成的视频制式信号分成两个时钟串行输出，每个时钟输出DATA、HSYNC、VSYNC信号。前述的输入缓存步骤S110、制式配置步骤S120、制式控制步骤S130和制式生成步骤S140中传输的信号与输入视频图像为同一时钟域的信号。前述的输入缓存步骤S110、制式配置步骤S120、制式控制步骤S130和制式生成步骤S140以第一时钟频率传输数据，并串转换步骤S150以第二时钟频率传输数据，其中，所述第二时钟频率等于第一时钟频率的二倍，因此，并串转换步骤S150能够接收第一时钟频率的两笔数据，以所述第一时钟频率的双倍时钟频率输出一笔数据，实现两倍数据传输效率。例如，接收300M时钟传输两笔数据，以600M时钟输出一笔数据，从而实现以600M时钟输出超清视频制式信号。

据此，本发明提供的方案，以双制式处理的方式,每个时钟周期同时输出两笔数据，并经过串并转换转为高频率时钟域串行输出，可实现视频图像转为高清视频制式信号输出，实现超高清的视频图像转为超高清视频制式输出给显示设备或者HDMI接口；输入缓存模块，制式控制模块及制式生成模块均可同时输出两个像素或者两个消隐区点，效率是单输出的两倍，此种方法使输入缓存模块，制式控制模块及制式生成模块工作在300M时钟时，仅并串转换模块工作在600M时钟，大大降低了高频电路的设计难度。

本文中所描述的功能可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体予以传输。其它实例及实施方案在本发明及所附权利要求书的范围及精神内。举例来说，归因于软件的性质，上文所描述的功能可使用由处理器、硬件、固件、硬连线或这些中的任何者的组合执行的软件实施。此外，各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为控制装置的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅为本发明的实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims (4)

1.一种视频制式信号生成装置，其特征在于，包括：

输入缓存模块，用于同时缓存输入视频图像的左半图和右半图，并将所述左半图和右半图转换为一幅图像；

制式配置模块，用于接收制式配置参数，并将接收的所述制式配置参数发送给制式控制模块；

制式控制模块，用于接收制式配置模块发送的所述制式配置参数，并根据所述制式配置参数生成制式信息；

制式生成模块，用于根据所述制式控制模块产生的制式信息读取输入缓存模块中缓存的图像数据，并将所述图像数据打包生成视频制式信号输出至并串转换模块；

并串转换模块，用于将所述制式生成模块输出的所述视频制式信号分成两个时钟串行输出；

所述制式信息包括：行同步信号、场同步信号和数据有效信号；

所述制式控制模块，根据所述制式配置参数生成制式信息，包括：

根据所述制式配置参数，每个时钟周期输出两个行同步信号、两个场同步信号以及两个数据有效信号；

所述制式配置参数，包括：

行同步信息、行同步后沿、行同步前沿、场同步信息、场同步后沿、场同步前沿、图像有效宽度信息和图像有效高度信息；

所述输入缓存模块，包括：静态存储器；

所述输入缓存模块，包括：左半图行缓存单元和右半图行缓存单元；和/或，所述静态存储器的位宽，包括：两个输入数据宽度；

根据所述制式控制模块产生的制式信息读取输入缓存模块中缓存的图像数据，包括：

根据所述数据有效信号按顺序读取所述输入缓存模块中的图像数据，以生成图像信号；

将所述图像数据打包生成视频制式信号，包括：

将生成的所述图像信号与所述行同步信号和场同步信号打包在一起生成视频制式信号；

根据所述数据有效信号按顺序读取所述输入缓存模块中的图像数据，以生成图像信号，包括：

每次读取两个像素点的图像数据，从而生成双像素图像信号。

2.根据权利要求1所述的装置，其特征在于，所述输入缓存模块，同时缓存输入视频图像的左半图和右半图，并将所述左半图和右半图转换为一幅图像，包括：

采用行缓存的方式同时缓存输入视频图像的左半图和右半图；

每完成一行左半图行缓存和右半图行缓存后，按顺序读出缓存的左半行图像数据和右半行图像数据，直到生成一幅图像数据。

3.一种视频制式信号生成方法，其特征在于，包括：

输入缓存步骤，用于同时缓存输入视频图像的左半图和右半图至输入缓存模块，并将所述左半图和右半图转换为一幅图像；

制式配置步骤，用于接收制式配置参数；

制式控制步骤，用于根据所述制式配置参数生成制式信息；

制式生成步骤，用于根据所述制式信息读取输入缓存模块中缓存的图像数据，并将所述图像数据打包生成视频制式信号；

并串转换步骤，用于将生成的所述视频制式信号分成两个时钟串行输出；

所述制式信息包括：行同步信号、场同步信号和数据有效信号；

根据所述制式配置参数生成制式信息，包括：

根据所述制式配置参数，每个时钟周期输出两个行同步信号、两个场同步信号以及两个数据有效信号；

所述制式配置参数，包括：

行同步信息、行同步后沿、行同步前沿、场同步信息、场同步后沿、场同步前沿、图像有效宽度信息和图像有效高度信息；

所述输入缓存模块，包括：静态存储器；

所述静态存储器，包括：左半图行缓存单元和右半图行缓存单元；和/或，

所述静态存储器的位宽，包括：两个输入数据宽度；

根据所述制式信息读取输入缓存模块中缓存的图像数据，包括：

根据所述数据有效信号按顺序读取所述输入缓存模块中的图像数据，以生成图像信号；

将所述图像数据打包生成视频制式信号，包括：

将生成的所述图像信号与所述行同步信号和场同步信号打包在一起生成视频制式信号；

根据所述数据有效信号按顺序读取所述输入缓存模块中的图像数据，以生成图像信号，包括：

每次读取两个像素点的图像数据，从而生成双像素图像信号。

4.根据权利要求3所述的方法，其特征在于，同时缓存输入视频图像的左半图和右半图至输入缓存模块，并将所述左半图和右半图转换为一幅图像，包括：

采用行缓存的方式同时缓存输入视频图像的左半图和右半图；

每完成一行左半图行缓存和右半图行缓存后，按顺序读出缓存的左半行图像数据和右半行图像数据，直到生成一幅图像数据。

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