KR101642841B1 - 재생성 클럭신호 기반 멀티비전 시스템 용 영상신호 지터 제거 장치 및 방법 - Google Patents

Abstract

본 발명의 실시예에 따른 재생성 클럭신호 기반 멀티비전 시스템 용 영상신호 지터 제거 장치는, 영상 시스템의 입출력 신호간의 지터를 제거하는 장치에 있어서, 영상신호, 수평/수직 동기신호, 및 제1클럭신호를 포함하는 입력신호를 수신하는 TMDS 수신부; 자체 주파수 발생기에 의하여 상기 제1클럭신호와 동일한 주파수를 갖는 제2클럭신호를 생성하는 신호 재생부; 및 상기 제2클럭신호에 따라 상기 영상신호, 상기 수평/수평 동기신호를 포함하는 출력신호를 디스플레이 장치로 출력하는 신호 출력부를 포함한다.
이로써, 본 발명에 따른 실시예들은, 입력 클럭신호와 독립된 출력 클럭신호를 생성하여 영상신호 등과 함께 출력함으로써, 하나의 영상신호를 연속적으로 연결하여 처리하는 시스템에 있어서 지터 또는 누적 지터에 의한 통한 영상 불안정, 왜곡 등을 방지할 수 있다.

Description

재생성 클럭신호 기반 멀티비전 시스템 용 영상신호 지터 제거 장치 및 방법{Jitter removing device for a multivision system based on regenerated clock signal, and Method thereof}

본 발명은 재생성 클럭신호 기반 멀티비전 시스템 용 영상신호 지터 제거 장치 및 방법에 관한 것으로, 더욱 상세하게는 클럭신호 동기화를 통하여 지터를 제거하는 재생성 클럭신호 기반 멀티비전 시스템 용 영상신호 지터 제거 장치 및 방법에 관한 것이다.

디지털 정보 디스플레이(DID : Digital Information Display)는 공공정보 게시용 디스플레이 제품을 총칭한다. 최근에 유동인구가 많은 공공장소에 대형 DID 시스템을 설치하여 기업이나 상품의 광고 및 홍보 영상을 불특정 다수에게 제공하는 디지털 정보 디스플레이 방식의 광고들이 현저하게 늘고 있다.

이와 같은 DID(Digital Information Display) 시스템은, 현재 디스플레이 산업 분야 및 시장에서는 새로운 대안의 광고 매체로 각광받고 있으며, 사이니지 보드(Signage Board)의 새로운 패러다임으로 급부상하는 과정에 있다. DID 시스템은 기존 오프라인 광고 매체가 주로 정지 또는 롤링(Rolling) 방식이나, LED 전광판 형태 등과 같이 제한된 정보를 제공하는 것과 달리 다채로운 멀티미디어 영상을 보여줄 수 있다.

DID 시스템의 경우에도 영상신호의 인터페이스방식으로 대부분 TMDS 방식의 영상신호를 사용하는데, TMDS 신호는 디지털 영상신호의 포맷의 하나로서, DVI(Digital Video Interface) 또는 HDMI(High Definition Multimedia Interface) 인터페이스를 통해 컴퓨터 등의 신호소스로부터 디스플레이장치에 입력된다. TMDS 신호는 디스플레이장치가 처리할 수 있는 형식의 포맷으로 디코딩된다.

종래의 디스플레이장치는 TMDS 수신부로부터 출력되는 클럭신호를 그대로 사용하여 디스플레이부로 출력하며, 이와 같이 수신받은 클럭신호를 디스플레이 장치로 출력하는 영상신호의 동기화를 위한 출력 클럭신호로 이용하게 되므로 출력 영상에 지터가 발생하게 된다.

본 발명에서 해결하고자 하는 과제는, 클럭신호를 재생성하여 영상신호 지터를 제거하는 재생성 클럭신호 기반 멀티비전 시스템 용 영상신호 지터 제거 장치 및 방법을 제공하는 것이다.

본 발명의 실시예에 따른 재생성 클럭신호 기반 멀티비전 시스템 용 영상신호 지터 제거 장치는, 영상 시스템의 입출력 신호간의 지터를 제거하는 장치에 있어서, 영상신호, 수평/수직 동기신호, 및 제1클럭신호를 포함하는 입력신호를 수신하는 TMDS 수신부; 자체 주파수 발생기에 의하여 상기 제1클럭신호와 동일한 주파수를 갖는 제2클럭신호를 생성하는 신호 재생부; 및 상기 제2클럭신호에 따라 상기 영상신호, 상기 수평/수평 동기신호를 포함하는 출력신호를 연속적으로 연결된 다음번 디스플레이 장치로 출력하는 신호 출력부를 포함한다.

본 실시예에 있어서, 상기 지터 제거 장치는 상기 제2클럭신호를 이용하여 상기 입력신호의 영상신호, 수평/수직 동기신호를 저장하는 메모리부를 더 포함하는 것이 바람직하다.

본 실시예에 있어서, 상기 제1클럭신호는 148.5MHz이고, 상기 신호 재생부가 생성한 상기 제2클럭신호도 148.5MHz인 것이 바람직하다.

본 실시예에 있어서, 상기 출력신호는 상기 입력신호와 기설정된 지연시간 후에 상기 제2클럭신호에 따라 출력되는 것이 바람직하다.

본 실시예에 있어서, 상기 제1클럭신호와 상기 제2클럭신호의 미세한 차이에 의한 누적에러는 상기 영상신호의 블랭크 구간에서 리셋되는 것이 바람직하다.

본 발명의 실시예에 따른 재생성 클럭신호 기반 멀티비전 시스템 용 영상신호 지터 제거 방법은, 영상 시스템의 입출력 신호간의 지터를 제거하는 방법에 있어서, 영상신호, 수평/수직 동기신호, 및 제1클럭신호를 포함하는 입력신호를 수신하는 단계; 자체 주파수 발생기에 의하여 상기 제1클럭신호와 동일한 주파수를 갖는 제2클럭신호를 생성하는 단계; 및 상기 제2클럭신호에 따라 상기 영상신호, 상기 수평/수평 동기신호를 포함하는 출력신호를 디스플레이 장치로 출력하는 단계를 포함한다.

상기 영상신호 지터 제거 방법은, 상기 제2클럭신호를 이용하여 상기 입력신호의 영상신호, 수평/수직 동기신호를 저장하는 단계를 더 포함하는 것이 바람직하다.

본 발명의 실시예에 따른 재생성 클럭신호 기반 멀티비전 시스템 용 영상신호 지터 제거 장치 및 방법은, 입력 클럭신호와 독립된 출력 클럭신호를 생성하여 영상신호 등과 함께 출력함으로써, 하나의 영상신호를 연속적으로 연결하여 처리하는 시스템에 있어서 지터 또는 누적 지터에 의한 통한 영상 불안정, 왜곡 등을 방지할 수 있다.

도 1은 본 발명의 실시예에 따른 재생성 클럭신호 기반 멀티비전 시스템 용 영상신호 지터 제거 장치의 기능 블록도이고,
도 2는 본 발명의 실시예에 따른 재생성 클럭신호 기반 멀티비전 시스템 용 영상신호 지터 제거 장치의 입출력 신호의 상세도이고,
도 3(A)는 본 발명의 실시예에 따른 멀티비전 시스템 용 영상신호 지터 제거 장치가 적용된 영상신호 변환 장치의 기능 블록도이고, 도 3(B)는 도 3(A)의 영상 변환 장치가 적용된 멀티비전 시스템의 개략도이고,
도 4는 본 발명의 실시예에 따른 멀티비전 시스템 용 멀티비전 시스템 용 영상신호 지터 제거 장치가 적용된 영상신호 변환 방법의 순서도이고,
도 5(A)는 1920 x 1080 크기의 원 영상을 도시한 것이고, (B)는 원 영상을 3x3로 분할될 영역을 도시한 것이고, (C)는 분할된 임의의 영역을 3배 확대한 영상이고,
도 6은 본 발명에 따라 구현할 연속적으로 재생성된 영상신호를 발생시키고 재생성된 영상신호를 디스플레이에 표시하기위한 신호재생성 및 부분확대 알고리즘을 구현하기 위한 FPGA의 블록도를 도시한 것이고,
도 7은 Modelsim을 이용한 FPGA 시뮬레이션 결과도 이고,
도 8은 7(A) 및 (B)의 각각은 본 발명의 실시예가 적용될 2x2 및 3x3의 멀티비전의 사진이고,
도 9은 본 발명이 적용된 멀티비전 시스템 구현에 있어서 입력영상신호를 재생성하고 연속적으로 연결된 다음 디스플레이에 출력시키기 위해 구성한 블록도이고 재생성된 영상신호를 부분적으로 확대하기 위한 구성도이다.

이하의 실시예들은 본 발명의 구성 요소들과 특징들을 소정 형태로 결합한 것들이다. 각 구성 요소 또는 특징은 별도의 명시적 언급이 없는 한 선택적인 것으로 고려될 수 있다. 각 구성 요소 또는 특징은 다른 구성 요소나 특징과 결합되지 않은 형태로 실시될 수 있다. 또한, 일부 구성 요소들 및/또는 특징들을 결합하여 본 발명의 실시예를 구성할 수도 있다. 본 발명의 실시예들에서 설명되는 동작들의 순서는 변경될 수 있다. 어느 실시예의 일부 구성이나 특징은 다른 실시예에 포함될 수 있고, 또는 다른 실시예의 대응하는 구성 또는 특징과 교체될 수 있다.

본 발명의 실시예들은 다양한 수단을 통해 구현될 수 있다. 예를 들어, 본 발명의 실시예들은 하드웨어, 펌웨어(firmware), 소프트웨어 또는 그것들의 결합 등에 의해 구현될 수 있다.

하드웨어에 의한 구현의 경우, 본 발명의 실시예들에 따른 방법은 하나 또는 그 이상의 ASICs(application specific integrated circuits), DSPs(digital signal processors), DSPDs(digital signal processing devices), PLDs(programmable logic devices), FPGAs(field programmable gate arrays), 프로세서, 컨트롤러, 마이크로 컨트롤러, 마이크로 프로세서 등에 의해 구현될 수 있다.

펌웨어나 소프트웨어에 의한 구현의 경우, 본 발명의 실시예들에 따른 방법은 이상에서 설명된 기능 또는 동작들을 수행하는 모듈, 절차 또는 함수 등의 형태로 구현될 수 있다. 소프트웨어 코드는 메모리 유닛에 저장되어 프로세서에 의해 구동될 수 있다. 상기 메모리 유닛은 상기 프로세서 내부 또는 외부에 위치하여, 이미 공지된 다양한 수단에 의해 상기 프로세서와 데이터를 주고 받을 수 있다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.

또한, 본 명세서에서 기재한 모듈(module)이란 용어는 특정한 기능이나 동작을 처리하는 하나의 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현할 수 있다.

이하의 설명에서 사용되는 특정(特定) 용어들은 본 발명의 이해를 돕기 위해서 제공된 것이며, 이러한 특정 용어의 사용은 본 발명의 기술적 사상을 벗어나지 않는 범위에서 다른 형태로 변경될 수 있다.

도 1은 본 발명의 실시예에 따른 재생성 클럭신호 기반 멀티비전 시스템 용 영상신호 지터 제거 장치의 기능 블록도이고, 도 2는 본 발명의 실시예에 따른 재생성 클럭신호 기반 멀티비전 시스템 용 영상신호 지터 제거 장치의 입출력 신호의 상세도이다.

도 1 및 2(A),(B)를 참조하면, 본 발명의 실시예에 따른 재생성 클럭신호 기반 멀티비전 시스템 용 영상신호 지터 제거장치(100)는, 영상 시스템의 입출력 신호간의 지터를 제거하는 장치에 있어서, 영상신호, 수평/수평 동기신호, 및 제1클럭신호를 포함하는 입력신호를 수신하는 TMDS 수신부(110); 자체 주파수 발생기에 의하여 상기 제1클럭신호와 동일한 주파수를 갖는 제2클럭신호를 생성하는 신호 재생부(120); 및 상기 제2클럭신호에 따라 상기 영상신호, 상기 수평/수평 동기신호를 포함하는 출력신호를 디스플레이부(150)로 출력하는 신호 출력부(130)를 포함한다.

TMDS 수신부(110)는, 외부로부터 입력된 TMDS(Transmission Minimized Differential Signalling) 데이터 신호를 수평/수직 동기신호(H/V)와, 디지탈 영상신호(R,G,B)와, 제1클럭신호로 디코딩하여 출력한다.

신호 재생부(120)는, 상기 제1클럭신호와 동일한 주파수를 갖고, 내부의 크리스탈(X-tal)과 같은 신호 생성기에서 독자적으로 제2클럭신호를 생성하여, 영상신호를 표시하는 디스플레이부(150)로 상기 영상신호 제공시 함께 제공한다.

본 발명의 실시예에 따른 지터 제거 장치(100)는 상기 입력신호의 영상신호, 수직/수평 동기신호 및 상기 제2클럭신호를 저장하는 메모리부(140)를 더 포함하는 것이 바람직하다.

여기서, 상기 제1클럭신호는 148.5MHz이고, 신호 재생부(120)가 생성한 상기 제2클럭신호도 148.5MHz인 것이 바람직하다. 즉, 입력영상 신호의 수평 방향 및 수직방향의 실제 표시되는 영상의 크기를 픽셀 수로 표시하면, 각각 1920 X 1080이며, 신호의 주파수가 60Hz이다. 따라서 상기 제1,2클럭신호는 148.5MHz인 것이 바람직하다.

본 발명의 사상은 입력받은 클럭신호를 그대로 출력 클럭신호를 사용할 경우 지터가 발생하고, 이와 같은 지터가 누적되어 출력 영상신호와 입력 영상신호 간의 동상기 출력신호는 상기 입력신호와 기설정된 지연시간 후에 상기 제2클럭신호에 따라 출력되도록 하는 것이다.

모든 디지털 영상신호를 처리하는 과정에는 지터가 필연적으로 발생하게 된다. 이때 발생되는 지터의 양은 각각의 디지털신호 마다 랜덤하게 발생하며 클럭신호의 지터크기, 디지털 영산신호의 지터크기, 동기신호의 지터크기가 각각 다르게 발생하며 지터가 포함됨 신호를 그대로 다음번 디스플레이로 입력하는 경우 지터 성분이 누적되어 신호 변형 및 왜곡이 발생하게 된다. 따라서 멀티비젼을 구성하고 신호를 왜곡없이 연속적으로 전달하기 위해서는 지터의 누적을 원천적으로 차단하여 처리하는 과정이 필요하다.

본 실시예에 있어서, 상기 제2클럭신호는 상기 영상신호의 블랭크 구간에서 보상되는 것이 바람직하다. 입력되는 영상신호와 재생성된 클럭을 이용하여 영상신호처리를 하는데 있어서 실제 영상정보에는 영향을 주지 않도록 처리해야 하며 각각의 화면을 표시하는 수직동기신호는 동기화 되어야 한다. 입력된 클럭과 생성된 클럭은 서로 미세한 차이가 있으므로 각 수직동기신호마다 누적에러를 리셋시켜 처리해야 하는데 이 처리는 실 영상데이터에 영향을 주지 않도록 블랭크 구간에서 처리된다.

도 3(A)는 본 발명의 실시예에 따른 멀티비전 시스템 용 영상신호 지터 제거 장치가 적용된 영상신호 변환 장치의 기능 블록도이고, 도 3(B)는 도 3(A)의 영상 변환 장치가 적용된 멀티비전 시스템의 개략도이고, 도 4는 본 발명의 실시예에 따른 멀티비전 시스템 용 멀티비전 시스템 용 영상신호 지터 제거 장치가 적용된 영상신호 변환 방법의 순서도이고, 도 5(A)는 1920 x 1080 크기의 원 영상을 도시한 것이고, (B)는 원 영상을 3x3로 분할될 영역을 도시한 것이고, (C)는 분할된 임의의 영역을 3배 확대한 영상이고, 도 6은 본 발명에 따라 구현할 연속적으로 재생성된 영상신호를 발생시키고 재생성된 영상신호를 디스플레이에 표시하기 위한 신호재생성 및 부분확대 알고리즘을 구현하기 위한 FPGA의 블록도를 도시한 것이고, 도 7은 Modelsim을 이용한 FPGA 시뮬레이션 결과도 이고, 도 8은 7(A) 및 (B)의 각각은 본 발명의 실시예가 적용될 2x2 및 3x3의 멀티비전의 사진이다. 도 9은 본 발명이 적용된 멀티비전 시스템 구현에 있어서 입력영상신호를 재생성하고 연속적으로 연결된 다음 디스플레이에 출력시키기 위해 구성한 블록도이고 재생성된 영상신호를 부분적으로 확대하기 위한 구성도이다.

이하, 도 3(A) 내지 도 9를 참조하여 본 발명의 일실시예가 적용된 영상신호 변환장치(200)를 설명한다.

도 3(A) 및 (B)에서 도시된 바와 같이, 일실시예의 영상신호 변환장치(200)는 신호 입력부(210), 신호 변환부(220) 및 신호 제어부(230)을 포함하여 구현될 수 있고, 바람직하게는 메모리부(240)을 더 포함하여 구현되는 것이 가능하다. 이와 같은 영상신호 변화장치(200)는 도 3(B)에 도시된 멀티비전(300)을 구성하는 3x3 디스플레이 각각에 적용된다. 즉, 도 3(A)에서 도시된 영상신호 변화장치(200)에서는 입력신호가 제1신호이고 출력신호는 제2신호이나, 이와 같은 신호의 구분을 도 3(B)에 도시된 멀티비전(300)을 구성하는 디스플레이 어레이에 적용하면, 제1열 첫 디스플레이(310)의 출력 신호(제2신호)가 두번째 디스플레이(320)에서는 입력신호가 된다.

신호 입력부(210)는 3x3으로 디스플레이 어레이로 구성된 멀티비전(300)에 주사하기 위한 제1신호를 입력받는다(S210).

신호 변환부(220)은 입력된 영상신호를 제2신호(재생성 영상신호)로 변화하기 위하여 클럭을 생성하여 영상신호를 만든다. 이와 같이 클럭신호를 생성하여 영상신호를 만듦으로써, 신호변환부(220)에 의해 입력된 영상신호에 포함되어있던 지터 성분이 리셋된다. 상기 제2신호는 자체시스템에 연결된 첫 디스플레이(310)를 구동하기 위한 신호와 재생성신호를 다음 연속 연결된 두 번째 디스플레이(320)의 입력신호로 출력하기 위하여, 신호변환부(230)를 거쳐 처리된다.

본 실시예에서, 멀티비전은 2x2와 3x3의 디스플레이 어레이를 구성하여 적용하였다.

메모리부(240)는 제1열 디스플레이(310,320,330) 각각에 주사될 상기 복수의 서브신호를 저장하며, 제1열 디스플레이(310,320,330) 각각에 주사될 서브신호를 메모리 블록의 각각에 영역을 지정하여 저장할 수도 있고, 상기 서브신호를 저장하는 복수의 메모리 소자로 구성되는 것도 가능하다.

본 실시예에서는, 첫 디스플레이(310)는 상기 제1신호(원 영상신호)를 정수배 확대시 상기 제1신호의 각 픽셀에 해당하는 영상정보를 가로 및 세로 방향으로 상기 정수배 만큼 반복하여 영상신호를 확대하였다. 두 번째 디스플레이(320)는 제2신호(재생성 영상신호)를 정수배 확대시 상기 제1신호의 각 픽셀에 해당하는 영상정보를 가로 및 세로 방향으로 상기 정수배 만큼 반복하여 영상신호를 확대하였다. 세 번째 디스플레이(330)를 비롯한 연속적으로 연결된 디스플레이들의 각각은 주변에 연결된 디스플레이와 독립적인 타이밍으로 재생성된 영상신호를 입력으로 받아 처리하게 되므로 무한히 연결되어도 지터에 의한 신호 왜곡 없이 동작이 가능하게 된다.

이하는, 본 실시예에서 적용한 부분확대 알고리즘, Linearity 보상을 위한 새로운 Display Timing생성 알고리즘, 데이지체인을 통한 제품 제어를 위한 하드웨어 및 Protocol, 멀티비전 시스템 기구 디자인, 멀티비전 구현을 위한 FPGA 영상신호처리 일체형 회로도, 멀티비전 제어용 응용 소프트웨어를 상세히 설명한다.

1. 부분확대 알고리즘 개발 및 FPGA Timing Simulation

▶ 입력영상 : Full HD(1920x1080) Image input

- FPGA로 도 5(A)에 도시된 1920 x 1080 Data가 들어온다.

- 도 5(B)에 도시된 바와 같이 입력된 영상을 위와같이 3x3으로 분리한다.

- 분리된 영상을 가로 3번 세로3번 반복해서 모니터에 전송한다.

- (640 x 360) Image를 3번 반복하면 도 5(C)에 도시된 바와 같이 1920 x 1080 이 된다.

- 부분 확대를 위한 Input Address Mapping(3x3의 경우)(도 5(D) 참조)

- FPGA Block Diagram(도 6 참조)

▶ FPGA내부의 Data Flow

1) FPGA 입력으로 LVDS 신호를 Odd, Even으로 나누어 받는다.

2) FPGA 내의 1:7 LVDS Decoding 후 Parallel 24 bit RGB와 Hsync, Vsync, DE를 추출한다.

3) Parallel 변환된 Odd, Even RGB data를 FPGA 내부 FIFO에 넣어서 합친다.

4) 합친 Data를 DDR2 Memory에 저장한다.

5) 저장된 Data를 자신의 모니터 ID에 맞는 Data 영역을 꺼낸다.

6) Hsync, Vsync, DE를 새롭게 만든 후 DDR2에서 꺼낸 Data와 함께 Odd, Even으로 나누어 7:1 LVDS 영역으로 보낸다.

7) Hsync, Vsync, DE, Data를 받은 후 LVDS format에 맞추어 모니터로 출력한다.

8) 7:1 LVDS는 받은 후 새로운 Clock에 맞추어 인접한 모니터 쪽으로 전달한다.(Loopback)

▶ DDR Memory Mapping(도 7 참조)

도 7에 도시된 바와 같이 DDR Memory에 자신의 Address에 해당되는 RGB Data를 4개의 Bank에 나누어 저장한다.

- DDR Memory는 2M x 16bit x 4 Bank 2개를 사용한다.(RGB data가 24bit 이므로 나누어 저장)

▶ Modelsim을 이용한 FPGA Simulation(도 7 참조)

- 도 7(A)는 입력력으로 들어온 Data를 모니터 번호에 맞게 Data를 자른 후 DDR에 쓴 것을 나타낸다.

- 도 7(B)는 Vsync에 맞추어 입력된 Data를 DDR에서 꺼낸 후 내부 DPRAM에 담는 것을 나타낸다.

- 도 7(C)는 DPRAM으로부터 같은 Pixel data를 3번 반복해서 읽는 것을 나타낸다.(3x3의 멀티비전일 경우)

- 이후 7:1 LVDS Core 부분으로 Data를 전달 후 다음 Cell로 영상을 출력한다.

2. Linearity 보상을 위한 새로운 Display Timing생성 알고리즘 개발

▶ 입력되는 영상신호의 Frame Rate를 FPGA의 입력에 일정 Format으로 입력시키기 위하여 Frame rate 변경이 가능한 IC를 선택 함.(gm5868H)

▶ 1920x1080의 재생성 신호 대응을 위한 신규 Mode Data를 구성하고 Module간극에따라 일부 Timing을 조정할 수 있도록 계산식을 이용하여 Timing Data를 변경.

{ //**** FULL HD Timing 1920*1080 ****// PANEL_1920x1080 resolution

_PANEL_LVDS, // Interface Signal Type

_DISP_DOUBLE_PORT | _DISP_24_BIT |_DISP_EO_SWAP,//

48, // Display Horizontal Start Position

1920, // Display Horizontal Width

1600, // Display Horizontal Width for 4:3 Display

2200, // Display Horizontal Total Clock Number in One Display Line

16, // Display Vertical Start Position

1080, // Display Vertical Height

1080+16, // Display Vertical End Position

1125, // Display Vertical Total Line Number in One Frame

64, // Display H Sync Width

3, // Display V Sync Height

148, // Typical Pixel Clock in MHz

},

▶ 위 신호의 타이밍에 일치되는 신호와 인터페이스 가능하도록 FPGA를 Simulation함

아래의 계산에 의해 간극에 따라 바뀌는 Timing정보를 Interface하기 위해 부분확대를 위한 제어 프로토콜에서 정의된 변수를 사용해 처리할 수 있도록 한다.

gmvw_OutputVTotal[MAIN] =

(WORD)(((((DWORD) gmvw_InputVTotal[MAIN] * gmvw_OutputHeight[MAIN]) << 1)

/(gmvw_InputHeight[MAIN] * W_FieldsPerFrame) + 1) >> 1);

//add .5 for rounding, make even

▶ 부분확대를 위한 테스트 UI로 아래와 같이 적용하였으며 향후 개선되 UI를 적용함.

3. 데이지체인을 통한 제품 제어를 위한 하드웨어 및 Protocol 개발

▶ 통신을 위한 하드웨어 설계 :

- 제어 콘트롤러와 1차인터페이스 콘트롤러 사이의 통신 :

통신 속도 : 115200bps, 통신 규격 : RS-232

- 1차인터페이스 콘트롤러와 FPGA Board(영상확장 콘트롤러) :

통신 속도 : 115200bps, 통신 규격 : RS-485

4. 멀티비전 시스템 기구 디자인 및 제품 제작

▶ 무한 확장을 위한 알고리즘의 실제 적용 및 제어를 위하여 LCD Module 4개를 사용하여 배치한 제품과 9개를 사용하여 배치한 제품을 디자인하고 설계하여 제품을 기구부분의 제작 완료함(도 8(A) 및 (B) 참조)

▶ 각각의 LCD Module 구동부는 신규 개발한 무한확장 알고리즘을 적용한 보드로 인터페이스 할 수 있도록 설계

5. 멀티비전 구현을 위한 FPGA 영상신호처리 일체형 회로도 설계

▶ 고속의 영상신호처리 FPGA를 구현하기 위하여 Lattice LFXP2-256fbga로 구현

▶ 고속의 DDR2 SDRAM를 이용하여 Full-HD영상을 가로 디스플레이에서 세로 디스플레이 하도록 함

▶ DDR2 SDRAM사이즈는 2M x 4Banks x 32bits를 사용하여 1차 정리하였으나 일반적으로 구입이 어려운 특수 사양의 부품인 관계로 4M x 4Banks x 16bits사양의 부품으로 변경하고 2개를 사용하여 최종 회로를 완성하였다.

▶ 실시간으로 들어오는 영상을 처리하기 위하여 내부적으로 4 프레임 버퍼로 구현

▶ full-HD영상을 처리하기 위하여 메모리 클럭은 148MHz 이상 동작하도록 구현

▶ 고속 클럭을 구현하기 위하여 내부 PLL블럭을 사용하여 구현하였으며 영상신호의 Clock Skew를 없애기 위하여 VCXO를 사용하여 Clock을 재생산하여 다음 Cell의 구동을 가능하도록 설계하였다.

▶ FPGA의 동작 모드 제어를 위한 제어 방법 설계 적용

6. 멀티비전 제어용 응용 소프트웨어 개발

▶ 멀티비전 구동 기능 정의

- 화면 레이아웃 : 2X2, 3X3 화면 배치

- 화면 해상도 설정(1920X1080)

- 입력 소스 설정 : DVI, VGA, HDMI, Composite, Component,기타 변경 가능

- 각 모니터 화면 전원제어(On/Off)

- 각 모니터의 상태 표시

- 서버와의 연결 상태 표시(Connect/Disconnect)

- 오류상태 모니터링 화면

- 각 단말과의 연결설정 환경구성 기능

: Port, Baud rate, Data bit, Stop bit, Parity, Flow control

- 화면 배치에 대한 설정 조정 기능

: H-Split, V-Split, H-Position, V-Position, H-Finezone, V-Finezone, H-Fine Position, V-Fine Position

- 색상 정보 조절 기능

: Contrast, Brightness, R-Gain, G-Gain, B-Gain, R-Offset, G-Offset, B-Offset, Initialize

▶ 화면 인터페이스 설계

- Visual Studio MFC 라이브러리 이용

- 각 모니터의 배치에 따른 동적인 화면 구성 기능

- 각 기능의 값 수정에 값 입력방법과 버튼을 이용한 입력방법의 제공

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다. 따라서, 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다. 또한, 특허청구범위에서 명시적인 인용 관계가 있지 않은 청구항들을 결합하여 실시예를 구성하거나 출원 후의 보정에 의해 새로운 청구항으로 포함시킬 수 있다.

TMDS 수신부 : 110
신호 재생부 : 120
신호 출력부 : 130
메모리부 : 140
디스플레이부 : 150
신호 입력부 : 210
신호 변환부 : 220
신호 제어부 : 230
메모리부 : 240
디스플레이 : 310,320,330

Claims (10)

1. 복수의 디스플레이를 구비한 멀티비전 시스템의 입출력 신호간의 지터를 제거하는 장치에 있어서,
   영상신호, 수평/수직 동기신호, 및 제1클럭신호를 포함하는 입력신호를 수신하는 TMDS 수신부;
   자체 주파수 발생기에 의하여 상기 제1클럭신호와 동일한 주파수를 갖는 제2클럭신호를 생성하는 신호 재생부; 및
   상기 제2클럭신호에 따라 상기 영상신호, 상기 수평/수직 동기신호를 포함하는 출력신호를 디스플레이 장치로 출력하는 신호 출력부;
   를 포함하되,
   상기 제1클럭신호와 상기 제2클럭신호의 미세 차이에 의한 누적에러는 상기 영상신호의 블랭크 구간에서 리셋되며,
   상기 제2클럭신호는 현재 디스플레이에 연결된 다음 디스플레이의 입력클럭신호인 것을 특징으로 하는 재생성 클럭신호에 기반한 멀티비전 시스템 용 영상신호 지터 제거 장치.
2. 제1항에 있어서,
   상기 지터 제거 장치는 상기 제2클럭신호를 이용하여 상기 입력신호의 영상신호, 수평/수직 동기신호를 저장하는 메모리부를 더 포함하는 것을 특징으로 하는 재생성 클럭신호에 기반한 멀티비전 시스템 용 영상신호 지터 제거 장치.
3. 제1항에 있어서,
   상기 제1클럭신호는 148.5MHz이고, 상기 신호 재생부가 생성한 상기 제2클럭신호도 148.5MHz인 것을 특징으로 하는 재생성 클럭신호에 기반한 멀티비전 시스템 용 영상신호 지터 제거 장치.
4. 제1항에 있어서,
   상기 출력신호는 상기 입력신호와 기설정된 지연시간 후에 상기 제2클럭신호에 따라 출력되는 것을 특징으로 하는 재생성 클럭신호에 기반한 멀티비전 시스템 용 영상신호 지터 제거 장치.
5. 삭제
6. 복수의 디스플레이를 구비한 멀티비전 시스템의 입출력 신호간의 지터를 제거하는 방법에 있어서,
   영상신호, 수평/수직 동기신호, 및 제1클럭신호를 포함하는 입력신호를 수신하는 단계;
   자체 주파수 발생기에 의하여 상기 제1클럭신호와 동일한 주파수를 갖는 제2클럭신호를 생성하는 단계; 및
   상기 제2클럭신호에 따라 상기 영상신호, 상기 수평/수직 동기신호를 포함하는 출력신호를 디스플레이 장치로 출력하는 단계;
   를 포함하되,
   상기 제1클럭신호와 상기 제2클럭신호의 미세 차이에 의한 누적에러는 상기 영상신호의 블랭크 구간에서 리셋되며,
   상기 제2클럭신호는 현재 디스플레이에 연결된 다음 디스플레이의 입력클럭신호인 것을 특징으로 하는 재생성 클럭신호에 기반한 멀티비전 시스템 용 영상신호 지터 제거 방법.
7. 제6항에 있어서,
   상기 제2클럭신호를 이용하여 상기 입력신호의 영상신호, 수평/수직 동기신호를 저장하는 단계를 더 포함하는 것을 특징으로 하는 재생성 클럭신호에 기반한 멀티비전 시스템 용 영상신호 지터 제거 방법.
8. 제6항에 있어서,
   상기 제1클럭신호는 148.5MHz이고, 상기 생성된 제2클럭신호도 148.5MHz인 것을 특징으로 하는 재생성 클럭신호에 기반한 멀티비전 시스템 용 영상신호 지터 제거 방법.
9. 제6항에 있어서,
   상기 출력신호는 상기 입력신호와 기설정된 지연시간 후에 상기 제2클럭신호에 따라 출력되는 것을 특징으로 하는 재생성 클럭신호에 기반한 멀티비전 시스템 용 영상신호 지터 제거 방법.
10. 삭제

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