CN111988552B - 图像输出控制方法及装置和视频处理设备 - Google Patents

Abstract

本发明实施例涉及图像输出控制方法及装置和视频处理设备。所述图像输出控制方法例如包括：产生输出图像数据；按照第一每时钟周期像素数产生第一时序；按照第一像素时钟和第一时序输出所述输出图像数据至第一发送接口；按照第二每时钟周期像素数产生第二时序，并参考第一像素时钟产生第二像素时钟，其中第一每时钟周期像素数为第二每时钟周期像素数的N倍，第二像素时钟的频率为第一像素时钟的频率的N倍，N为正整数且N≥1；以及按照第一像素时钟和第一时序将所述输出图像数据同步写入多个第一先进先出队列，并按照第二像素时钟和第二时序将写入所述多个第一先进先出队列中的目标第一先进先出队列中的所述输出图像数据输出至第二发送接口。

Description

图像输出控制方法及装置和视频处理设备

技术领域

本发明涉及视频处理及显示技术领域，尤其涉及一种图像输出控制方法、一种图像输出控制装置以及一种视频处理设备。

背景技术

视频处理器在使用过程中，在图层缩放和叠加后需要将相关信号通过某些接口输出到设备的输出口上，以输出到显示设备或者后端发送设备上。视频处理器的输出接口类型很多，有DP、HDMI、SDI、D-DVI等不同类型的输出接口。如何通过这些不同的输出接口实现同步输出同样的画面，且每个接口可以独立设置色彩空间、采样率、色深是目前亟待解决的技术问题。

发明内容

因此，为克服现有技术的不足，本发明实施例提出一种图像输出控制方法、一种图像输出控制装置以及一种视频处理设备。

一方面，本发明实施例提出的一种图像输出控制方法，包括：产生输出图像数据；按照第一每时钟周期像素数产生第一时序；按照第一像素时钟和所述第一时序输出所述输出图像数据至第一发送接口；按照第二每时钟周期像素数产生第二时序，并参考所述第一像素时钟产生第二像素时钟，其中所述第一每时钟周期像素数为所述第二每时钟周期像素数的N倍，所述第二像素时钟的频率为所述第一像素时钟的频率的N倍，N为正整数且N≥1；以及按照所述第一像素时钟和所述第一时序将所述输出图像数据同步写入多个第一先进先出队列，并按照所述第二像素时钟和所述第二时序将写入所述多个第一先进先出队列中的目标第一先进先出队列中的所述输出图像数据输出至第二发送接口。

在本发明的一个实施例中，所述图像输出控制方法还包括：按照第三每时钟周期像素数产生第三时序，并参考所述第一像素时钟产生第三像素时钟，其中所述第一每时钟周期像素数为所述第三每时钟周期像素数的M倍，所述第三像素时钟的频率为所述第一像素时钟的频率的M倍，M为正整数且M≥2；以及按照所述第一像素时钟和所述第一时序将所述输出图像数据同步写入多个第二先进先出队列，并按照所述第三像素时钟和所述第三时序将写入所述多个第二先进先出队列中的目标第二先进先出队列中的所述输出图像数据输出至第三发送接口。

在本发明的一个实施例中，所述多个第一先进先出队列为三个，所述多个第二先进先出队列为两个。

在本发明的一个实施例中，所述图像输出控制方法还包括：按照所述第一像素时钟和所述第一时序将所述输出图像数据写入双倍速率随机存储器缓存，并按照目标数据格式将写入所述双倍速率随机存储器缓存的所述输出图像数据输出至第四发送接口。

在本发明的一个实施例中，所述产生输出图像数据包括：按照所述第一像素时钟和所述第一时序对多个输入图层数据进行叠加处理，以得到所述输出图像数据。

另一方面，本发明实施例提出的一种图像输出控制装置，包括：产生模块，用于产生输出图像数据；第一时序产生模块，用于按照第一每时钟周期像素数产生第一时序；输出模块，用于按照第一像素时钟和所述第一时序输出所述输出图像数据至第一发送接口；多个第一先进先出队列；第二时序产生模块，用于按照第二每时钟周期像素数产生第二时序，并参考所述第一像素时钟产生第二像素时钟，其中所述第一每时钟周期像素数为所述第二每时钟周期像素数的N倍，所述第二像素时钟的频率为所述第一像素时钟的频率的N倍，N为正整数且N≥1；以及第一数据读写模块，用于按照所述第一像素时钟和所述第一时序将所述输出图像数据同步写入所述多个第一先进先出队列，并按照所述第二像素时钟和所述第二时序将写入所述多个第一先进先出队列中的目标第一先进先出队列中的所述输出图像数据输出至第二发送接口。

在本发明的一个实施例中，所述图像输出控制装置还包括：多个第二先进先出队列；第三时序产生模块，用于按照第三每时钟周期像素数产生第三时序，并参考所述第一像素时钟产生第三像素时钟，其中所述第一每时钟周期像素数为所述第三每时钟周期像素数的M倍，所述第三像素时钟的频率为所述第一像素时钟的频率的M倍，M为正整数且M≥2；以及第二数据读写模块，用于按照所述第一像素时钟和所述第一时序将所述输出图像数据同步写入所述多个第二先进先出队列，并按照所述第三像素时钟和所述第三时序将写入所述多个第二先进先出队列中的目标第二先进先出队列中的所述输出图像数据输出至第三发送接口。

在本发明的一个实施例中，所述图像输出控制装置还包括：双倍速率随机存储器缓存；以及第三数据读写模块，用于按照所述第一像素时钟和所述第一时序将所述输出图像数据写入所述双倍速率随机存储器缓存，并按照目标数据格式将写入所述双倍速率随机存储器缓存的所述输出图像数据输出至第四发送接口。

在本发明的一个实施例中，所述产生模块包括：叠加单元，用于按照所述第一像素时钟和所述第一时序对多个输入图层数据进行叠加处理，以得到所述输出图像数据。

再一方面，本发明实施例提出的一种视频处理设备，包括：可编程逻辑器件；以及多个不同类型的视频接口，分别连接所述可编程逻辑器件的多个发送接口；其中，所述可编程逻辑器件用于进行前述任意一种图像输出控制方法。

由上可知，本发明上述技术特征可以具有如下一个或多个有益效果：通过多个不同类型视频接口同步输出同样的画面或者同一副画面的不同部分，且通过将数据写入和读取过程中使用的像素时钟及时序分离，每个接口可以独立设置色彩空间、采样率、色深，解决了接口转换设备等视频处理设备同步输出的问题。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明第一实施例的一种图像输出控制方法的步骤流程图。

图2为本发明第一实施例的另一种图像输出控制方法的部分步骤流程图。

图3为本发明第一实施例的再一种图像输出控制方法的部分步骤流程图。

图4为本发明第二实施例的一种图像输出控制装置的模块示意图。

图5为本发明第二实施例的另一种图像输出控制装置的模块示意图。

图6为本发明第三实施例的一种视频处理设备的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

【第一实施例】

如图1所示，本发明第一实施例提供的一种图像输出控制方法，包括：

S11：产生输出图像数据；

S211：按照第一每时钟周期像素数(PPC，Pixel Per Clock)产生第一时序；

S213：按照第一像素时钟和所述第一时序输出所述输出图像数据至第一发送接口；

S231：按照第二每时钟周期像素数产生第二时序，并参考所述第一像素时钟产生第二像素时钟，其中所述第一每时钟周期像素数为所述第二每时钟周期像素数的N倍，所述第二像素时钟的频率为所述第一像素时钟的频率的N倍，N为正整数且N≥1；以及

S233：按照所述第一像素时钟和所述第一时序将所述输出图像数据同步写入多个第一先进先出队列(FIFO，First Input First Output)，并按照所述第二像素时钟和所述第二时序将写入所述多个第一先进先出队列中的目标第一先进先出队列中的所述输出图像数据输出至第二发送接口。

进一步地，参见图2，本实施例的图像输出控制方法的另一实施方式还包括：

S251：按照第三每时钟周期像素数产生第三时序，并参考所述第一像素时钟产生第三像素时钟，其中所述第一每时钟周期像素数为所述第三每时钟周期像素数的M倍，所述第三像素时钟的频率为所述第一像素时钟的频率的M倍，M为正整数且M≥2；以及

S253：按照所述第一像素时钟和所述第一时序将所述输出图像数据同步写入多个第二先进先出队列，并按照所述第三像素时钟和所述第三时序将写入所述多个第二先进先出队列中的目标第二先进先出队列中的所述输出图像数据输出至第三发送接口。

再者，参见图3，本实施例的图像输出控制方法的再一实施方式还进一步包括：

S271：按照所述第一像素时钟和所述第一时序将所述输出图像数据写入双倍速率随机存储器缓存，并按照目标数据格式将写入所述双倍速率随机存储器缓存的所述输出图像数据输出至第四发送接口。

为便于更清楚地理解本实施例的图像输出控制方法，下面以第一发送接口、第二发送接口、第三发送接口和第四发送接口分别用于连接HDMI接口(High DefinitionMultimedia Interface，高清多媒体接口)、DP(DisplayPort)接口、D-DVI接口(双链路DVI接口)和SDI接口(serial digital interface，数字分量串行接口)为例进行详细描述。

对于HDMI、DP、D-DVI和SDI等视频接口，都有自己的时序和像素时钟要求，如HDMI固定为4PPC发送，DP接口根据不同的输出分辨率自动在1、2、4PPC中切换，D-DVI接口根据输出分辨率在单、双链路传输中切换；SDI接口没有行场同步信号，只有8个data stream(数据流)信号，并且有HD、3G、6G、12G等多种发送模式。所以，在需要多个视频接口同步输出同样的画面的情形下，需要保证产生的输出图像数据(例如由叠加单元Blender产生)分别和每个发送接口做速率、数据格式和接口PPC的匹配，否则会出现输出错位或者显示异常。此处的输出图像数据例如是由叠加单元(Blender)对多个输入图层数据进行叠加处理后产生，而多个输入图层数据又例如是由多个缩放器(Scaler)进行缩放处理后的图层数据。

承上述，HDMI接口的像素时钟例如是由外部GT(Gigabit Transceiver，吉比特收发器)的参考时钟来产生，外部逻辑不便修改，所以本实施例选择HDMI接口的像素时钟作为叠加处理用时钟，其他所有的接口(DP、D-DVI及SDI接口)都参考HDMI接口的像素时钟来产生。再者，叠加处理时采用的时序也可以使用所述第一时序。另外，为了向HDMI接口发送输出图像数据，会由时序产生模块按照4PPC(第一PPC)产生所述第一时序，之后按照所述第一时序和第一像素时钟(等于HDMI接口的像素时钟)将输出图像数据输出至第一发送接口以发送至HDMI接口。

DP接口根据不同的输出分辨率自动在1、2、4PPC之间切换，用三个FIFO(第一先进先出队列)做数据位宽的转换并用时序产生模块根据PPC(第二PPC)产生所述第二时序和在HDMI的像素时钟上分别做4、2、1倍频处理用作连接DP接口的第二发送接口的像素时钟(第二像素时钟)，并和叠加单元的输出做同步启动。输出图像数据会先按照第一时序和第一像素时钟同步写入三个FIFO内，之后根据DP接口输出分辨率为1PPC、2PPC或4PPC选择目标FIFO，再按照第二时序和第二像素时钟将写入目标FIFO的输出图像数据输出至第二发送接口以发送至DP接口。

D-DVI接口根据输出分辨率在单、双链路传输中切换，也即输出分辨率在1、2PPC之间切换，所以用两个FIFO(第二先进先出队列)做数据位宽的转换并用时序产生模块根据PPC(第三PPC)产生时序和在HDMI的像素时钟上分别做4、2倍频处理用作连接D-DVI接口的第三发送接口的像素时钟，并和叠加单元的输出做同步启动。输出图像数据会先按照第一时序和第一像素时钟同步写入两个个FIFO内，之后根据D-DVI接口的输出分辨率为1PPC或2PPC选择目标FIFO，再按照第三时序和第三像素时钟将写入目标FIFO的输出图像数据输出至第三发送接口以发送至D-DVI接口。

SDI接口因为没有行场同步信号，所以本实施例增加了DDR缓存，把叠加单元输出的图像数据写入DDR缓存后，根据当前发送模式(HD、3G、6G或12G)变成SDI需要的数据格式后输出至第四发送接口以发送至SDI接口。

前述四种可支持4K信号的视频接口可单独或者任意几种同时输出，如把设备通过HDMI、DP两种接口连接到后端显示设备，两台显示设备输出同样的画面。本实施例可以应用在诸如晚会舞台、商场等对多个独立的显示屏同步输出同样的画面的同步性要求较高的场景。

当然本实施例也可以实现将一副图像切割为多个部分，并分别通过不同的视频接口实现同步输出，其可以解决在现场设备接口数量紧张而现有技术只能采取同类接口输出同一副图像的不同部分的问题，极大的提升了产品的便利性和易用性。在此应用情形下，前述产生的输出图像数据可以先进行图像切割，再将所述输出图像数据的不同部分分别通过前述第一至第四发送接口发送出去；换而言之，仍然可以表述为前述第一至第四发送接口是发送同一份输出图像数据，只是各自发送该输出图像数据中属于自己发送的那部分数据。

综上所述，本实施例可以通过多个不同类型视频接口同步输出同样的画面或者同一副画面的不同部分，且通过将数据写入和读取过程中使用的像素时钟及时序分离，每个接口可以独立设置色彩空间、采样率、色深，解决了接口转换设备等视频处理设备同步输出的问题。值得一提的是，在资源允许的情况下，本实施例可以增加接口数量。

【第二实施例】

参见图4，本发明第二实施例提出的一种图像输出控制装置40，包括：产生模块41、第一时序产生模块511、输出模块513、第二时序产生模块531、第一数据读写模块533和多个第一先进先出队列535。

其中，产生模块41例如用于产生输出图像数据；第一时序产生模块511例如用于按照第一每时钟周期像素数(例如4PPC)产生第一时序；输出模块513例如用于按照第一像素时钟和所述第一时序输出所述输出图像数据至第一发送接口515；第二时序产生模块531例如用于按照第二每时钟周期像素数(例如1PPC、2PPC或4PPC)产生第二时序，并参考所述第一像素时钟产生第二像素时钟，其中所述第一每时钟周期像素数为所述第二每时钟周期像素数的N倍，所述第二像素时钟的频率为所述第一像素时钟的频率的N倍，N为正整数且N≥1；以及第一数据读写模块533例如用于按照所述第一像素时钟和所述第一时序将所述输出图像数据同步写入所述多个第一先进先出队列535，并按照所述第二像素时钟和所述第二时序将写入所述多个第一先进先出队列535中的目标第一先进先出队列中的所述输出图像数据输出至第二发送接口537。

至于产生模块41、第一时序产生模块511、输出模块513、第二时序产生模块531、第一数据读写模块533和多个第一先进先出队列535的具体功能细节可参考前述第一实施例中的详细描述，在此不再赘述。此外，值得一提的是，产生模块41、第一时序产生模块511、输出模块513、第二时序产生模块531和第一数据读写模块533可以为软件模块，存储于非易失性存储器中且由处理器执行相关操作以进行前述第一实施例中的步骤S11、S211、S213、S231和S233。

参见图5，本实施例的图像输出控制装置的另一实施方式还进一步包括：第三时序产生模块551、第二数据读写模块553、多个第二先进先出队列555，甚至第二数据读写模块571和双倍速率随机存储器缓存573。

其中，第三时序产生模块551例如用于按照第三每时钟周期像素数(例如1PPC或2PPC)产生第三时序，并参考所述第一像素时钟产生第三像素时钟，其中所述第一每时钟周期像素数为所述第三每时钟周期像素数的M倍，所述第三像素时钟的频率为所述第一像素时钟的频率的M倍，M为正整数且M≥2；第二数据读写模块553例如用于按照所述第一像素时钟和所述第一时序将所述输出图像数据同步写入所述多个第二先进先出队列555，并按照所述第三像素时钟和所述第三时序将写入所述多个第二先进先出队列555中的目标第二先进先出队列中的所述输出图像数据输出至第三发送接口557。第三数据读写模块571例如用于按照所述第一像素时钟和所述第一时序将所述输出图像数据写入所述双倍速率随机存储器缓存573，并按照目标数据格式(例如HD、3G、6G或12G SDI格式)将写入所述双倍速率随机存储器缓存573的所述输出图像数据输出至第四发送接口575。至于第三时序产生模块551、第二数据读写模块553、多个第二先进先出队列555，甚至第二数据读写模块571和双倍速率随机存储器缓存573的具体功能细节可参考前述第一实施例中的详细描述，在此不再赘述。此外，值得一提的是，第三时序产生模块551、第二数据读写模块553、甚至第二数据读写模块571可以为软件模块，存储于非易失性存储器中且由处理器执行相关操作以进行前述第一实施例中的步骤S251、S253和S271。

【第三实施例】

参见图6，本发明第三实施例提出的一种视频处理设备60，其例如是接口转换设备。具体来说，视频处理设备60包括：可编程逻辑器件61和连接可编程逻辑器件61的多个不同类型的视频接口例如HDMI接口631、DP接口633、D-DVI接口635和SDI接口637。

本实施例的可编程逻辑器件61可以执行前述第一实施例的图像输出控制方法的各个步骤，例如通过叠加单元按照第一像素时钟和第一时序产生输出图像数据，比如逐行产生输出图像数据；之后产生的输出图像数据经由不同的通道输出至第一至第四发送接口(此处可以是不同通道传输相同的输出图像数据，也可以是不同通道分别传输所述输出图像数据的不同部分)，以便于同步发送至HDMI接口631、DP接口633、D-DVI接口635和SDI接口637。本实施例的可编程逻辑器件61例如是FPGA器件。

由上可知，本实施例的视频处理设备60可以通过多个不同类型视频接口同步输出同样的画面或同一副画面的不同部分，且每个接口可以独立设置色彩空间、采样率、色深，解决了接口转换设备等视频处理设备同步输出的问题。由于HDMI接口631、DP接口633、D-DVI接口635和SDI接口637均可支持4K视频源，因此本实施例可以支持多路4K信号的同步输出。另外，在资源允许的情况下，本实施例可以增加接口数量。

此外，可以理解的是，前述各个实施例仅为本发明的示例性说明，在技术特征不冲突、结构不矛盾、不违背本发明的发明目的前提下，各个实施例的技术方案可以任意组合、搭配使用。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和/或方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元/模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多路单元或模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元/模块可以是或者也可以不是物理上分开的，作为单元/模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多路网络单元上。可以根据实际的需要选择其中的部分或者全部单元/模块来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元/模块可以集成在一个处理单元/模块中，也可以是各个单元/模块单独物理存在，也可以两个或两个以上单元/模块集成在一个单元/模块中。上述集成的单元/模块既可以采用硬件的形式实现，也可以采用硬件加软件功能单元/模块的形式实现。

上述以软件功能单元/模块的形式实现的集成的单元/模块，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)的一个或多个处理器执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，简称ROM)、随机存取存储器(Random Access Memory，简称RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种图像输出控制方法，其特征在于，包括：

产生输出图像数据；

按照第一每时钟周期像素数产生第一时序；

按照第一像素时钟和所述第一时序输出所述输出图像数据至第一发送接口；

按照第二每时钟周期像素数产生第二时序，并参考所述第一像素时钟产生第二像素时钟，其中所述第一每时钟周期像素数为所述第二每时钟周期像素数的N倍，所述第二像素时钟的频率为所述第一像素时钟的频率的N倍，N为正整数且N≥1；以及

按照所述第一像素时钟和所述第一时序将所述输出图像数据同步写入多个第一先进先出队列，并按照所述第二像素时钟和所述第二时序将写入所述多个第一先进先出队列中的目标第一先进先出队列中的所述输出图像数据输出至第二发送接口。

2.如权利要求1所述的图像输出控制方法，其特征在于，还包括：

按照第三每时钟周期像素数产生第三时序，并参考所述第一像素时钟产生第三像素时钟，其中所述第一每时钟周期像素数为所述第三每时钟周期像素数的M倍，所述第三像素时钟的频率为所述第一像素时钟的频率的M倍，M为正整数且M≥2；以及

按照所述第一像素时钟和所述第一时序将所述输出图像数据同步写入多个第二先进先出队列，并按照所述第三像素时钟和所述第三时序将写入所述多个第二先进先出队列中的目标第二先进先出队列中的所述输出图像数据输出至第三发送接口。

3.如权利要求2所述的图像输出控制方法，其特征在于，所述多个第一先进先出队列为三个，所述多个第二先进先出队列为两个。

4.如权利要求1至3任意一项所述的图像输出控制方法，其特征在于，还包括：

按照所述第一像素时钟和所述第一时序将所述输出图像数据写入双倍速率随机存储器缓存，并按照目标数据格式将写入所述双倍速率随机存储器缓存的所述输出图像数据输出至第四发送接口。

5.如权利要求1所述的图像输出控制方法，其特征在于，所述产生输出图像数据包括：

按照所述第一像素时钟和所述第一时序对多个输入图层数据进行叠加处理，以得到所述输出图像数据。

6.一种图像输出控制装置，其特征在于，包括：

产生模块，用于产生输出图像数据；

第一时序产生模块，用于按照第一每时钟周期像素数产生第一时序；

输出模块，用于按照第一像素时钟和所述第一时序输出所述输出图像数据至第一发送接口；

多个第一先进先出队列；

第二时序产生模块，用于按照第二每时钟周期像素数产生第二时序，并参考所述第一像素时钟产生第二像素时钟，其中所述第一每时钟周期像素数为所述第二每时钟周期像素数的N倍，所述第二像素时钟的频率为所述第一像素时钟的频率的N倍，N为正整数且N≥1；以及

第一数据读写模块，用于按照所述第一像素时钟和所述第一时序将所述输出图像数据同步写入所述多个第一先进先出队列，并按照所述第二像素时钟和所述第二时序将写入所述多个第一先进先出队列中的目标第一先进先出队列中的所述输出图像数据输出至第二发送接口。

7.如权利要求6所述的图像输出控制装置，其特征在于，还包括：

多个第二先进先出队列；

第三时序产生模块，用于按照第三每时钟周期像素数产生第三时序，并参考所述第一像素时钟产生第三像素时钟，其中所述第一每时钟周期像素数为所述第三每时钟周期像素数的M倍，所述第三像素时钟的频率为所述第一像素时钟的频率的M倍，M为正整数且M≥2；以及

第二数据读写模块，用于按照所述第一像素时钟和所述第一时序将所述输出图像数据同步写入所述多个第二先进先出队列，并按照所述第三像素时钟和所述第三时序将写入所述多个第二先进先出队列中的目标第二先进先出队列中的所述输出图像数据输出至第三发送接口。

8.如权利要求6或7所述的图像输出控制装置，其特征在于，还包括：

双倍速率随机存储器缓存；以及

第三数据读写模块，用于按照所述第一像素时钟和所述第一时序将所述输出图像数据写入所述双倍速率随机存储器缓存，并按照目标数据格式将写入所述双倍速率随机存储器缓存的所述输出图像数据输出至第四发送接口。

9.如权利要求6所述的图像输出控制装置，其特征在于，所述产生模块包括：

叠加单元，用于按照所述第一像素时钟和所述第一时序对多个输入图层数据进行叠加处理，以得到所述输出图像数据。

10.一种视频处理设备，其特征在于，包括：

可编程逻辑器件；

多个不同类型的视频接口，分别连接所述可编程逻辑器件的多个发送接口；

其中，所述可编程逻辑器件用于进行如权利要求1至5任意一项所述的图像输出控制方法。

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