CN117133230B - Led显示驱动芯片及共阴led显示系统、共阳led显示系统 - Google Patents

Led显示驱动芯片及共阴led显示系统、共阳led显示系统 Download PDF

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Abstract

本发明实施例公开了LED显示驱动芯片及共阴LED显示系统、共阳LED显示系统，涉及LED显示驱动领域，该LED显示驱动芯片包括：用于产生参考电流的电流产生模块，基于输入的参考时钟信号产生系统时钟信号的倍乘延迟锁定环MDLL，其中，MDLL处于锁定状态时，系统时钟信号定期被该参考时钟信号重置；基于显示数据和系统时钟信号产生PWM信号的PWM产生模块，以及一个或多个恒流输出通道，每个恒流输出通道用于在PWM信号的有效期间，基于所述参考电流输出驱动电流。本发明实施例的LED显示驱动芯片能实现更高的PWM信号的精度，具有更小的电路面积和较低的功耗。

Description

LED显示驱动芯片及共阴LED显示系统、共阳LED显示系统
技术领域
本发明涉及LED显示驱动领域，具体涉及一种LED显示驱动芯片及共阴LED显示系统、共阳LED显示系统。
背景技术
在LED(英文全称Light mitting diode，发光二极管)显示系统中，LED显示驱动芯片的输出端连接LED阵列中的LED列线，在PWM信号的有效期间，输出驱动电流从而驱动该列线上的LED灯珠发光。
其中，PWM信号一般由时钟信号和显示数据决定，时钟信号用于控制PWM信号在时钟周期内的上升沿和下降沿的位置，而显示数据则决定了PWM信号的宽度，以控制LED灯珠的点亮时长。
基于LED显示系统的发展，对LED显示驱动芯片提出了更高的要求，不仅需要保证PWM信号的精度，还得具有更小的电路面积和较低的功耗等。然而，现有的LED显示驱动芯片难以同时满足上述要求。
发明内容
本发明实施例提供一种LED显示驱动芯片及共阴LED显示系统、共阳LED显示系统，能实现更高的PWM信号的精度，具有更小的电路面积和较低的功耗，以克服上述技术问题。
通过背景技术部分已知晓，本领域现阶段对LED显示驱动芯片提出了更高的要求，即不仅需要保证PWM信号的精度，还得具有更小的电路面积和较低的功耗等。其中，发明人发现：用于产生时钟信号的时钟产生模块是影响LED显示驱动芯片设计的关键，然而在现有的LED显示驱动芯片中，所采用的时钟产生模块要么无法实现倍频功能，从而无法保证PWM的精度，若要实现倍频功能，则需要耗费更高的功耗；要么可以实现倍频功能，然而其输出的倍频时钟信号的抖动累积时间长，仍然会影响PWM的精度，一些方案中有提出对该时钟产生模块进行改进，以产生低抖动的倍频时钟，然而这需要更大的电路面积，这无法满足LED显示驱动芯片对更小电路面积的要求。
为了解决上述问题，从第一方面，本发明实施例公开了一种LED显示驱动芯片，包括：
电流产生模块，用于产生参考电流；
倍乘延迟锁定环MDLL，基于输入的参考时钟信号产生系统时钟信号；其中，MDLL处于锁定状态时，系统时钟信号定期被该参考时钟信号重置；
PWM产生模块，基于显示数据和系统时钟信号产生PWM信号；
一个或多个恒流输出通道，用于在PWM信号的有效期间，基于参考电流输出驱动电流。
在本发明实施例中，参考时钟信号为全局时钟信号，本发明实施例利用MDLL作为LED显示驱动领域的时钟产生模块，可以直接基于该参考时钟信号低功耗的产生系统时钟信号，其中，该系统时钟信号可以为参考时钟信号的倍频信号和或分频信号。由于在本发明中，MDLL处于锁定状态时，其所产生的系统时钟信号能定期被该参考时钟信号重置，所以MDLL受非理想因素所导致的系统时钟信号的时钟抖动累积基本上只能持续一个输入参考周期，即系统时钟信号在前一个输入参考周期的时钟抖动基本不会持续到下一个输入参考周期，系统时钟信号在前一个输入参考周期的时钟抖动累积会在下一个输入参考周期时因被该参考时钟信号重置而被清除或刷新，因此其可以在更高倍频频率下具有更低的抖动，最大程度的抑制参考杂散，降低了非理想因素对系统时钟信号的干扰，能保证系统时钟信号的精度和可靠性。如此，PWM产生模块基于显示数据和该系统时钟信号的产生PWM信号也会有较高精度。同时因MDLL为一阶环路设计，不需要很大的滤波电容，因此本发明的LED显示驱动芯片也能具有更小电路面积。显然，本发明实施例所提出的LED显示驱动芯片能有效满足本领域现阶段对LED显示驱动芯片提出的更高要求。
在本发明一实施例中，系统时钟信号的频率fGCLK满足：fGCLK=fCLK*M，其中，fCLK为参考时钟信号的频率，M为倍频数，M为大于等于1的正整数；
MDLL处于锁定状态时，系统时钟信号每隔1个时钟周期TCLK被参考时钟信号重置，其中，TCLK为参考时钟信号的时钟周期。
在本发明一实施例中，系统时钟信号的频率fGCLK满足：fGCLK=fCLK*M/N，其中，fCLK为参考时钟信号的频率，M为倍频数，N为分频数，M为大于等于1的正整数，N为大于等于1的正整数；MDLL处于锁定状态时，系统时钟信号每隔N个时钟周期TCLK被参考时钟信号重置，其中，TCLK为参考时钟信号的时钟周期。
在本发明一实施例中，MDLL还用于产生系统时钟信号的多相位时钟信号GCLK<Q-1:0>；其中，Q=2p，p为用于产生PWM波小数部分的最大位数，多相位时钟信号中的任意相邻两个相位时钟信号之间相差1/Q个时钟周期TGCLK，TGCLK为系统时钟信号的时钟周期；
PWM产生模块基于显示数据、多相位时钟信号中的第一相位时钟信号和第二相位时钟信号产生PWM信号；第二相位时钟信号与第一相位时钟信号之间相差i/Q个时钟周期TGCLK，i为0至（Q-1）之间的整数。
在本发明一实施例中，MDLL还用于产生系统时钟信号的第三相位时钟信号和第四相位时钟信号；第三相位时钟信号和第四相位时钟信号相差L个时钟周期TGCLK，0≤L＜1，TGCLK为系统时钟信号的时钟周期；
其中，PWM产生模块基于显示数据和第三相位时钟信号产生第一PWM信号，以及基于第一PWM信号和第四相位时钟信号产生与第一PWM信号的脉宽相同的第二PWM信号，并对第一PWM信号和第二PWM信号进行逻辑运算，输出PWM信号。
在本发明一实施例中，LED显示驱动芯片还包括：偏置模块，偏置模块中的第一MOS管与恒流输出通道中的至少一个第二MOS管组成电流镜；在PWM信号的有效期间，参考电流经电流镜输出为驱动电流。
从第二方面，本发明实施例还公开了一种共阴LED显示系统，包括：
LED阵列和至少一个LED显示驱动芯片；
其中，LED阵列中，同一行中的LED的负极与共阴极节点连接，同一列中的相同颜色的LED的正极与共阳极节点连接；
LED显示驱动芯片包括：
电流产生模块，用于产生参考电流；
倍乘延迟锁定环MDLL，基于输入的参考时钟信号产生系统时钟信号；其中，MDLL处于锁定状态时，系统时钟信号定期被参考时钟信号重置；
PWM产生模块，基于显示数据和系统时钟信号产生PWM信号；
多个恒流输出通道，用于在PWM信号的有效期间，基于参考电流向对应的共阳极节点提供驱动电流。
在本发明一实施例中，系统时钟信号的频率fGCLK满足：fGCLK=fCLK*M，MDLL处于锁定状态时，系统时钟信号每隔1个时钟周期TCLK被参考时钟信号重置；或，系统时钟信号的频率fGCLK满足：fGCLK=fCLK*M/N，MDLL处于锁定状态时，系统时钟信号每隔N个时钟周期TCLK被参考时钟信号重置；其中，fCLK为参考时钟信号的频率，TCLK为参考时钟信号的时钟周期，M为倍频数，N为分频数，M为大于等于1的正整数，N为大于等于1的正整数。
从第三方面，本发明实施例还公开了一种共阳LED显示系统，包括：
LED阵列和至少一个LED显示驱动芯片；
其中，LED阵列中，同一行中的LED的正极与共阳极节点连接，同一列中的相同颜色的LED的负极与共阴极节点连接；
LED显示驱动芯片包括：
电流产生模块，用于产生参考电流；
倍乘延迟锁定环MDLL，基于输入的参考时钟信号产生系统时钟信号；其中，MDLL处于锁定状态时，系统时钟信号定期被参考时钟信号重置；
PWM产生模块，基于显示数据和系统时钟信号产生PWM信号；
多个恒流输出通道，用于在PWM信号的有效期间，基于参考电流向对应的共阴极节点提供驱动电流。
在本发明一实施例中，系统时钟信号的频率fGCLK满足：fGCLK=fCLK*M，MDLL处于锁定状态时，系统时钟信号每隔1个时钟周期TCLK被参考时钟信号重置；或，系统时钟信号的频率fGCLK满足：fGCLK=fCLK*M/N，MDLL处于锁定状态时，系统时钟信号每隔N个时钟周期TCLK被参考时钟信号重置；其中，fCLK为参考时钟信号CLK的频率，TCLK为参考时钟信号的时钟周期，M为倍频数，N为分频数，M为大于等于1的正整数，N为大于等于1的正整数。
本发明实施例包括以下优点：
本发明实施例提出的LED显示驱动芯片包括：用于产生参考电流的电流产生模块，基于输入的参考时钟信号产生系统时钟信号的倍乘延迟锁定环MDLL，其中，MDLL处于锁定状态时，系统时钟信号定期被该参考时钟信号重置；还包括基于显示数据和系统时钟信号产生PWM信号的PWM产生模块，以及一个或多个恒流输出通道，每个恒流输出通道用于在PWM信号的有效期间，基于该参考电流输出驱动电流。本发明实施例利用MDLL作为LED显示驱动领域的时钟产生模块能直接实现倍频功能，无需复杂电路来提高输入频率，所以本发明的LED显示驱动芯片具有较低的功耗，而由于本发明的MDLL能在实现倍频功能的同时还能保证更低的输出抖动，所以本发明实施例的系统时钟信号具有高倍频、低抖动特性，能最大程度的抑制参考杂散，实现更高的PWM信号的精度，同时因MDLL为一阶环路设计，不需要很大的滤波电容，因此本发明的LED显示驱动芯片也能具有更小电路面积，满足本领域现阶段对LED显示驱动芯片提出的更高要求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例。
图1是本发明一种LED显示驱动芯片的框图示意图；
图2是本发明一实施方式LED显示驱动芯片的电路原理图；
图3是本发明另一实施方式LED显示驱动芯片的电路原理图；
图4是本发明又一实施方式LED显示驱动芯片的电路原理图；
图5是本发明一实施例中系统时钟信号的产生示意图；
图6是本发明另一实施例中系统时钟信号的产生示意图；
图7是实现如图6所示的系统时钟信号的MDLL的框图示意图；
图8是本发明实施例一种LED显示驱动芯片的框图示意图；
图9是本发明实施例一种共阴LED显示系统的框图示意图；
图10是本发明实施例一种共阳LED显示系统的框图示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
参考图1，为本发明实施例一种LED显示驱动芯片的框图示意图，该芯片包括：电流产生模块、倍乘延迟锁定环MDLL（英文全称Multiply-Delay Loop Locked）、PWM产生模块以及一个或多个恒流输出通道，其中：
电流产生模块用于产生参考电流；
MDLL基于输入的参考时钟信号产生系统时钟信号；其中，MDLL处于锁定状态时，系统时钟信号定期被该参考时钟信号重置；
PWM产生模块用于基于显示数据和系统时钟信号产生PWM信号；
一个或多个恒流输出通道用于在所述PWM信号的有效期间，基于参考电流输出驱动电流IOUT。
在本发明实施例中，电流产生模块可以基于芯片外的外置电阻产生参考电流（参考图2），也可以不基于芯片外的外置电阻产生参考电流（参考图3），当然也可以两者产生方式都兼具而择一输出参考电流（参考图4），以下对电流产生模块产生参考电流的一些可实施方式进行说明：
一实施方式中，如图2所示，电流产生模块包括：第一基准电流产生单元、第一电流镜；其中，第一基准电流产生单元基于基准电压和外置电阻产生第一基准电流，第一基准电流经第一电流镜调节后输出参考电流。基准电压可以采用Bandgap直接产生的电压或采用Bandgap产生的经过修调后的电压。外置电阻为LED显示驱动芯片外的电阻。图2仅为说明电流产生模块的一种示例，该LED显示驱动芯片内还有其他模块或还有其他未展示的信息，本发明对此不做限定。
另一实施方式中，如图3所示，电流产生模块包括：第二基准电流产生单元、电流修调单元；其中，第二基准电流产生单元用于不基于外置电阻产生第二基准电流；电流修调单元基于目标驱动电流对第二基准电流进行修调，直至得到使驱动电流与目标驱动电流的误差满足恒流输出精度要求的参考电流。在本实施方式中，外置电阻的相关解释参考前述内容，其是指芯片外专用于产生电流的一个电阻，本实施方式中第二基准电流产生单元不基于外置电阻产生第二基准电流，但不应认定为芯片外没有外置电阻。图2仅为说明电流产生模块的一种示例，该LED显示驱动芯片内还有其他模块或还有其他未展示的信息，本发明对此不做限定。
又一实施方式中，如图4所示，电流产生模块包括：第一基准电流产生单元、第一电流镜、第二基准电流产生单元、电流修调单元以及电流切换单元，其中：第一基准电流产生单元基于基准电压和外置电阻产生第一基准电流，第一基准电流经第一电流镜调节后输出；第二基准电流产生单元用于不基于外置电阻产生第二基准电流；电流修调单元基于目标驱动电流对第二基准电流进行修调，直至驱动电流与目标驱动电流的误差满足恒流输出精度要求；电流切换单元在切换信号的作用下可以将第一电流镜输出的电流或电流修调单元输出的电流作为参考电流。
在本发明实施例中，参考时钟信号为一种全局时钟信号，利用MDLL作为LED显示驱动领域的时钟产生模块不仅可以直接基于参考时钟信号低功耗地实现倍频功能，还因在本发明中，MDLL处于锁定状态时，其所产生的系统时钟信号能定期被该参考时钟信号重置，所以系统时钟信号的时钟抖动累积基本上只能持续一个输入参考周期，即系统时钟信号在前一个输入参考周期的时钟抖动基本不会持续到下一个输入参考周期，系统时钟信号在前一个输入参考周期的时钟抖动因被该参考时钟信号重置而被清除或刷新，因此其可以在更高倍频下具有更低的抖动，最大程度的抑制参考杂散，降低输出抖动的同时保证芯片的面积精简，降低了非理想因素对系统时钟信号的干扰，能保证系统时钟信号的精度和可靠性。如此，PWM产生模块基于显示数据和该系统时钟信号的产生PWM信号也会有较高精度。同时因MDLL为一阶环路设计，需要的滤波电容较小，本发明的LED显示驱动芯片也能具有更小电路面积，产生系统时钟信号所需的稳定时间较短，具有稳定速度快的优势。显然，本发明实施例所提出的LED显示驱动芯片能有效满足本领域现阶段所提出的更高要求，即能实现更高的PWM信号的精度，具有更小的电路面积和较低的功耗。
理想情况下，时钟产生模块产生的系统时钟信号的频率应与参考时钟信号具有完整的分频数或倍频数关系，如基于参考时钟信号产生一个相比参考时钟信号具有3倍频的系统时钟信号，那么在一个参考时钟信号的时钟周期下，则应有3个完整的系统时钟信号，或者说系统时钟信号在一个参考时钟信号下持续3个周期。待下一个参考时钟信号（比如参考时钟信号的第2个时钟周期TCLK）开始时，系统时钟信号第4个周期开始的边沿又应与参考时钟信号的第2个时钟周期TCLK的开始边沿对齐。
但受非理想因素（如噪声、干扰、电路设计等）的影响，利用现有的时钟产生模块产生的系统时钟信号会有时钟抖动，时钟抖动可能一直持续累积，比如时钟抖动累积持续到参考时钟信号的第2个时钟周期TCLK，甚至更久，这最终导致一个输入参考周期内，现有的时钟产生模块输出的系统时钟信号所持续的个数可能少于或多于理想中的个数（如理想中，一个时钟周期TCLK下有系统时钟信号的3个完整周期TGCLK，但现有中则有多于3个的系统时钟信号周期TGCLK）。如此会使得基于系统时钟信号产生的PWM信号不准，影响PWM的精度，最终影响显示效果。需要说明的是，现有中，系统时钟信号的时钟抖动在一个输入参考周期内可能向前抖动，也可能向后抖动，抖动持续累积到下一个输入参考周期；系统时钟信号的时钟抖动在一个输入参考周期内也可能先向后抖动再向前抖动，最终时钟抖动在下一个输入参考周期开始时刚好为0。因此，对于其如何抖动的，本发明对此不作限定。
而基于本发明实施例，将MDLL作为LED显示驱动领域的时钟产生模块，MDLL处于锁定状态时，系统时钟信号定期被该参考时钟信号重置，该重置可以理解为重新开始或刷新的意思，即以参考时钟信号的一个或多个时钟周期TCLK为输入参考周期，系统时钟信号每隔一个输入参考周期被该参考时钟信号重置，可以理解为系统时钟信号在新的输入参考周期开始时，系统时钟信号的起始边沿会被参考时钟信号的起始边沿替换，即系统时钟信号的起始边沿会在新的输入参考周期开始时与参考时钟信号的起始边沿对齐，如此使得系统时钟信号的时钟抖动只能在一个输入参考周期内持续，系统时钟信号如果在前一个输入参考周期产生了时钟抖动累积，该时钟抖动累积也会在下一个输入参考周期开始时因被该参考时钟信号重置而被清除。较为理想情况下，基于本发明实施例，系统时钟信号的时钟抖动累积会被完全清除为0。
为便于理解上述效果，下面以两种系统时钟信号为示例，分别对其在理想、现有以及基于本发明改善后的波形图进行说明。
一实施例中，系统时钟信号的频率fGCLK满足：fGCLK=fCLK*M，其中，fCLK为参考时钟信号的频率，M为倍频数，M为大于等于1的正整数。
如图5所示，假若M为3，相当于在参考时钟信号CLK的1个时钟周期TCLK内产生了3个系统时钟信号GCLK，默认系统时钟信号GCLK的第1个上升沿与参考时钟信号CLK的第1个上升沿对齐。理想中和现有中的系统时钟信号GCLK的波形如图5所示，理想中，系统时钟信号GCLK的波形图每隔1个时钟周期TCLK，系统时钟信号GCLK的上升沿都会与参考时钟信号CLK的上升沿对齐；但受非理想因素的影响，现有中，系统时钟信号的时钟抖动则可能一直持续累积。而基于本发明实施例，MDLL处于锁定状态时，系统时钟信号每隔1个时钟周期TCLK被参考时钟信号重置，其中，TCLK为参考时钟信号的时钟周期。在本实施例中，前述的输入参考周期即为1个时钟周期TCLK。在第1个时钟周期TCLK内，系统时钟信号GCLK的抖动逐渐累积，但在下一个时钟周期TCLK（第2个时钟周期TCLK）到来时，系统时钟信号GCLK的抖动累积则会被清0，可以理解为被参考时钟信号CLK新到来的这个时钟周期TCLK（第2个时钟周期TCLK）刷新，系统时钟信号GCLK的第M+1个上升沿又会与参考时钟信号CLK新开始的这个时钟周期TCLK（第2个时钟周期TCLK）的上升沿对齐。基于本实施例改善后的系统时钟信号GCLK的波形如图5所示，系统时钟信号GCLK的第1个上升沿与参考时钟信号CLK的上升沿对齐，则当参考时钟信号CLK的下一个时钟周期TCLK到来，系统时钟信号GCLK会被参考时钟信号CLK新到来的这个时钟周期TCLK重置，如此系统时钟信号GCLK的抖动累积也会被参考时钟信号CLK新到来的这个时钟周期TCLK清除或刷新，可理解为利用新的这个时钟周期TCLK的第一个边沿作为系统时钟信号GCLK在这个时钟周期TCLK内的第一个边沿，如系统时钟信号GCLK的第4个上升沿会与参考时钟信号CLK新的这个时钟周期TCLK的上升沿对齐。
需要说明的是，图5所示示例中，系统时钟信号GCLK与参考时钟信号CLK所对齐的边沿以上升沿进行表示。但在不同的实施例中，系统时钟信号GCLK与参考时钟信号CLK所对齐的边沿也可以是下降沿，或是系统时钟信号的下降沿与参考时钟信号CLK的上升沿对齐，或是系统时钟信号的上升沿与参考时钟信号CLK的下降沿对齐，本发明对此不作限定。
另一实施例中，系统时钟信号GCLK的频率fGCLK满足：fGCLK=fCLK*M/N，其中，fCLK为参考时钟信号CLK的频率，M为倍频数，N为分频数，M为大于1的正整数，N为大于等于1的正整数。
如图6所示，假若默认系统时钟信号GCLK的第1个上升沿与参考时钟信号CLK的第1个上升沿对齐，N为2，M为3，即在参考时钟信号CLK的时钟周期TCLK上进行2分频，此时1个输入参考周期相当于2个时钟周期TCLK，相当于在2个时钟周期TCLK内进行3倍频，即在2个时钟周期TCLK内产生3个系统时钟信号GCLK。此分倍频基础下，理想中和现有中的系统时钟信号GCLK的波形如图6所示，理想中，系统时钟信号GCLK的波形图每隔N个时钟周期TCLK，系统时钟信号GCLK的上升沿都会与参考时钟信号CLK的上升沿对齐；但受非理想因素的影响，现有中，系统时钟信号的时钟抖动则可能一直持续累积。而基于本发明实施例，MDLL处于锁定状态时，系统时钟信号每隔N个时钟周期TCLK被参考时钟信号重置，其中，TCLK为参考时钟信号的时钟周期。与前一实施例不同的是，本实施例的系统时钟信号GCLK是基于参考时钟信号CLK先分频再倍频后产生的，前述的输入参考周期即为N个时钟周期TCLK。基于本实施例改善后的系统时钟信号GCLK的波形如图6所示，MDLL处于锁定状态时，在第1个输入参考周期（可以理解为参考时钟信号CLK的前2个时钟周期TCLK）内，系统时钟信号GCLK的抖动逐渐累积，但在第2个输入参考周期到来时，系统时钟信号GCLK被参考时钟信号CLK重置，其抖动累积理论上会被清0，可以理解为在新到来的这个输入参考周期被参考时钟信号CLK刷新，以实现系统时钟信号GCLK的第4个上升沿又会在新开始的这个输入参考周期与参考时钟信号CLK的第3个时钟周期TCLK的起点上升沿对齐。
同理，图6所示示例中，系统时钟信号GCLK与参考时钟信号CLK所对齐的边沿以上升沿进行表示。但在不同的实施例中，系统时钟信号GCLK与参考时钟信号CLK所对齐的边沿也可以是下降沿，或是系统时钟信号的下降沿与参考时钟信号CLK的上升沿对齐，或是系统时钟信号的上升沿与参考时钟信号CLK的下降沿对齐。可以理解的，在本实施例中，每间隔N个时钟周期TCLK，系统时钟信号的第M+1个上升沿或下降沿与参考时钟信号的第N+1个上升沿或下降沿对齐。换言之，一个输入参考周期内的输出信号（系统时钟信号GCLK）从0开始积累到N-1次抖动，之后参考时钟信号新的上升沿到来，强制积累的输出抖动沿回到干净沿，因此抖动积累的最大周期为N个时钟周期TCLK。
值得强调的是，在本发明中，PWM产生模块基于显示数据和系统时钟信号产生PWM信号，并不表示PWM产生模块一定是直接利用该系统时钟信号产生PWM信号，在本发明的一些应用中，MDLL还可以用于产生系统时钟信号的多相位时钟信号，因此，PWM产生模块基于显示数据和系统时钟信号产生PWM信号也可以理解为基于显示数据和该多相位时钟信号产生PWM信号。换句话说，PWM产生模块在产生PWM波时，所采用的时钟信号是与该系统时钟信号有关的，比如是与该系统时钟信号同频率的后文中的第一相位时钟信号、第二相位时钟信号，或者第三相位时钟信号、第四相位时钟信号等。
在一些应用中，显示数据包括小数部分，按照现有技术中的主流技术，LED显示驱动芯片只能处理整数个系统时钟周期TGCLK的显示数据，按照整数个系统时钟周期TGCLK的显示信号进行控制，其弊端在于显示精度受损。假若包括小数部分的显示数据全部用系统时钟信号GCLK频率来计数显示，则对系统时钟信号GCLK频率要求较高，会产生很大的芯片功耗。例如，实际显示数据是4.125TGCLK，现有中仅以4TGCLK进行显示，则导致0.125TGCLK的显示精度丢失，而利用0.125TGCLK作为最小周期，则会因过高频产生很大的芯片功耗。基于本发明构思，在一实施例中，可以通过以下方案克服上述技术难题：MDLL还用于产生系统时钟信号的多相位时钟信号GCLK<Q-1:0>；其中，Q=2p，p为用于产生PWM波小数部分的最大位数，多相位时钟信号中的任意相邻两个相位时钟信号之间相差1/Q个时钟周期TGCLK，TGCLK为系统时钟信号的时钟周期；PWM产生模块基于显示数据、多相位时钟信号中的第一相位时钟信号和第二相位时钟信号产生PWM信号；第二相位时钟信号与第一相位时钟信号之间相差i/Q个时钟周期TGCLK，i为0至（Q-1）之间的整数。
其中，最大位数p可以理解为系统所支持的最大位数，但不应理解为PWM波的小数部分就是按照该最大位数p产生的，实际中，PWM波的小数部分可以基于该最大位数中的部分产生。其中，可以是先配置多相位时钟信号，而确定用于产生PWM波小数部分的最大位数p；也可以是先配置用于产生PWM波小数部分的最大位数p，而确定多相位时钟信号。例如显示数据为4bit，二进制为1001，首位的显示数据1，对应的就是1个TGCLK宽度；3bit的001为小数，对应1/8个时钟周期TGCLK。在本实施例中，多相位时钟信号中的任意一个相位时钟信号的频率与系统时钟信号GCLK的频率都是相同的，可以认为多相位时钟信号中的GCLK<0>即是系统时钟信号GCLK。
关于系统时钟信号GCLK的频率fGCLK具体是为fCLK*M或是fCLK*M/N，在本实施例的应用中不作限定。多相位时钟信号中的任意相邻两个相位时钟信号之间相差1/Q个时钟周期TGCLK，显然，任意两个相位时钟信号之间存在固定的相位差，该固定的相位差宽度为1/Q个时钟周期TGCLK。可以理解为多相位时钟信号中，后一个相位时钟信号比前一个相位时钟信号延迟了1/Q个时钟周期TGCLK，即GCLK<1>比GCLK<0>延迟了1/Q个时钟周期TGCLK，GCLK<2>比GCLK<1>延迟了1/Q个时钟周期TGCLK，以此类推。
在本实施例中，可以理解地，上述多相位时钟信号中的第一相位时钟信号的宽度为整数个时钟周期TGCLK。也就是说，其表示了实际的显示数据的整数部分，第二相位时钟信号与第一相位时钟信号之间相差i/Q个时钟周期TGCLK，可以理解为通过第二相位时钟信号与第一相位时钟信号求和或求差来获取实际显示数据的小数部分。例如，一个显示数据为1.125TGCLK，则可以通过(1+1/8)或(2-7/8)两种计算方式来得到该显示数据；具体的，就(1+1/8)这一方法而言，可以利用GCLK<0>作为第一相位时钟信号来产生1个时钟周期TGCLK，得到该显示数据的整数部分，再利用GCLK<1>作为第二相位时钟信号，由于GCLK<1>比GCLK<0>延迟了1/8个时钟周期TGCLK，该延迟部分即对应显示数据的小数部分，两者求和，得到该显示数据对应的PWM；就(2-7/8)这一方法而言，可以利用GCLK<0>作为第一相位时钟信号来产生2个时钟周期TGCLK，再利用GCLK<7>作为第二相位时钟信号，由于GCLK<7>比GCLK<0>延迟了7/8个时钟周期TGCLK，两者求差，得到该显示数据对应的PWM。显然，本发明实施例采用采用此方式，可以在避免增加采样频率，不需增加芯片成本和功耗的前提下，以最小代价获得较为较高的显示精度。
在另一些应用中，需要对显示数据进行低灰补偿，基于本发明构思，在本发明一实施例中，可以通过以下方案实现：MDLL还用于产生系统时钟信号GCLK的第三相位时钟信号和第四相位时钟信号；第三相位时钟信号和第四相位时钟信号基于系统时钟信号产生且相差L个时钟周期TGCLK，0≤L＜1，TGCLK为系统时钟信号的时钟周期；其中，PWM产生模块基于显示数据和第三相位时钟信号产生第一PWM信号，以及基于第一PWM信号和第四相位时钟信号产生与第一PWM信号的脉宽相同的第二PWM信号，并对第一PWM信号和第二PWM信号进行逻辑运算（例如或运算），输出PWM信号。关于系统时钟信号GCLK的频率fGCLK具体是为fCLK*M或是fCLK*M/N，在本实施例的应用中不作限定。
在本实施例中，PWM产生模块基于第三相位时钟信号可以产生显示数据的第一PWM信号，然后利用第四相位时钟信号产生与第一PWM信号的脉宽相同的第二PWM信号，并对第一PWM信号和第二PWM信号进行逻辑运算（例如或运算），可以实现对第一PWM信号的展宽，第三相位时钟信号和第四相位时钟信号之间相差L个时钟周期，即为用于亮度补偿的小数部分宽度(小数个时钟周期)，展宽的宽度为第三相位时钟信号和第四相位时钟信号之间的相位差。第一PWM信号和第二PWM信号进行逻辑运算后最终输出的PWM波为展宽后的PWM波，此方案适用于低灰的显示数据，通过对低灰的显示数据最终输出的PWM波进行展宽，实现了低灰补偿，提高了低灰显示效果。
以上对MDLL产生的系统时钟信号的相关内容进行了说明，基于MDLL的结构不同，MDLL基于输入的参考时钟信号产生的系统时钟信号也会略有不同，在本发明实施例中，LED显示驱动芯片内的MDLL可以采用不同的结构以实现上述高倍频、低抖动功能。可选的，在常用的一些MDLL结构示例中，MDLL通常包括鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、分频器、压控延迟线(VCDL)和逻辑选择器(MUX_SEL)。
就如图5所示的实施例而言，该分频器为M分频器，其中，参考时钟信号CLK依次经鉴相器、电荷泵、环路滤波器、压控延迟线后输出为系统时钟信号GCLK，系统时钟信号GCLK经M分频器后输出为时钟信号clkfb，鉴相器用于根据参考时钟信号CLK与时钟信号clkfb之间的相位差控制电荷泵的电流大小，电流用于对滤波器进行充电或放电，以使滤波器控制压控延迟线的延时响应相位发生变化，即使得系统时钟信号GCLK的频率与相位变化；逻辑选择器用于每间隔1个时钟周期TCLK，分时选择参考时钟信号CLK或压控延迟线输出的时钟信号clk_vcdl输入压控延迟线，使压控延迟线在VCO和VCDL两种模式下进行周期切换；其中，当MDLL达到锁定状态时，压控延迟线输出的系统时钟信号GCLK每隔1个时钟周期TCLK被参考时钟信号重置，系统时钟信号GCLK的时钟抖动累积被输入的参考时钟信号CLK基本清除或刷新为0，即参考时钟信号新的上升沿到来，强制积累的输出抖动沿回到干净沿，抖动积累的最大周期为1个时钟周期TCLK。
就如图6所示的实施例而言，该分频器为M分频器+N分频器，其中，参考图7，N分频器用于根据输入的参考时钟信号CLK产生时钟信号clkrp，时钟信号clkrp依次经鉴相器、电荷泵、滤波器（如环路滤波器）、压控延迟线后输出为系统时钟信号GCLK，系统时钟信号GCLK经M分频器后输出为时钟信号clkfb；鉴相器用于根据时钟信号clkrp与时钟信号clkfb之间的相位差控制电荷泵的电流Icp大小，电流Icp用于对滤波器进行充电或放电，以使滤波器控制压控延迟线的延时响应相位发生变化，即使得系统时钟信号GCLK频率与相位变化；逻辑选择器（在图6中以多路选择器进行表示）用于每间隔N个时钟周期TCLK，分时选择时钟信号clkrp或压控延迟线输出的时钟信号clk_vcdl（时钟信号clk_vcdl可以理解为一个系统时钟信号GCLK的整形前信号）输入压控延迟线，使压控延迟线在VCO和VCDL两种模式下进行周期切换；其中，当MDLL达到锁定状态时，压控延迟线输出的系统时钟信号GCLK每隔N个时钟周期TCLK被参考时钟信号重置，系统时钟信号GCLK的时钟抖动累积被输入的参考时钟信号CLK基本清除或刷新为0，即参考时钟信号新的上升沿到来，强制积累的输出抖动沿回到干净沿，抖动积累的最大周期为N个时钟周期TCLK。在图7中，该MDLL最终输出的系统时钟信号GCLK以其多相位时钟信号GCLK<0:2p-1>进行表示。
在本发明实施例中，如图2-4所示电路，LED显示驱动芯片还包括：偏置模块，偏置模块中的第一MOS管与恒流输出通道中的至少一个第二MOS管组成电流镜（即附图中的第二电流镜）；在PWM信号的有效期间，参考电流经该电流镜（第二电流镜）输出为该驱动电流。
参考图8，在图1所示结构的基础上，该LED显示驱动芯片还包括协议解析模块、寄存器配置模块、移位寄存器、数据存储模块等。其中，协议解析模块用于接收外部输入的参考时钟信号CLK、换行信号ROW以及指令LE，参考时钟信号可以经寄存器配置模块传输给MDLL，以使MDLL基于该参考时钟信号产生系统时钟信号。移位寄存器用于将外部由SDI接口输入的显示数据输出至SDO接口，以传输给级联的下一LED显示驱动芯片，以及可以用于将显示数据传输给数据存储模块；数据存储模块可以用于存储显示数据和由协议解析模块传输的换行信号ROW以及指令LE等，以向所述PWM产生模块提供相应的显示数据。图8所示的基准电流产生模块可以指图2或图4所示的第一基准电流产生单元，其基于管脚REXT与外置电阻连接。输出电流增益调节模块可以理解为前述第一电流镜与第二电流镜的统称，通过调节第一电流镜的镜像比例J和第二电流镜的镜像比例K，可以实现对LED显示驱动芯片所输出的驱动电流的调节，其中，J*K为一个固定值。
实际中，LED显示驱动芯片还可以包括其他模块，如图8所示的消影和解耦合模块，以通过预充电改善显示屏的显示效果。关于LED显示驱动芯片内的其他模块，本发明在此不多限制，可参考相关现有技术。
基于同一发明构思，参考图9，本发明实施例还公开了一种共阴LED显示系统，包括：LED阵列和至少一个LED显示驱动芯片；
其中，在该LED阵列中，同一行中的LED的负极与共阴极节点连接，同一列中的相同颜色的LED的正极与共阳极节点连接；
该LED显示驱动芯片包括：
电流产生模块，用于产生参考电流；
倍乘延迟锁定环MDLL，基于输入的参考时钟信号产生系统时钟信号；其中，MDLL处于锁定状态时，系统时钟信号定期被参考时钟信号重置；
PWM产生模块，基于显示数据和系统时钟信号产生PWM信号；多个恒流输出通道，与多个共阳极节点一一对应，每个恒流输出通道用于在PWM信号的有效期间，基于参考电流向对应的共阳极节点提供驱动电流。
可以理解的，LED阵列是由多个LED排列成的具有行与列的阵列，每个LED具有正极与负极。共阴LED显示系统有多个共阴极节点和多个共阳极节点，每个共阴极节点与同一行中的LED的负极连接，每个共阳极节点与同一列中的相同颜色的LED的正极连接。
在本发明实施例中，LED阵列的元件可以是单色LED或一组具有不同颜色的LED。
若LED阵列的元件是单色LED组成，则同一行中所有LED的负极均连接到该行对应的共阴极节点，共阴极节点可以与对应的行驱动（通常是开关功率管）连接，同一列中所有LED的正极均连接到该列对应的共阳极节点，共阳极节点与对应的恒流输出通道连接，以实现多个恒流输出通道依次接列线第1列、第2列……
若LED阵列的元件是一组具有不同颜色的LED组成，以LED阵列的一个元件为红(R)、绿(G)、蓝(B)三色灯珠组成为例，则同一行中每组红(R)、绿(G)、蓝(B)的负极均连接到该行对应的共阴极节点，共阴极节点可以与对应的行驱动（通常是开关功率管）连接，同一列中相同颜色的LED的正极通过同一个共阳极节点与对应的恒流输出通道连接，如第1列中红(R)色LED灯珠的正极均通过一个共阳极节点连接到第一个LED显示驱动芯片的恒流输出通道1，第2列中红(R)色LED灯珠的正极均通过另一个共阳极节点连接到第一个LED显示驱动芯片的恒流输出通道2……第1列中绿(G)色LED灯珠的正极均通过一个共阳极节点连接到第二个LED显示驱动芯片的恒流输出通道1，第2列中绿(G)色LED灯珠的正极均通过一个共阳极节点连接到第二个LED显示驱动芯片的恒流输出通道2……而第1列中蓝(B)色LED灯珠的正极均通过一个共阳极节点连接到第三个LED显示驱动芯片的恒流输出通道1，第2列中蓝(B)色LED灯珠的正极均通过一个共阳极节点连接到第三个LED显示驱动芯片的恒流输出通道2……
即在本发明实施例的共阴LED显示系统中，当LED阵列由多色LED组成时，则同一行中不同颜色的LED的负极共接，而正极则分开接不同的LED显示驱动芯片的不同恒流输出通道，这是因为不同颜色的LED灯珠点亮所需的驱动电流不同，而同一LED显示驱动芯片所输出的驱动电流为恒定的，如用于驱动红色灯珠点亮的LED显示驱动芯片的驱动电流为Ir，用于驱动绿色灯珠点亮的LED显示驱动芯片的驱动电流为Ig，用于驱动蓝色灯珠点亮的LED显示驱动芯片的驱动电流为Ib，通过固定Ir、Ig、Ib三者的比值，即可实现红绿蓝三色灯珠的亮度配比固定。
如前述所述，电流产生模块可以基于芯片外的外置电阻产生参考电流（参考图2），也可以不基于芯片外的外置电阻产生参考电流（参考图3）。对于基于芯片外的外置电阻产生参考电流的LED显示驱动芯片而言，可以在显示屏出厂时通过配置用于驱动不同颜色的LED显示驱动芯片所连接的外置电阻，即可实现红绿蓝三色灯珠的亮度配比固定。对于不基于芯片外的外置电阻产生参考电流的LED显示驱动芯片而言，在显示屏出厂时通过配置不同颜色灯珠对应的参数，也能实现红绿蓝三色灯珠的亮度配比固定，由于不属于本发明的发明重点，具体实现原理本发明在此不多赘述。
本发明实施例一种共阴LED显示系统的工作原理如下：(1).首先显示第1行的所有LED灯珠，行驱动第1行的功率管导通，其他行的功率管关闭，其他行的行线为高阻抗；(2).对于用于驱动某一颜色LED灯珠的LED显示驱动芯片而言，其内的电流产生模块基于外置电阻或不基于外置电阻产生相应参考电流，MDLL基于输入的参考时钟信号产生系统时钟信号，PWM产生模块基于该颜色LED灯珠第1行的显示数据和系统时钟信号（具体可以为前述的多相位时钟信号）产生PWM信号；多个恒流输出通道与多个共阳极节点一一对应，每个恒流输出通道用于在PWM信号的有效期间，基于参考电流向对应的共阳极节点提供驱动电流，以点亮第1行的同一颜色的LED灯珠。用于驱动其他颜色LED灯珠的LED显示驱动芯片的实现原理也是如此，在此不多赘述，最终显示第1行的显示图像；(3).依次换行，重复步骤(1)～(2)，显示完所有行所有列的图像。
在本发明实施例中，参考时钟信号为一种全局时钟信号，利用MDLL作为共阴LED显示驱动领域的时钟产生模块不仅可以直接低功耗地实现倍频功能，还因在本发明中，MDLL处于锁定状态时，其所产生的系统时钟信号能定期被该参考时钟信号重置，所以MDLL受非理想因素所导致的系统时钟信号的时钟抖动累积基本上只能持续一个输入参考周期，即系统时钟信号在前一个输入参考周期的时钟抖动基本不会持续到下一个输入参考周期，系统时钟信号在前一个输入参考周期的时钟抖动累积会在下一个输入参考周期时因被该参考时钟信号重置而被清除或刷新，因此其可以在更高倍频频率下具有更低的抖动，最大程度的抑制参考杂散，降低输出抖动的同时保证芯片的面积精简，降低了非理想因素对系统时钟信号的干扰，能保证系统时钟信号的精度和可靠性。如此，PWM产生模块基于显示数据和该系统时钟信号的产生PWM信号也会有较高精度。同时因MDLL为一阶环路设计，不需要很大的滤波电容，因此本发明的LED显示驱动芯片也能具有更小电路面积。显然，本发明实施例所提出的共阴LED显示系统不仅能实现更高的PWM信号的精度，还能具有更小的电路面积和较低的功耗。
在本发明一实施例中，系统时钟信号的频率fGCLK满足：fGCLK=fCLK*M，MDLL处于锁定状态时，系统时钟信号每隔1个时钟周期TCLK被参考时钟信号重置；或，系统时钟信号的频率fGCLK满足：fGCLK=fCLK*M/N，MDLL处于锁定状态时，系统时钟信号每隔N个时钟周期TCLK被参考时钟信号重置；其中，fCLK为参考时钟信号的频率，TCLK为参考时钟信号的时钟周期，M为倍频数，N为分频数，M为大于等于1的正整数，N为大于等于1的正整数。PWM产生模块基于显示数据和系统时钟信号（具体可以为前述的多相位时钟信号）产生PWM信号。此部分描述可参考前文内容，在此不多赘述。
基于同一发明构思，参考图10，本发明实施例还公开了一种共阳LED显示系统，包括：LED阵列和至少一个LED显示驱动芯片；
其中，该LED阵列中，同一行中的LED的正极与共阳极节点连接，同一列中的相同颜色的LED的负极与共阴极节点连接；
该LED显示驱动芯片包括：
电流产生模块，用于产生参考电流；
倍乘延迟锁定环MDLL，基于输入的参考时钟信号产生系统时钟信号；其中，MDLL处于锁定状态时，系统时钟信号定期被参考时钟信号重置；
PWM产生模块，基于显示数据和系统时钟信号产生PWM信号；
多个恒流输出通道，与多个共阴极节点一一对应，每个恒流输出通道用于在PWM信号的有效期间，基于参考电流向对应的共阴极节点提供驱动电流。
可以理解的，在共阳LED显示系统中，该LED阵列是由多个LED排列成的具有行与列的阵列，每个LED具有正极与负极；共阴LED显示系统有多个共阳极节点和多个共阴极节点，每个共阳极节点与同一行中的LED的正极连接，每个共阴极节点与同一列中的相同颜色的LED的负极连接；
与前述共阴LED显示系统不同的是，若LED阵列的元件是单色LED组成，则同一行中所有LED的正极均连接到该行对应的共阳极节点，共阳极节点可以与对应的行驱动（通常是开关功率管）连接，同一列中所有LED的负极均连接到该列对应的共阴极节点，共阴极节点与对应的恒流输出通道连接，以实现多个恒流输出通道依次接列线第1列、第2列……
若LED阵列的元件是一组具有不同颜色的LED组成，以LED阵列的一个元件为红(R)、绿(G)、蓝(B)三色灯珠组成为例，则同一行中每组红(R)、绿(G)、蓝(B)的正极均连接到该行对应的共阳极节点，共阳极节点可以与对应的行驱动（通常是开关功率管）连接，同一列中相同颜色的LED的负极通过同一个共阴极节点与对应的恒流输出通道连接，如第1列中红(R)色LED灯珠的负极均通过一个共阴极节点连接到第一个LED显示驱动芯片的恒流输出通道1，第2列中红(R)色LED灯珠的负极均通过另一个共阴极节点连接到第一个LED显示驱动芯片的恒流输出通道2……第1列中绿(G)色LED灯珠的负极均通过一个共阴极节点连接到第二个LED显示驱动芯片的恒流输出通道1，第2列中绿(G)色LED灯珠的负极均通过一个共阴极节点连接到第二个LED显示驱动芯片的恒流输出通道2……而第1列中蓝(B)色LED灯珠的负极均通过一个共阴极节点连接到第三个LED显示驱动芯片的恒流输出通道1，第2列中蓝(B)色LED灯珠的负极均通过一个共阴极节点连接到第三个LED显示驱动芯片的恒流输出通道2……
即在本发明实施例的共阳LED显示系统中，当LED阵列由多色LED组成时，则同一行中不同颜色的LED的正极共接，而负极则分开接不同的LED显示驱动芯片的不同恒流输出通道。
本发明实施例一种共阳LED显示系统的工作原理如下：(1).首先显示第1行的所有LED灯珠，行驱动第1行的功率管导通，其他行的功率管关闭，其他行的行线为高阻抗；(2).对于用于驱动某一颜色LED灯珠的LED显示驱动芯片而言，其内的电流产生模块基于外置电阻或不基于外置电阻产生相应参考电流，MDLL基于输入的参考时钟信号产生系统时钟信号，PWM产生模块基于该颜色LED灯珠第1行的显示数据和系统时钟信号（具体可以为前述的多相位时钟信号）产生PWM信号；多个恒流输出通道与多个共阴极节点一一对应，每个恒流输出通道用于在PWM信号的有效期间，基于参考电流向对应的共阴极节点提供驱动电流，以点亮第1行的同一颜色的LED灯珠。用于驱动其他颜色LED灯珠的LED显示驱动芯片的实现原理也是如此，在此不多赘述，最终显示第1行的显示图像；(3).依次换行，重复步骤(1)～(2)，显示完所有行所有列的图像。
在本发明实施例中，参考时钟信号为一种全局时钟信号，利用MDLL作为共阳LED显示驱动领域的时钟产生模块不仅可以直接低功耗地实现倍频功能，还因在本发明中，MDLL处于锁定状态时，其所产生的系统时钟信号能定期被该参考时钟信号重置，所以MDLL受非理想因素所导致的系统时钟信号的时钟抖动累积基本上只能持续一个输入参考周期，即系统时钟信号在前一个输入参考周期的时钟抖动基本不会持续到下一个输入参考周期，系统时钟信号在前一个输入参考周期的时钟抖动累积会在下一个输入参考周期时因被该参考时钟信号重置而被清除或刷新，因此其可以在更高倍频频率下具有更低的抖动，最大程度的抑制参考杂散，降低输出抖动的同时保证芯片的面积精简，降低了非理想因素对系统时钟信号的干扰，能保证系统时钟信号的精度和可靠性。如此，PWM产生模块基于显示数据和该系统时钟信号的产生PWM信号也会有较高精度。同时因MDLL为一阶环路设计，不需要很大的滤波电容，因此本发明的LED显示驱动芯片也能具有更小电路面积。显然，本发明实施例所提出的共阳LED显示系统不仅能实现更高的PWM信号的精度，还能具有更小的电路面积和较低的功耗。
在本发明一实施例中，系统时钟信号的频率fGCLK满足：fGCLK=fCLK*M，MDLL处于锁定状态时，系统时钟信号每隔1个时钟周期TCLK被参考时钟信号重置；或，系统时钟信号的频率fGCLK满足：fGCLK=fCLK*M/N，MDLL处于锁定状态时，系统时钟信号每隔N个时钟周期TCLK被参考时钟信号重置；其中，fCLK为参考时钟信号CLK的频率，TCLK为参考时钟信号的时钟周期，M为倍频数，N为分频数，M为大于等于1的正整数，N为大于等于1的正整数。PWM产生模块基于显示数据和系统时钟信号（具体可以为前述的多相位时钟信号）产生PWM信号。此部分描述可参考前文内容，在此不多赘述。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上对本发明所提供的技术方案进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明，本说明书内容不应理解为对本发明的限制。同时，对于本领域的一般技术人员，依据本发明，在具体实施方式及应用范围上均会有不同形式的改变之处，这里无需也无法对所有的实施方式予以穷举，而由此所引伸出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (11)

1.一种LED显示驱动芯片，其特征在于，包括：
电流产生模块，用于产生参考电流；
倍乘延迟锁定环MDLL，基于输入的参考时钟信号产生系统时钟信号；其中，所述MDLL处于锁定状态时，所述系统时钟信号每隔L个TCLK被所述参考时钟信号重置；其中，L为大于等于1的正整数，TCLK为所述参考时钟信号的时钟周期；
PWM产生模块，基于显示数据和所述系统时钟信号产生PWM信号；
一个或多个恒流输出通道，用于在所述PWM信号的有效期间，基于所述参考电流输出驱动电流。
2.根据权利要求1所述的LED显示驱动芯片，其特征在于，
所述系统时钟信号的频率fGCLK满足：fGCLK＝fCLK*M，其中，fCLK为所述参考时钟信号的频率，M为倍频数，M为大于等于1的正整数；
所述MDLL处于锁定状态时，所述系统时钟信号每隔1个时钟周期TCLK被所述参考时钟信号重置。
3.根据权利要求1所述的LED显示驱动芯片，其特征在于，
所述系统时钟信号的频率fGCLK满足：fGCLK＝fCLK*M/N，其中，fCLK为所述参考时钟信号的频率，M为倍频数，N为分频数，M为大于等于1的正整数，N为大于等于1的正整数；
所述MDLL处于锁定状态时，所述系统时钟信号每隔N个时钟周期TCLK被所述参考时钟信号重置。
4.根据权利要求2或3所述的LED显示驱动芯片，其特征在于，
所述MDLL还用于产生所述系统时钟信号的多相位时钟信号GCLK<Q-1:0>；
其中，Q＝2p，p为用于产生PWM波小数部分的最大位数，所述多相位时钟信号中的任意相邻两个相位时钟信号之间相差1/Q个时钟周期TGCLK，TGCLK为所述系统时钟信号的时钟周期；
所述PWM产生模块基于所述显示数据、所述多相位时钟信号中的第一相位时钟信号和第二相位时钟信号产生所述PWM信号；所述第二相位时钟信号与所述第一相位时钟信号之间相差i/Q个时钟周期TGCLK，i为0至(Q-1)之间的整数。
5.根据权利要求2或3所述的LED显示驱动芯片，其特征在于，
所述MDLL还用于产生所述系统时钟信号的第三相位时钟信号和第四相位时钟信号；
所述第三相位时钟信号和所述第四相位时钟信号相差L个时钟周期TGCLK，0≤L＜1，TGCLK为所述系统时钟信号的时钟周期；
其中，所述PWM产生模块基于所述显示数据和所述第三相位时钟信号产生第一PWM信号，以及基于所述第一PWM信号和所述第四相位时钟信号产生与所述第一PWM信号的脉宽相同的第二PWM信号，并对所述第一PWM信号和所述第二PWM信号进行逻辑运算，输出所述PWM信号。
6.根据权利要求1-3任一项所述的LED显示驱动芯片，其特征在于，
所述参考时钟信号为全局时钟信号。
7.根据权利要求1-3任一项所述的LED显示驱动芯片，其特征在于，
所述LED显示驱动芯片还包括：偏置模块，所述偏置模块中的第一MOS管与所述恒流输出通道中的至少一个第二MOS管组成电流镜；
在所述PWM信号的有效期间，所述参考电流经所述电流镜输出为所述驱动电流。
8.一种共阴LED显示系统，其特征在于，包括：
LED阵列和至少一个LED显示驱动芯片；
其中，所述LED阵列中，同一行中的LED的负极与共阴极节点连接，同一列中的相同颜色的LED的正极与共阳极节点连接；
所述LED显示驱动芯片包括：
电流产生模块，用于产生参考电流；
倍乘延迟锁定环MDLL，基于输入的参考时钟信号产生系统时钟信号；其中，所述MDLL处于锁定状态时，所述系统时钟信号每隔L个TCLK被所述参考时钟信号重置；其中，L为大于等于1的正整数，TCLK为所述参考时钟信号的时钟周期；
PWM产生模块，基于显示数据和所述系统时钟信号产生PWM信号；
多个恒流输出通道，用于在所述PWM信号的有效期间，基于参考电流向对应的共阳极节点提供驱动电流。
9.根据权利要求8所述的共阴LED显示系统，其特征在于，
所述系统时钟信号的频率fGCLK满足：fGCLK＝fCLK*M，所述MDLL处于锁定状态时，所述系统时钟信号每隔1个时钟周期TCLK被所述参考时钟信号重置；或，所述系统时钟信号的频率fGCLK满足：fGCLK＝fCLK*M/N，所述MDLL处于锁定状态时，所述系统时钟信号每隔N个时钟周期TCLK被所述参考时钟信号重置；
其中，fCLK为所述参考时钟信号的频率，M为倍频数，N为分频数，M为大于等于1的正整数，N为大于等于1的正整数。
10.一种共阳LED显示系统，其特征在于，包括：
LED阵列和至少一个LED显示驱动芯片；
其中，所述LED阵列中，同一行中的LED的正极与共阳极节点连接，同一列中的相同颜色的LED的负极与共阴极节点连接；
所述LED显示驱动芯片包括：
电流产生模块，用于产生参考电流；
倍乘延迟锁定环MDLL，基于输入的参考时钟信号产生系统时钟信号；其中，所述MDLL处于锁定状态时，所述系统时钟信号每隔L个TCLK被所述参考时钟信号重置；其中，L为大于等于1的正整数，TCLK为所述参考时钟信号的时钟周期；
PWM产生模块，基于显示数据和所述系统时钟信号产生PWM信号；
多个恒流输出通道，用于在所述PWM信号的有效期间，基于参考电流向对应的共阴极节点提供驱动电流。
11.根据权利要求10所述的共阳LED显示系统，其特征在于，
所述系统时钟信号的频率fGCLK满足：fGCLK＝fCLK*M，所述MDLL处于锁定状态时，所述系统时钟信号每隔1个时钟周期TCLK被所述参考时钟信号重置；或，所述系统时钟信号的频率fGCLK满足：fGCLK＝fCLK*M/N，所述MDLL处于锁定状态时，所述系统时钟信号每隔N个时钟周期TCLK被所述参考时钟信号重置；
其中，fCLK为所述参考时钟信号CLK的频率，M为倍频数，N为分频数，M为大于等于1的正整数，N为大于等于1的正整数。
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