CN114420045A - 一种驱动电路、驱动芯片、显示装置 - Google Patents

Abstract

本申请涉及一种驱动电路，包括：第一模块，基于图像信息产生显示数据；第二模块，基于显示数据、多个时钟信号，产生显示信号；第三模块，基于所述显示信号，输出恒定电流；第四模块，用于向所述第三模块提供基准电流；其中，所述第四模块包括：基准电压产生模块、偏置模块、电流产生模块、预充电模块。所述多个时钟信号中相邻的两个时钟信号之间相差M个完整时钟周期，其中，0≤M＜1。该电路可以以较低的系统功耗和芯片成本，实现较高的图像显示精度，同时实现有效的图像低灰补偿。

Description

一种驱动电路、驱动芯片、显示装置

技术领域

本申请涉及显示领域，具体地涉及一种驱动电路、驱动芯片、显示装置。

背景技术

显示装置通常由行驱动芯片和列驱动芯片进行驱动实现显示。列驱动芯片通常为恒流驱动芯片，该恒流驱动芯片的输出端连接LED的列线，在显示信号，即PWM信号的有效期间，输出恒定电流，从而驱动该列线上的LED灯珠发光。

显示精度可用于衡量LED显示装置质量，通常显示精度越高，进行图像显示时，显示的质量越好。现有技术中LED是列驱动芯片通常处理的显示数据精度是受限制的，比如可能只处理以整数表示的显示数据，例如，实际的显示数据是3.4T，而列驱动芯片只会以显示数据为3T来进行驱动，这势必导致显示效果大打折扣。特别是在低灰情况下，损失的这0.4T将会严重影响显示效果。而目前，一方面，为了提升显示精度，通常会以增加功耗和芯片成本等为代价，获得较高的显示精度；另一方面，现有技术中对于图像的低灰补偿效果并不明显，且补偿方式复杂。

如何解决上述问题成为急需解决的问题。

发明内容

本申请的目的在于克服现有技术的不足，提供一种驱动电路，该驱动电路可以提升显示精度，而不必增加系统功耗和成本；同时可以实现有效的低灰补偿。

一方面，本申请提供一种驱动电路，包括：

第一模块，基于图像信息产生显示数据；

第二模块，基于显示数据、多个时钟信号，产生显示信号；

第三模块，基于所述显示信号，输出恒定电流；

第四模块，用于向所述第三模块提供基准电流；

其中，所述第四模块包括：基准电压产生模块、偏置模块、电流产生模块、预充电模块；所述基准电压产生模块用于向所述偏置模块提供基准电压，所述偏置模块用于向所述电流产生模块提供偏置电流并且向所述预充电模块提供偏置电压，所述电流产生模块用于向所述第三模块提供基准电流；

所述多个时钟信号中相邻的两个时钟信号之间相差M个完整时钟周期，0≤M＜1。

相差M个完整时钟周期，前后两个时钟信号存在固定的相位差，即M*T，T为时钟周期；可以理解为，后一个时钟信号比前一个时钟信号延迟了M个时钟周期；第二个时钟信号比第一个时钟信号延迟了M个时钟周期；第三个时钟信号比第一个时钟信号延迟了2*M个时钟周期，以此类推。设置这一系列时钟信号的目的在于通过该系列时钟信号的选择，LED驱动芯片可以处理精度更高的显示数据，即可以产生高精度的显示信号，即PWM信号，从而提升显示效果，并进行低灰补偿。

进一步地，还包括第五模块，用于产生N个时钟信号，且M＝1/N，N为大于或等于2的整数。

进一步地，所述第二模块包括：

第一子模块，基于第一时钟信号、所述显示数据产生第一显示信号；

第二子模块，基于选择时钟信号、第一显示信号，输出所述显示信号；

所述第一时钟信号为所述N个时钟信号中的任一个；所述选择时钟信号比所述第一时钟信号延迟了i/N个完整时钟周期，i为0至(N-1)之间的整数。通过选择选择时钟信号，可以决定显示信号的小数部分大小。

其中，第一子模块可以产生对应显示数据整数部分的显示信号，第二子模块基于上述整数部分的显示信号以及选择时钟信号，可以产生包含小数部分的显示信号。

进一步地，所述第二模块根据选择信号从所述N个时钟信号中择一输出作为所述选择时钟信号，其中，所述选择信号基于所述显示数据产生。选择信号可以决定PWM信号小数部分大小，其实际是跟显示数据有关的，具体来说是跟显示数据的小数部分相关的。

对于每个输出通道而言，各个通道的显示数据通常是不同的，因此各个通道的PWM信号的小数部分理论上也应当是不同的，因此，对每个通道而言，需要根据该通道的显示数据来产生对应的选择信号。

进一步地，所述驱动电路还包括：路径匹配模块，用于消除所述选择时钟信号与所述第一时钟信号之间的未知相位差。未知相位差也可理解为未知的延迟。该方案为每个通道配置路径匹配模块，可以确保每个通道的对应的这两个时钟信号之间只存在期望的相位差，该相位差决定了显示信号的小数部分，因此可以决定最终产生的显示信号是较为精确的，不会受硬件电路造成的未知迟延影响。

本申请一些实施方式中，所述第二模块包括：

第三子模块，基于第一时钟信号和复位信号产生第一显示信号；

多个第四子模块，每个所述第四子模块基于所述第二时钟信号中的一个时钟信号和复位信号产生第二显示信号；各个第四子模块接收的所述第二时钟信号中的一个时钟信号各不相同；

第五子模块，接收所述第三子模块和所述多个第四子模块产生的显示信号，根据选择信号择一输出；

所述第一时钟信号为所述N个时钟信号中的任一个；所述第二时钟信号为所述N个时钟信号中除所述第一时钟信号以外的时钟信号；所述复位信号、所述选择信号根据所述显示数据产生。

上述结构会先根据N个时钟信号产生N个显示信号，根据显示数据从这N个显示信号中选择一个输出。

进一步地，所述第二模块还包括第六子模块；所述第六子模块对所述第五子模块输出的信号取反，并对取反后的信号与所述第一显示信号执行逻辑运算。

进一步地，所述第一模块还用于对所述显示数据加1个时钟周期后输出。第二模块处理的显示数据实际是在原始的显示数据基础上加1T后产生的数据，目的在于可以处理极为少见的显示数据为小数的情况，如0.3T；另一方面，进行加1T的操作后，不管是对于显示数据为小数的情况，还是显示数据整数部分不为0的情况，对一些结构和采用一定逻辑的第二模块，才能获得合适的与真实显示数据对应的显示信号。

进一步地，所述驱动电路还包括：补偿模块，用于消除所述第一显示信号与被所述选择信号选择的显示信号之间的未知延迟。同理，该方案可以确保每个通道对应的两个显示信号之间只存在期望的延迟。一般来说，上述两个信号是上升沿或下降沿对齐的，但两个信号经过的电路不同，将导致二者之间引入不同的迟延，造成上升沿或下降沿不能对齐，从而经过逻辑处理后得到的信号可能并不是理论上的信号，主要体现在信号宽度不再是理论的宽度。通过补偿可以保证两个显示信号之间引入的延迟是相同的，从而确保二者的边沿(上升沿或下降沿)仍然是对齐的，从而可以保证经过逻辑处理后的显示信号宽度是理论值或期望值。该显示信号宽度决定了显示信号的小数部分，因此最终产生的显示信号是较为精确的。

进一步地，所述驱动电路还包括电流修调模块；所述电流修调模块连接所述电流产生模块，为所述电流产生模块提供修调电流。

进一步地，所述驱动电路还包括电压修调模块，所述电压修调模块连接所述预充电模块，为所述预充电模块提供修调电压。电流修调模块、电压修调模块可以为驱动电路提供精度较高的电压和电流。

另一方面，本申请还提供一种驱动芯片，其特征在于，包括所述的驱动电路。

另一方面，本申请还提供一种显示装置，其特征在于，包括显示设备和所述的驱动芯片，所述驱动芯片产生驱动信号以驱动所述显示设备进行显示。

本申请的有益效果如下：

可以获得较为精确的显示信号，提升显示精度，降低芯片成本和功耗；可以实现有效的低灰补偿；

采用路径匹配、补偿模块，可以进一步获得较为准确的显示信号，消除因为不同信号经过的路径不同而造成的迟延的影响；

包括电压修调和电流修调，可以获得准确的电压和电流；

设置预充电电压，在非显示期间将列线充电到对应电位，可以去耦合、消除下鬼影和跨板色差等。

附图说明

图1是本申请一个实施例提供的驱动电路的示意图；

图2是本申请一个实施例提供的第五模块示意图；

图3是本申请一个实施例提供的第二模块的示意图；

图4是本申请一个实施例提供的选择时钟信号产生的示意图；

图5是本申请一个实施例提供的路径匹配模块的示意图；

图6是本申请一个实施例提供的路径匹配模块的选择装置的电路图；

图7是本申请一个实施例提供的路径匹配模块的补偿模块的示意图；

图8是本申请另一个实施例提供的第二模块的示意图；

图9是本申请一实施例提供的多相位时钟信号示意图；

图10是本申请一实施例提供的第四模块示意图。

具体实施方式

下面结合具体的实施例对本申请的技术方案进行进一步的描述，需要说明的是，本申请的保护范围并不局限于下述描述。

本申请提供一种驱动电路，如图1所述，其包括：

第一模块，基于图像信息产生显示数据；

第二模块，基于显示数据、多个时钟信号，产生显示信号；

第三模块，基于所述显示信号，输出恒定电流；

其中，所述多个时钟信号中相邻的两个时钟信号之间相差M个完整时钟周期，0≤M＜1。

外部传输来图像数据信息，可存储在SRAM中；可以经第一模块对该图像信息进行相关处理产生显示数据并存储。该处理可包括对实际的显示数据加上一个时钟周期，即第一模块还用于对所述显示数据加1个时钟周期后作为最终的显示数据输出；当然，此操作不是必须的，可以根据选择的，需要根据PWM产生电路或者具体的PWM产生方法来选择是否执行该操作。根据显示数据的大小产生相应宽度的初始显示信号，也称为初始PWM信号，可以采用计数的方式实现。可选地，可以通过触发器构成计数模块，该计数模块基于GCLK时钟信号对该显示数据进行计数，产生整数个时钟周期的宽度的初始显示信号。第二模块再基于初始显示信号进行后续的处理。可以理解地，采用计数的方式产生初始的显示信号，也可以在第二模块外进行，此时，第二模块接收上述初始的显示信号并进行后续处理。也就是说，计数模块可以包括与第二模块之内，也可以包括在第一模块之内，甚至可以独立于第一模块和第二模块，而位于二者之间，接收第一模块的显示数据，将其转换为初始显示信号后输入到第二模块。

前后两个时钟信号存在固定的相位差，即M*T，T为时钟周期；可以理解为，后一个时钟信号比前一个时钟信号延迟了M个时钟周期；第二个时钟信号比第一个时钟信号延迟了M个时钟周期；第三个时钟信号比第一个时钟信号延迟了2*M个时钟周期，以此类推。第二模块实际上为脉宽信号产生装置(PWM产生装置)，其可以由触发器和/或逻辑电路组成。可以理解地，M的大小决定了显示信号或PWM信号的精度。M就是显示信号能被表示的最小刻度(相对于时钟周期T)，即显示信号可以精确到M*T。可以理解地，上述初始显示信号宽度为整数个时钟周期。也就是说，其表示了实际的显示数据的整数部分，这也是现有技术中的主流技术，即驱动芯片处理整数个时钟周期的显示数据，按照整数个时钟周期的显示信号进行控制，其弊端在于显示精度受损。例如，实际显示数据是3.2T，实际中仅以3T进行显示。而本申请中，不止是获取显示数据的整数部分，还通过延迟的时钟信号，获取实际显示数据的小数部分。例如，显示数据是3.2T，则通过计数可以获得3T(初始显示信号)，还通过采用延时的时钟信号(M＝0.2)，获得小数部分0.2T，从而最终获得的显示信号是实际的3.2T。其中，T为时钟周期。可见，当M＝0.2时，本申请所能产生的显示信号精度为0.2T。采用此方式，可以在避免增加采样频率，不需增加芯片成本和功耗的前提下，以最小代价获得较为较高的显示精度。

第三模块，连接所述第二模块，输出恒定电流。第三模块可以在显示信号有效期间，例如PWM信号的高电平期间，输出恒定的电流。具体地，第三模块接收基准电流，第三模块接收第二模块输出的显示信号，可以在所述显示信号有效期间，例如PWM信号的高电平期间，输出恒定的电流到列线，驱动所在列线的LED灯珠点亮。第三模块，其数量等于通道数，通常通道数量为大于或等于4的整数，优选为8通道、16通道。换句话说，第三模块实际上就是一个可以根据PWM信号来输出恒定的电流的模块。

产生基准电流的方式有很多，以下参考图10对产生基准电流的方式进行说明。本申请采用第四模块来为第三模块提供基准电流，具体地，所述第四模块包括：基准电压产生模块、偏置模块、电流产生模块、预充电模块；所述基准电压产生模块用于向所述偏置模块提供基准电压，所述偏置模块用于向所述电流产生模块提供偏置电流并且向所述预充电模块提供偏置电压，所述电流产生模块用于向所述第三模块提供基准电流。

基准电压产生模块可选择为Bandgap。Bandgap(Bandgap voltage reference)，即带隙基准，其利用一个具有正温度系数的电压与具有负温度系数的电压之和，二者温度系数相互抵消，可以实现与温度无关的电压基准。预充电模块，在非显示区间输出预充电电压，该预充电电压是用于对列线充电，将其充电到预定电位，以解决显示中存在的第一行偏暗、高低灰耦合、跨板色差和下鬼影等显示不良问题。其中，预充电模块是现有的技术，本申请在此不具体说明。当然地，第四模块也可以不设置预充电模块。当然，现有技术中由于寄生电容等因素的影响，对LED显示来说，常常会出现第一行偏暗、高低灰耦合、跨板色差和下鬼影等显示不良问题，因此，基本上LED显示驱动电路都设置有预充电模块。为了提高该模块的电压精度，通常还会设置电压修调模块，即在偏置模块和预充电模块之间设置电压修调电路，其接收偏置模块提供的偏置电压，利用寄存器进行电压修调，获得更加精准的修调电压并输入到预充电模块中。

可选地，可以在偏置模块和电流产生模块之间设置电流修调模块，电流修调模块利用寄存器进行电流修调。具体地，电流修调模块位于偏置模块和电流产生模块之间，接收偏置电流并为电流产生模块提供高精度的修调电流；电流产生模块接收修调电流并为电流输出模块提供基准电流。通过修调模块可以获得更高精度的电流。电流修调模块可以利用电流镜的组合实现。

电流产生模块，可产生精确的基准电流给通道电流输出模块。可选地，电流产生模块还可以连接一外部电阻，外部电阻指代芯片外部的电阻，该电阻可调，可用于调节所在支路的电流。

一些实施方式中，如图2，上述多个时钟信号为N个；该N个时钟信号可以由第五模块产生，如CLK[0]～CLK[N-1]。N为大于或等于2的整数，优选，N为大于等于4的整数。此时，M＝1/N。即相邻的时钟信号之间相差1/N个时钟周期或相位差相差1/N个时钟周期；可理解为，下一个时钟信号比上一个时钟信号延迟了1/N个时钟周期(便于理解，参见图9，可以从时间轴上的某一时间点来看，比如从第一个时钟信号的某一个上升沿所在的时间点看，该时间点之后，后续的时钟信号的第一个上升沿依次比第一个时钟信号的上升沿延迟了1/N，2/N，……，(N-1)/N)。可选地，这N个时钟信号的频率和上述的GCLK的频率是相同的。第五模块可以选择为延时锁相环DLL、相位插值器、锁相环PLL的其中一种。

一些实施方式中，如图3所示，所述第二模块包括：

第一子模块，基于第一时钟信号、所述显示数据产生第一显示信号；

第二子模块，基于选择时钟信号、第一显示信号，产生所述显示信号；

所述第一时钟信号为所述N个时钟信号中的任一个；所述选择时钟信号比所述第一时钟信号延迟了i/N个完整时钟周期，i为0至(N-1)之间的整数。

假设这N个时钟信号为CLK[0]～CLK[N-1]。第一时钟信号为这N个信号中的任一个，例如可以选择为CLK[0]或CLK[3]。选择CLK[0]，CLK[1]比CLK[0]延迟1/N个时钟周期，CLK[2]比CLK[1]延迟1/N个时钟周期，CLK[2]比CLK[0]延迟2/N个时钟周期，……。选择CLK[3]，则CLK[4]比CLK[3]延迟1/N个时钟周期，……，CLK[0]比CLK[N-1]延迟1/N个时钟周期，CLK[1]比CLK[0]延迟1/N个时钟周期，CLK[2]比CLK[1]延迟1/N个时钟周期。可以理解地，此时，显示数据的精度可以达到T/N(以T为单位，则精度为1/N)。本申请就是基于选择时钟信号CLK[i]，其中i为0-(N-1)之间的整数，相对于第一时钟信号的相位差或延时，来产生显示数据的小数部分或与小数部分相关的数据。以选择CLK[0]作为第一时钟信号为例，则小数部分为i*T/N、(N-i)*T/N或其它，具体小数部分的数值还跟逻辑模块的选择或者后续的处理有关。

一些实施方式中，上述第一子模块用于产生整数个时钟周期的宽度的显示信号；其表示了显示数据的整数部分。第一子模块可以接收上述初始的显示信号，基于该初始显示信号和第一时钟信号产生第一显示信号；可以理解地，该初始显示信号实际上表示了显示数据的整数部分。此时，图3中第一子模块接收的显示数据就是初始的显示信号；第一子模块可选为触发器，例如，D触发器或RS触发器。为D触发器时，可选地，将初始显示信号连接D端，第一时钟信号连接CLK端，Q端作为输出。可以理解地，该第一显示信号也表示了显示数据的整数部分对于的宽度，为整数个时钟周期的宽度，其上升沿与第一时钟信号的边沿(上升沿或下降沿)对齐，且宽度与初始显示信号相同。一些实施方式中，第一子模块也可以包括将显示数据生成整数个时钟周期的宽度的初始显示信号的过程。实现这一功能的方式如上所述，可以通过计数的方式，可以通过触发器构成计数模块，该计数模块基于GCLK时钟信号对显示数据进行计数，产生整数个时钟周期的宽度的初始显示信号。构成计数模块的触发器可选择为D触发器或RS触发器。第一子模块再基于此初始显示信号和第一时钟信号，如上所述，获得第一显示信号。

上述第二子模块，接收选择时钟信号、第一显示信号，对第一显示信号进行相应的处理和运算，从而输出最终的显示数据，该显示数据可以是包含小数部分的显示信号。

一些实施方式中，上述第二子模块包括一中间模块，该中间模块接收选择时钟信号、第一显示信号，产生一中间显示信号，该中间显示信号与第一显示信号宽度相同，且相对所述第一显示信号具有延迟(该延迟可以由选择的选择时钟信号相对第一时钟信号的延迟决定)，如i*T/N，其中i为0-(N-1)之间的整数。该中间模块可以为触发器，例如，D触发器或RS触发器。为D触发器时，可选地，将第一显示信号连接D端，选择时钟信号连接CLK端，Q端作为输出。

本申请中第二子模块还包括逻辑模块，可以将该中间显示信号与第一显示信号做逻辑运算，例如逻辑或，从而得到最终的显示数据。此时，可选地，还可以如前所述，对显示数据加1个时钟周期，以便于处理显示数据是小数的情况，此时，或后的显示信号必须再扣除掉1个时钟周期的宽度(减宽)，例如可以设置触发器，产生和第一显示信号或者逻辑或后的显示信号上升沿对齐的1个时钟周期长度的显示信号，对该显示信号取反后与或后的显示信号进行与运算，或者，对该显示信号与逻辑或后的显示信号进行异或运算。当然地，还可以采用其它的逻辑电路来实现。可以理解的是，显示数据是小数的情况几乎不会存在，或者可以通过对显示数据进行处理而不让其存在，因此，可以直接采用一个或运算来对第一显示信号和中间显示信号进行或运算，直接得到最终的显示信号，而不必考虑加1个时钟周期的问题。

可选地，还可以对该中间显示信号与第一显示信号做逻辑与运算，此时，为了得到最终的显示信号，可选地，可以对进行了与运算后的信号加上1个时钟周期的宽度。加上一个时钟周期的宽度可以例如是在与运算后得到的信号的下降沿或第一显示信号的下降沿通过触发器或其它装置获得1个时钟周期长度的PWM信号，将该信号和与运算后得到的信号进行或运算；以选择为CLK[0]作为第一时钟信号为例，若显示数据为3.3T，此时若CLK[i]作为选择时钟信号，则中间显示信号相对第一显示信号延迟了i*T/N，而初始时钟信号为3T，则与运算后得到的信号实际为3T-i*T/N。因此，可以选择i/N为7/10，即选择CLK[7]，N＝10，则与运算后得到的信号实际为2.3T。最后，在2.3T的基础上加上1个时钟周期的宽度得到最终的显示数据。当然地，还可以不在最后加上1个时钟周期的宽度，而是在生成初始显示信号或者说第一显示信号时加上1个时钟周期的宽度。该方式与上述为与后的信号加1个时钟周期的宽度方式一样，即利用该信号的下降沿产生一个时钟周期宽度的信号，并与该信号进行或运算。当然地，可选地，为了得到最终的显示信号，还有一种方式是对输入第二模块的显示数据直接加上1个时钟周期后再进行后续的处理，例如，原始的显示数据是3.2T，加上1个时钟周期变为4.2T，假设N＝10，选择CLK[0]、CLK[8]为第一时钟、选择时钟，与运算后的显示信号宽度刚好是3.2T。这里需要注意，选择CLK[8]而非CLK[2]。因此，若逻辑模块为与，则需要注意对时钟信号的选择。当然地，该加T的操作也可以在第二模块中进行。加上1个时钟周期可以具有两个优势，一个是可以适用于显示数据是小数的情况，即整数部分为0，如0.3T(当然这种情况几乎不会发生)；另一个好处是可以直接获得最终的显示信号。

另一些实施方式中，第二子模块除上述模块外，还包括取反模块，中间模块的输出连接取反模块的输入，取反模块对上述中间显示信号进行取反，将取反后的信号与第一显示信号输入逻辑模块执行逻辑运算。该逻辑运算可以包括逻辑与、逻辑或、异或、同或，或者其它逻辑门及其组合。选择为逻辑与，或者同或时，输出的信号为小数，如0.2T；因此，本申请的该技术方案可以直接生成小数数据，这有利于需要小数显示数据的场合；当然地，根据情况若需要获得完整的显示数据，仍然需要为与后的信号添加一定的宽度，该宽度可选择为第一显示信号所表示的整数部分的宽度。例如，可以通过在与后的信号的下降沿通过触发器产生一个宽度为整数部分宽度的显示信号，将此显示信号与上述小数部分的显示信号进行或运算。注意，这里不需要对原始的显示数据进行加1个时钟周期的处理。因为实际上用于显示的显示数据为小数的情况几乎不会出现。当然，也可选择进行加1T处理，此时，不再通过触发器产生一个宽度为整数部分的显示信号，而是产生宽度为整数部分减1T的宽度的显示信号。可以理解地，一般显示数据均包括整数部分，该整数部分不为0。

当然地，第二子模块中的逻辑模块不止如上所述的几种，还可以采用其它的，比如，与、或、异或、同或、非门等或其组合，只要其根据中间显示信号和/或第一显示信号产生需要的显示信号即可，本申请在此不做限制。

一些实施方式中，如图4所示，所述第二模块(包括Mux)根据选择信号从所述N个时钟信号中择一输出作为所述选择时钟信号，其中，选择信号基于所述显示数据产生。实际上选择信号是用于生成显示数据的小数部分，因此，需要根据实际的显示数据的小数部分来生成选择信号，从而决定选择N个时钟信号中的哪一个。具体选择可以参考前部分的描述，实际生成的小数部分不仅与选择时钟信号和第一时钟信号有关，还与最终选择的逻辑模块有关。因此，实际处理中还可能存在对初始显示信号、第一显示信号或对信号的加宽或减宽处理、对选择信号的选择问题、对原始显示数据增加1个时钟周期的处理等。当然地，基于不同的应用，这些处理并不是必然存在的。

一些实施例中，如图5所示，所述驱动电路还包括：路径匹配模块，该路径匹配模块用于消除所述选择时钟信号与所述第一时钟信号之间的未知相位差。采用前述方法，则多个时钟信号经Mux选择后择一作为选择时钟信号输入到第二子模块中，同时第一时钟信号，如CLK[0]，直接输入到第一子模块。本申请采用所述驱动电路获得高精度的显示信号主要是依靠第一时钟信号和选择时钟信号之间的相位差，从而获得小数部分，例如i*T/N、(N-i)*T/N等。然而，以CLK[0]为第一时钟信号，CLK[i]为选择时钟信号为例，由于第五模块产生的第一时钟信号CLK[0]和选择时钟信号CLK[i]在分别到达第一子模块、第二子模块之前各自经历的电路(逻辑路径或电路路径)不同，主要是CLK[0]直接输入第一子模块，CLK[i]经过Mux后才输入第二子模块，Mux内部存在逻辑电路或其组合，也可能存在其它电子元器件，因此，两个时钟信号在传输路径或逻辑路径上会存在不同的延迟。这将导致最终通过逻辑运算后，无法获得精确的显示数据。通过设置路径匹配模块，该路径匹配模块包括两部分，选择装置和补偿模块。选择装置功能相当于Mux，用于取代前述Mux，其基于与选择信号(或显示信号)从多个时钟信号中择一输出作为选择时钟信号；补偿模块，接收第一时钟信号并输出，其实际作用是对第一时钟信号进行一定的延迟补偿，即对第一时钟信号施加一定的延迟，以匹配所述选择时钟信号被其经过的所述选择装置内的电路或逻辑路径所施加的延迟(该延迟可以理解为未知相位差)。两部分延迟相等，则第一时钟信号和选择时钟信号将保持期望的相位差或延迟，这可以保证显示信号的准确度。其中，选择信号是基于显示数据产生的。

可选地，所述第一时钟信号经所述补偿模块的逻辑路径与所述选择时钟信号在所述选择装置中经过的逻辑路径完全相同。可以理解地，逻辑路径相同，以CLK[0]为第一时钟信号，CLK[i]为选择时钟信号为例，指代CLK[0]经过补偿模块所经历的电路路径或电子元器件与CLK[i]经过选择装置所经历的电路路径或电子元器件相同，包括元器件类型和连接顺序等。因此，实际上，补偿模块是对CLK[i]经过选择装置所经历的电路路径的拷贝。需要说明的是，选择装置是固定不可变的，因此，设置补偿模块是用于去匹配选择装置内的某一时钟信号经过的逻辑路径，即CLK[i]经过选择装置所经历的电路路径或电子元器件，补偿模块可根据选择装置去设计而实现匹配。

一种实施方式提供的路径匹配模块如图6-7所示。从图中可见，其以8相位时钟信号为例，第一时钟信号经过的逻辑路径中，依次为与非门、与非门、或非门、与非门和buffer；任一选择时钟信号经过的路径也是与非门、与非门、或非门、与非门和buffer。上述buffer可选为反相器，其并不是必需的。cs可以通过译码器产生，例如3-8译码器，如上所述，实际上cs是与显示数据有关的，也可理解为根据显示数据产生了控制字，作为译码器的输入。当然地，上述以8相位时钟信号为例，当多相位时钟信号为其它数量时，还需要适应性修改补偿模块和选择装置内部的电路图，但其目的，都是使得时钟信号经补偿模块内部的逻辑路径与时钟信号经选择装置内部的逻辑路径完全相同，也就是说，补偿模块拷贝了某一时钟信号经选择装置内部的逻辑路径。

另外，需要说明的是，本申请还可以包括以下结构的第二模块，其与前述第二模块的区在于，其不具有上述第二子模块，而是包括N个中间模块，每个中间模块接收所述N个时钟信号中的一个以及第一显示信号，当然，各个中间模块接收的时钟信号各不相同。在此基础上，各个中间模块(采用和前述中间模块一样的电路结构，如触发器)基于接收的时钟信号和第一显示信号，产生中间显示信号。该第二模块还包括选择模块，该选择模块接收各个中间模块的输出，并基于显示数据择一输出作为最后的中间显示信号。关于该最后的中间显示信号与第一显示信号的逻辑处理，与前述介绍过的对中间显示信号与第一显示信号做逻辑运算的方式和相关处理(如加宽、减宽，或者前述显示数据增加1个时钟周期等)均相同。本结构的第二模块并非对时钟进行选择，而是对产生的显示数据进行选择。

本申请的还提出了另一种结构的第二模块，该第二模块区别于前述第一种第二模块。如图8，该结构的第二模块相较于前述第一种结构的第二模块，也非对多个时钟信号进行选择，而是对各个显示信号生成模块产生的显示信号进行选择。选择信号是与显示数据相关的，即基于显示数据选择对应的显示信号生成模块的输出来输出。同时，需要注意的是，下文中提到的这种结构的第二模块包括第三子模块和第四子模块、第五子模块等，其只是名称，并不一定表示前述结构的第二模块中的第一子模块、第二子模块包括在以下结构的第二模块中。

该第二模块包括：

第三子模块，基于第一时钟信号和复位信号产生第一显示信号；

多个第四子模块，每个所述第四子模块基于第二时钟信号中的一个时钟信号和复位信号产生第二显示信号；各个第四子模块接收的所述第二时钟信号中的一个时钟信号各不相同；

第五子模块，接收所述第三子模块和所述多个第四子模块产生的显示信号，根据选择信号择一输出；

所述第一时钟信号为所述N个时钟信号中的任一个；所述第二时钟信号为所述N个时钟信号中除所述第一时钟信号以外的时钟信号；所述复位信号、所述选择信号根据所述显示数据产生。可选地，复位信号为前述实施例中的第一显示信号，即前述实施例中根据第一时钟信号和显示数据产生的显示信号，因此，可采用与前述实施例中的第一子模块相同的结构或电路产生复位信号，该复位信号实际也表征了显示数据的整数部分。本实施例中的第三子模块、多个第四子模块，以下统称为显示信号生成模块。各个显示信号生成模块可选择为触发器，如D触发器(DFF)或RS触发器或其它触发器。所述触发器具有复位端RESET。该复位端接收所述复位信号。第五子模块输出的显示信号(第一显示信号、多个第二显示信号中的其中一个)可以直接输出作为显示信号；也可以对显示数据进行加1个T的处理，这样可以处理显示数据为小数的情况，而且得到的信号直接对应了原始的显示数据对应的宽度。当然，也可以不考虑小数的情况，不进行加1个T的处理，而是在第五子模块输出信号后增加一个宽度。增加的方法前面已经介绍过，这里不再赘述。不管采用何种方法，为了得到合适的显示信号，需要注意第二时钟信号的选择，如前述介绍的选择时钟信号的选择，比如，为了得到3.2T实际需要选择的第二时钟信号可能是CLK[8]，而非CLK[2]。

可选地，当选择具有复位端的触发器时，例如具有复位端的D触发器，此时，第三子模块的D端接VSS，CK端接第一时钟信号，例如CLK[0]，Q端作为输出，复位端RN接复位信号；第四子模块的D端接VDD，CK端接某一个第二时钟信号，例如CLK[1]，Q端作为输出，复位端RN接复位信号。

当然地，还可以对第五子模块输出的信号做逻辑处理，例如，对第五子模块输出的信号执行取反，后将取反的信号与第一显示信号进行逻辑运算。即，所述第二模块还包括第六子模块；所述第六子模块对所述第五子模块输出的信号取反，并对取反后的信号与所述第一显示信号执行逻辑运算。需要注意的是，本申请的取反可以采用反相器或非门实现，可选地，取反后的信号与第一显示信号进行逻辑与。另外，第六子模块还可以以下述方式实现，即第六子模块为异或，对第五子模块输出的信号和所述第一显示信号执行异或运算。不管以上述何种方式，逻辑与或者异或后的数据可以作为显示信号。当然地，还可以直接为逻辑与或者异或后的显示信号增加整数个时钟周期的宽度，该整数个时钟周期可以选择为第一显示信号的宽度。需要说明的是，整数个时钟周期的宽度是指显示数据的整数部分对应的宽度，如4T。增加宽度的方法前面已经介绍过，这里不再赘述，需要理解的是，其区别仅在于增加的宽度值可能不同。另外，还可以对显示数据进行加1个时钟周期的处理。此时，增加的宽度将基于整数部分减1T，假设实际显示数据是3.3T，则加T后的显示数据是4.3T，增加的宽度是3T。当然地，进行逻辑处理的逻辑模块或逻辑模块后续的处理以及对显示数据的处理不限于此，还可以根据需要设计不同的逻辑处理方法或电路、为合适的显示信号增加整数个时钟周期的宽度，以此来产生可以精确到小数位的显示信号，以提高显示精度。可选地，当采用带复位信号的触发器时，如带复位的DFF，则第三子模块、第四子模块的D端接VDD，CK端接对应的时钟信号，Q端作为输出，复位端RN接复位信号。

可以理解地，本实施例中，第三子模块基于第一时钟信号和复位信号产生第一显示信号。该复位信号与显示数据相关，特别地情况是，该复位信号可以基于前述结构的第二模块的实施例的第一子模块产生。

多个第四子模块，例如有N-1个第四子模块，第二时钟信号中的每一个时钟信号分别输入各个第四子模块，比如CK端。即各个CK端接收的时钟信号各不相同。例如，第一个第二信号产生模块接收CLK[1]，第二个第二信号产生模块接收CLK[2]，……，第N-1个第二信号产生模块接收CLK[N-1]。

可选地，所述驱动电路还包括：

补偿模块，用于消除所述第一显示信号与被所述选择信号选择的显示信号之间的未知延迟。

需要说明的是，本实施例中，所述补偿模块作用和前述补偿模块性能相同，第五子模块相当于前述选择装置。所述第一显示信号经所述补偿模块的逻辑路径与所述选择信号选择的显示信号在所述选择装置(第五子模块)中经过的逻辑路径完全相同。该方案可以确保两个显示信号之间只存在期望的延迟。一般来说，上述两个信号是上升沿或下降沿对齐的，但两个信号经过的电路不同，将导致二者之间引入不同的迟延，造成上升沿或下降沿不能对齐，从而经过逻辑处理后得到的信号可能并不是理论上的信号，主要体现在信号宽度不再是理论的宽度。通过补偿可以保证两个显示信号之间引入的延迟是相同的，从而确保二者的边沿(上升沿或下降沿)仍然是对齐的，从而可以保证经过逻辑处理后的显示信号宽度是理论值或期望值。该显示信号宽度决定了显示信号的小数部分，因此最终产生的显示信号是较为精确的。

可选地，所述第二模块为H个，其中，H为通道数量，且为大于等于4的整数。

也就是说，对于具有H个输出通道的驱动电路而言，每一个通道都包括一个第二模块。可选地，第五模块为1个，其为所有的通道提供所述多个时钟信号。对应地，各个通路可以分别配置补偿模块和选择装置。

可选地，本申请的第一模块还用于对所述显示数据加1个时钟周期后输出。即，第二模块处理的显示数据实际是在原始的显示数据基础上加1T后产生的数据，目的在于可以处理极为少见的显示数据为小数的情况，如0.3T；另一方面，进行加1T的操作后，不管是对于显示数据为小数的情况，还是显示数据整数部分不为0的情况，对一些结构和采用一定逻辑的第二模块，才能获得合适的与真实显示数据对应的显示信号，例如前述第一种结构的第二模块采用与门时的情况。

此外，本申请还提供一种驱动芯片，其包括前述的驱动电路。

本申请还提供一种显示装置，其包括显示设备和前述的驱动芯片，所述驱动芯片产生驱动信号以驱动所述显示设备进行显示。本实施例中的显示装置可以理解可以独立完成信号或图像的显示的装置，例如广告屏、显示屏、电视等。

以上所述仅是本申请的优选实施方式，应当理解本申请并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本申请的精神和范围，则都应在本申请所附权利要求的保护范围内。

Claims (13)

1.一种驱动电路，其特征在于，包括：

第一模块，基于图像信息产生显示数据；

第二模块，基于所述显示数据、多个时钟信号，产生显示信号；

第三模块，基于所述显示信号，输出恒定电流；

第四模块，用于向所述第三模块提供基准电流；

其中，所述第四模块包括：基准电压产生模块、偏置模块、电流产生模块、预充电模块；所述基准电压产生模块用于向所述偏置模块提供基准电压，所述偏置模块用于向所述电流产生模块提供偏置电流并且向所述预充电模块提供偏置电压，所述电流产生模块用于向所述第三模块提供基准电流；

所述多个时钟信号中相邻的两个时钟信号之间相差M个完整时钟周期，0≤M＜1。

2.根据权利要求1所述的一种驱动电路，其特征在于，还包括第五模块，用于产生N个时钟信号，且M＝1/N，N为大于或等于2的整数。

3.根据权利要求2所述的一种驱动电路，其特征在于，所述第二模块包括：

第一子模块，基于第一时钟信号、所述显示数据产生第一显示信号；

第二子模块，基于选择时钟信号、所述第一显示信号，产生所述显示信号；

所述第一时钟信号为所述N个时钟信号中的任一个；所述选择时钟信号比所述第一时钟信号延迟了i/N个完整时钟周期，i为0至(N-1)之间的整数。

4.根据权利要求3所述的一种驱动电路，其特征在于，所述第二模块根据选择信号从所述N个时钟信号中择一输出作为所述选择时钟信号，其中，所述选择信号基于所述显示数据产生。

5.根据权利要求2所述的一种驱动电路，其特征在于，所述第二模块包括：

第三子模块，基于第一时钟信号和复位信号产生第一显示信号；

多个第四子模块，每个所述第四子模块基于第二时钟信号中的一个时钟信号和复位信号产生第二显示信号；各个第四子模块接收的所述第二时钟信号中的一个时钟信号各不相同；

第五子模块，接收所述第三子模块和所述多个第四子模块产生的显示信号，根据选择信号择一输出；

所述第一时钟信号为所述N个时钟信号中的任一个；所述第二时钟信号为所述N个时钟信号中除所述第一时钟信号以外的时钟信号；所述复位信号、所述选择信号根据所述显示数据产生。

6.根据权利要求5所述的一种驱动电路，其特征在于，所述第二模块还包括第六子模块；所述第六子模块对所述第五子模块输出的信号取反，并对取反后的信号与所述第一显示信号执行逻辑运算。

7.根据权利要求1-6任一项所述的一种驱动电路，其特征在于，所述第一模块还用于对所述显示数据加1个时钟周期后输出。

8.根据权利要求3-4任一项所述的驱动电路，其特征在于，所述驱动电路还包括：路径匹配模块，用于消除所述选择时钟信号与所述第一时钟信号之间的未知相位差。

9.根据权利要求6所述的驱动电路，其特征在于，所述驱动电路还包括：

补偿模块，用于消除所述第一显示信号与被所述选择信号选择的显示信号之间的未知延迟。

10.根据权利要求1-6任一项所述的一种驱动电路，其特征在于，所述驱动电路还包括电流修调模块；所述电流修调模块连接所述电流产生模块，为所述电流产生模块提供修调电流。

11.根据权利要求10所述的驱动电路，其特征在于，所述驱动电路还包括电压修调模块，所述电压修调模块连接所述预充电模块，为所述预充电模块提供修调电压。

12.一种驱动芯片，其特征在于，包括如权利要求1-11任一项所述的驱动电路。

13.一种显示装置，其特征在于，包括显示设备和如权利要求12所述的驱动芯片，所述驱动芯片产生驱动信号以驱动所述显示设备进行显示。

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