JPH1074390A

JPH1074390A - 半導体集積回路

Info

Publication number: JPH1074390A
Application number: JP8230672A
Authority: JP
Inventors: Toshiya Uchida; 敏也内田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-08-30
Filing date: 1996-08-30
Publication date: 1998-03-17
Anticipated expiration: 2016-08-30
Also published as: JP3986103B2; US5926046A; KR19980018036A; KR100256309B1

Abstract

(57)【要約】【課題】位相同期したクロック信号を出力する半導体
集積回路に関し、より少ない素子数で回路規模が小さ
く、且つ、高い分解能により遅延量を制御することので
きる半導体集積回路の提供を目的とする。【解決手段】複数の電圧制御信号φ１〜φ４を受けて
該電圧制御信号に対応した電圧Ｖｏを発生する電圧発生
源２００と、複数の遅延ゲート２２１〜２２６を縦列接
続して所定の遅延時間を与える遅延ゲート列２２０と、
前記電圧発生源からの出力電圧Ｖｏに応じて前記遅延ゲ
ート列２２０に流す電流を制御する電流制御手段２３０
とを具備し、前記複数の電圧制御信号φ１〜φ４により
前記遅延ゲート列２２０における遅延量を制御するよう
に構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、少ない素子数で位相同期したクロック信号を
出力することができる半導体集積回路に関する。近年、
半導体集積回路は高速化および高集積化が進み、クロッ
ク信号に対しても、位相の同期したクロック信号が必要
になって来ている。例えば、シンクロナスＤＲＡＭ（Ｓ
ＤＲＡＭ）の複数の出力バッファ回路に対しては、それ
ぞれ位相同期したクロック信号の供給が必要とされてい
る。このような位相同期した信号は、例えば、回路規模
の大きい（占有面積の大きい）複数段の遅延ゲートおよ
び制御回路を有するＤＬＬ回路により生成されるが、よ
り少ない素子数で回路規模が小さく、且つ、高い分解能
により遅延量を制御することのできる半導体集積回路の
提供が要望されている。

【０００２】

【従来の技術】近年のメモリ・デバイスは、例えば、１
００ＭHzを超える動作速度を達成しており、ＤＬＬ(Del
ay Locked Line) 等の技術を利用して外部入力クロック
信号と内部出力クロック信号との位相を合わせることに
より、内部のクロック配線による遅れを外からは見えな
いようにしてアクセス時間の遅れやバラツキを抑える方
法が用いられている。このようなＤＬＬ技術では、内部
出力クロック信号線の負荷による伝搬遅延を見積もるた
めに、ダミーの内部出力クロック配線を設けている。

【０００３】図１は関連技術としての半導体集積回路の
一例を概略的に示すブロック図であり、ＤＬＬ回路を概
略的に示すものである。図１において、参照符号１はク
ロック入力パッド、５は出力回路、そして、６はデータ
出力パッド（ＤＱ）を示している。また、参照符号３は
位相比較回路、２１および２２は位相比較回路３の出力
によって遅延時間が可変制御される遅延制御回路（ディ
レイ制御回路）、４１は遅延制御回路２１から出力回路
５までの間の内部出力クロック配線（リアル配線）、そ
して、４２は前記内部出力クロック配線と同等の配線負
荷を有するダミーの内部出力クロック配線（ダミー配
線）を示している。ここで、例えば、上記半導体集積回
路をＳＤＲＡＭに適用した場合には、出力回路５および
データ出力パッド６は、複数個（５０〜５７、６０〜６
７（ＤＱ０〜ＤＱ７))設けられることになる。

【０００４】図１に示されるように、ＤＬＬ回路では、
位相比較回路３の一方の入力（遅延制御回路２１および
２２の入力：比較基準信号φｅｘｔ）Ａから位相比較回
路３の他方の入力（比較対象信号φｏｕｔ）Ｂまでの遅
延がちょうど１クロック分の時間になるように位相比較
回路３において２つの入力信号の位相を比較し、その比
較結果に応じて遅延制御回路２１および２２の遅延量の
制御が行われる。その結果、実際に使用する出力回路５
のクロック入力端Ｃにおける内部クロック信号の入力ク
ロックＡに対する遅延もちょうど１クロック分の時間に
なり、見かけ上、リアル配線４１の伝搬遅延がなくなる
ことになる。

【０００５】図２は図１の半導体集積回路における遅延
制御回路（遅延部）２１，２２の一構成例を示す回路図
であり、同図（ａ）は１ビット分のディレイ回路の構成
を示し、同図（ｂ）は該１ビット分のディレイ回路の動
作のタイムチャートを示し、そして、同図（ｃ）は１ビ
ット分のディレイ回路を複数段接続した時の構成および
その動作を説明するものである。

【０００６】図２（ａ）に示されるように、１ビット分
のディレイ回路は２個のＮＡＮＤゲート４０１，４０
２、および、インバータ４０３を備えて構成される。こ
の１ビット分のディレイ回路の動作を図２（ｂ）を参照
して説明すると、入力φＥは活性化信号（イネーブル信
号）で、高レベル“Ｈ”の時にディレイ回路が動作す
る。図２（ｂ）では、イネーブル信号φＥが高レベル
“Ｈ”になって信号のアクセスが可能になった状態が示
されている。なお、図２（ｂ）において、ＩＮは１ビッ
ト分のディレイ回路への入力信号を示し、また、φＮは
複数段接続されたディレイ回路のうち隣接する右側のデ
ィレイ回路からの信号、ＯＵＴは１ビット分のディレイ
回路の出力信号、そして、４ａ−１および４ａ−２は図
２（ａ）の回路において対応するノードの波形を示して
いる。従って、ＯＵＴは左側に隣接する１ビット分のデ
ィレイ回路における信号φＮに対応する。

【０００７】信号φＮが低レベル“Ｌ”の時には、出力
信号ＯＵＴは常に低レベル“Ｌ”になり、また、信号φ
Ｎが高レベル“Ｈ”で信号φＥが低レベル“Ｌ”の時に
は、出力信号ＯＵＴは高レベル“Ｈ”になる。信号φＮ
が高レベル“Ｈ”で信号φＥが高レベル“Ｈ”の時に、
入力信号ＩＮが低レベル“Ｌ”であれば出力信号ＯＵＴ
は高レベル“Ｈ”になり、ＩＮが高レベル“Ｈ”であれ
ば低レベル“Ｌ”になる。

【０００８】図２（ａ）の回路によれば、イネーブル信
号φＥが高レベル“Ｈ”の状態で入力信号ＩＮが立ち上
がると、その入力信号は矢印の経路に従って伝播する
が、イネーブル信号φＥが低レベル“Ｌ”の状態では、
入力信号ＩＮが出力ＯＵＴに矢印の経路で伝播しないよ
うになっている。図２（ｃ）は、図２（ａ）に示す１ビ
ット分のディレイ回路を複数段カスケード接続した例で
あり、実際のディレイ回路に相当する。ここで、図２
（ｃ）では３段しか描いていないが、実際には多数段接
続（例えば、後述するように、１５０段、或いは、それ
以上）されている。また、イネーブル信号φＥの信号線
は、回路要素毎に、φＥ−１、φＥ−２、φＥ−３のよ
うに複数本あり、これらの信号はディレイ制御回路によ
って制御される。なお、図２（ａ）〜（ｃ）に示すディ
レイ制御回路は、図１では遅延制御回路２１，２２に含
めて描かれている。

【０００９】ここで、図２（ｃ）では、中央の１ビット
分のディレイ回路が活性化されており、イネーブル信号
φＥ−２が高レベル“Ｈ”になっている。この場合、入
力信号ＩＮが低レベル“Ｌ”から高レベル“Ｈ”に変化
すると、左端の１ビット分のディレイ回路と右端の１ビ
ット分のディレイ回路のイネーブル信号φＥ−１および
φＥ−３は低レベル“Ｌ”であるから、太線のように入
力信号ＩＮはＮＡＮＤゲート４０１−１および４０１−
３で止められてしまう。

【００１０】一方、活性化されている中央の１ビット分
のディレイ回路のイネーブル信号φＥ−２は高レベル
“Ｈ”であるから、入力信号ＩＮはＮＡＮＤゲート４０
１−２を通過する。右側の１ビット分のディレイ回路の
出力信号ＯＵＴは高レベル“Ｈ”であるから、入力信号
ＩＮはＮＡＮＤゲート４０２−２も通過して、出力信号
ＯＵＴとして低レベル“Ｌ”の信号が伝達されることに
なる。上記のように、右側の出力信号ＯＵＴ、すなわ
ち、イネーブル信号φＮが低レベル“Ｌ”の時には、出
力信号ＯＵＴは常に低レベル“Ｌ”になるので、この低
レベル“Ｌ”の信号が左側の１ビット分のディレイ回路
のＮＡＮＤゲートおよびインバータに順次伝達され、最
終的な出力信号として取り出される。

【００１１】このように、活性化された１ビット分のデ
ィレイ回路を介して、入力信号ＩＮは折り返されるよう
に信号伝達され、最終的な出力信号になる。つまり、ど
の部分のイネーブル信号φＥを高レベル“Ｈ”にするか
により、ディレイ量を制御することができる。１ビット
分のディレイ量は、ＮＡＮＤゲートとインバータの合計
の信号伝搬時間で決定され、この時間がＤＬＬ回路のデ
ィレイ単位時間になり、そして、全体のディレイ時間
は、１ビット分のディレイ量に通過する段数を乗じた量
になる。

【００１２】図３は図１の半導体集積回路における遅延
制御回路（制御部）の一構成例を示す回路図である。図
３に示されるように、ディレイ制御回路（遅延制御回路
２１，２２）も点線で囲った１ビット分のディレイ制御
回路４３０−２をディレイ回路の段数分接続した構成に
なっており、各段の出力がディレイ回路の各段のイネー
ブル信号φＥになる。

【００１３】具体的に、１ビット分のディレイ制御回路
４３０−２は、ＮＡＮＤゲート４３２−２と、インバー
タ４３３−２で構成されるフリップフロップの両端にそ
れぞれ直列に接続されたトランジスタ４３５−２，４３
８−２；４３７−２，４３９−２、および、ＮＯＲゲー
ト４３１−２を備えて構成されている。トランジスタ４
３８−２のゲートは、前段の１ビット分のディレイ制御
回路のノード５ａ−２に接続され、また、トランジスタ
４３９−２のゲートは、後段の１ビット分のディレイ制
御回路のノード５ａ−５に接続されて、前段と後段の信
号を受けるようになっている。一方、直列接続されてい
る他方のトランジスタのゲートには、カウントアップす
る時のセット信号φＳＥおよびφＳＯと、カウントダウ
ンする時のリセット信号φＲＥおよびφＲＯが１ビット
置きの回路に供給されている。

【００１４】図３に示されるように、中央の１ビット分
のディレイ制御回路４３０−２では、トランジスタ４３
５−２のゲートにセット信号φＳＯが供給され、トラン
ジスタ４３７−２にリセット信号φＲＯが供給され、ま
た、ディレイ制御回路４３０−２の前段および後段の両
側の回路の各対応するトランジスタのゲートにはそれぞ
れセット信号φＳＥおよびリセット信号φＲＥが供給さ
れている。また、ＮＯＲゲート４３１−２には、左側の
（前段の）回路のノード５ａ−１と回路４３０−２のノ
ード５ａ−４の信号が入力される構成になっている。な
お、φＲはディレイ制御回路をリセットする信号で、電
源投入後に一時的に低レベル“Ｌ”になり、その後は高
レベル“Ｈ”に固定される。

【００１５】図４は図３の遅延制御回路の動作を説明す
るためのタイミング図である。図４に示されるように、
まず、リセット信号φＲが一時的に低レベル“Ｌ”にな
り、ノード５ａ−１，５ａ−３，５ａ−５が高レベル
“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６が低レベ
ル“Ｌ”にリットされる。そして、カウントアップする
時には、カウントアップ信号（セット信号）φＳＥおよ
びφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰
り返す。

【００１６】セット信号φＳＥが低レベル“Ｌ”から高
レベル“Ｈ”になると、ノード５ａ−１は接地されて低
レベル“Ｌ”になり、また、ノード５ａ−２は高レベル
“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に
変化したのを受けて、出力信号（イネーブル信号）φＥ
−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。
この状態はフリップフロップにラッチされるので、セッ
ト信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネ
ーブル信号φＥ−１は低レベル“Ｌ”のままである。そ
して、ノード５ａ−１が低レベル“Ｌ”に変化したこと
を受けて、イネーブル信号（出力信号）φＥ−２が低レ
ベル“Ｌ”から高レベル“Ｈ”に変化する。ノード５ａ
−２が高レベル“Ｈ”に変化したのでトランジスタ４３
８─２はオン状態になり、セット信号φＳＯが低レベル
“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−３は
接地されて低レベル“Ｌ”に、また、ノード５ａ−４は
高レベル“Ｈ”に変化する。さらに、ノード５ａ−４が
高レベル“Ｈ”に変化したのを受けて、イネーブル信号
φＥ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化す
る。この状態はフリップフロップにラッチされるので、
セット信号φＳＯが低レベル“Ｌ”に戻ったとしても、
イネーブル信号φＥ−２は低レベル“Ｌ”のままであ
る。

【００１７】そして、ノード５ａ−３が低レベル“Ｌ”
に変化したことを受けて、イネーブル信号φＥ−３が低
レベル“Ｌ”から高レベル“Ｈ”に変化する。図４で
は、セット信号φＳＥおよびφＳＯが１パルスずつ出て
いるだけであるが、ディレイ制御回路が何段にも接続さ
れており、セット信号φＳＥおよびφＳＯが交互に高レ
ベル“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号
（イネーブル信号）φＥが高レベル“Ｈ”になる段の位
置が順次右側にシフトする。従って、位相比較回路３の
比較結果によりディレイ量を増加させる必要がある場合
には、交互にセット信号φＳＥおよびφＳＯのパルスを
入力すればよい。

【００１８】カウントアップ信号（セット信号）φＳＥ
およびφＳＯと、カウントダウン信号（リセット信号）
φＲＥおよびφＲＯとが出力されない状態、すなわち低
レベル“Ｌ”である状態が維持されれば、イネーブル信
号φＥは高レベル“Ｈ”になる段の位置は固定される。
従って、位相比較回路３の比較結果によりディレイ量を
維持する必要がある場合には、信号φＳＥ、φＳＯ、φ
ＲＥおよびφＲＯのパルスを入力しないようにする。

【００１９】カウントダウンする時には、リセット信号
φＲＥおよびφＲＯのパルスを交互に入力すると、カウ
ントアップ時と逆に出力φＥが高レベル“Ｈ”になる段
の位置が順次左側にシフトする。以上説明したように、
図３に示したディレイ制御回路では、パルスを入力する
ことにより、イネーブル信号φＥが高レベル“Ｈ”にな
る段の位置を１つずつ移動させることが可能であり、こ
れらのイネーブル信号φＥで図２（ｃ）に示したディレ
イ回路を制御すればディレイ量を１単位ずつ制御するこ
とができる。なお、図３に示すディレイ制御回路（制御
部）は、図１では、位相比較回路３に含めて描かれてい
る。

【００２０】図５は図１の半導体集積回路における位相
比較回路（位相比較部）の一構成例を示す回路図であ
り、図６は図５の位相比較回路の動作を説明するための
タイミング図である。位相比較回路（３）は、図５に示
す位相比較部と後述する図７に示す増幅回路部の２つの
回路部分で構成されている。

【００２１】図５において、参照符号φｏｕｔおよびφ
ｅｘｔは、この位相比較回路で比較する出力信号および
外部クロック信号を示し、信号φｅｘｔを基準として信
号φｏｕｔの位相が判定される。また、φａ〜φｅは増
幅回路に接続される出力信号を示している。図５に示さ
れるように、位相比較回路３の位相比較部は、２個のＮ
ＡＮＤゲートで構成されたフリップフロップ回路４２１
並びに４２２、その状態をラッチするラッチ回路４２５
並びに４２６、ラッチ回路の活性化信号を生成する回路
４２４、および、外部クロック信号φｅｘｔの位相許容
値を得る１ディレイ分のディレイ回路４２３を備えて構
成されている。

【００２２】図６（ａ）は比較対象信号φｏｕｔが比較
基準信号φｅｘｔよりも位相が進んでいる場合、すなわ
ち、信号φｏｕｔが信号φｅｘｔより先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。信
号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時に
は、フリップフロップ回路４２１および４２２のノード
６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベ
ル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”
から高レベル“Ｈ”に変化すると、ノード６ａ−２およ
び６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に
変化する。その後、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”になり、また、１ディレイ分遅れてノー
ド６ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になる
が、フリップフロップの両端の電位はすでに確定してい
るので、何ら変化は生じない。結局、ノード６ａ−２は
低レベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノ
ード６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−
５は高レベル“Ｈ”を維持する。

【００２３】一方、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”に変化したのに応じて、回路４２４の出
力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化
し、ノード６ａ−６には、一時的に高レベル“Ｈ”にな
るパルスが印加される。このノード６ａ−６はラッチ回
路４２５および４２６のＮＡＮＤゲートの入力となって
いるので、該ＮＡＮＤゲートが一時的に活性化されて、
フリップフロップ回路４２１および４２２の両端の電位
状態をラッチ回路４２５および４２６に取り込むことに
なる。最終的には、出力信号φｂが高レベル“Ｈ”、出
力信号φｃが低レベル“Ｌ”、出力信号φｄが高レベル
“Ｈ”、そして、出力信号φｅが低レベル“Ｌ”にな
る。

【００２４】次に、図６（ｂ）は比較対象信号φｏｕｔ
と比較基準信号φｅｘｔの位相がほぼ同じで、信号φｏ
ｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高
レベル“Ｈ”になる場合を示している。信号φｏｕｔの
立ち上がり時点とノード６ａ−１の立ち上がり時点との
時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レベ
ル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベル
“Ｌ”から高レベル“Ｈ”になることによってフリップ
フロップ４２１のノード６ａ−３が低レベル“Ｌ”から
高レベル“Ｈ”に変化する。フリップフロップ４２２で
は、ノード６ａ−１が低レベル“Ｌ”のままなので、逆
に、ノード６ａ−４が高レベル“Ｈ”から低レベル
“Ｌ”に変化する。その後、ノード６ａ−１が高レベル
“Ｈ”から低レベル“Ｌ”に変化するが、フリップフロ
ップ４２２の状態はすでに決まっているので、何ら変化
は生じない。その後、ノード６ａ−６が一時的に高レベ
ル“Ｈ”になるので、ラッチ回路にはこの状態が記憶さ
れ、結局、出力信号φｂが低レベル“Ｌ”、出力信号φ
ｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、
そして、出力信号φｅが低レベル“Ｌ”になる。

【００２５】さらに、（ｃ）は比較対象信号φｏｕｔが
比較基準信号φｅｘｔよりも位相が遅れており、φｏｕ
ｔがφｅｘｔより後に低レベル“Ｌ”から高レベル
“Ｈ”になる場合を示している。この場合は、φｅｘｔ
によって２個のフリップフロップ回路４２１と４２２に
変化が生じて、６ａ−３と６ａ−５が高レベル“Ｈ”か
ら低レベル“Ｌ”に変化する。そして、最終的には、φ
ｂが低レベル“Ｌ”、φｃが高レベル“Ｈ”、φｄが低
レベル“Ｌ”、φｅが高レベル“Ｈ”になる。

【００２６】このように、信号（比較基準信号）φｅｘ
ｔの立ち上がり時間を基準として、信号（比較対象信
号）φｏｕｔの立ち上がり時間がそれ以前に高レベル
“Ｈ”になったか、ほぼ同時であったか、或いは、遅れ
て高レベル“Ｈ”になったかを検出することが可能にな
る。これらの検出結果を出力信号φｂ、φｃ、φｄ、お
よび、φｅの値としてラッチしておき、その値に基づい
てディレイ制御回路をカウントアップするか、カウント
ダウンするかを決めることになる。

【００２７】図７は図１の半導体集積回路における位相
比較回路（増幅回路部）の一構成例を示す回路図であ
り、図８は図７の位相比較回路におけるＪＫフリップフ
ロップの動作を説明するためのタイミング図である。図
７に示されるように、位相比較回路３の増幅回路部は、
ＪＫフリップフロップ４２７と、ＮＡＮＤゲートおよび
インバータで構成される増幅部４２８との２つの部分を
備えて構成されている。ＪＫフリップフロップ４２７に
は、図５の位相比較部からの出力信号φａが入力され、
信号φａが低レベル“Ｌ”であるか高レベル“Ｈ”であ
るかに応じてノード７ａ−９および７ａ−１１の電位が
交互に低レベル“Ｌ”と高レベル“Ｈ”を繰り返す仕組
みになている。増幅部４２８は、ＪＫフリップフロップ
４２７の出力信号と、信号φｂおよびφｄの信号を受け
て増幅して出力する。

【００２８】まず、ＪＫフリップフロップ４２７の動作
を図８のタイミングチャートを参照して説明する。時間
Ｔ１で、信号φａが高レベル“Ｈ”から低レベル“Ｌ”
に変化すると、ノード７ａ−１および７ａ−１０が低レ
ベル“Ｌ”から高レベル“Ｈ”に変化する。一方、ノー
ド７ａ−１の変化に応じて、ノード７ａ−５，７ａ−６
および７ａ−７が変化するが、信号φａが低レベル
“Ｌ”であるために、ノード７ａ−８は変化しない。結
局、出力（ノード）７ａ−９は変化せず、出力７ａ−１
１のみが低レベル“Ｌ”から高レベル“Ｈ”になる。次
に、時間Ｔ２になって、φａが低レベル“Ｌ”から高レ
ベル“Ｈ”に変化すると、時間Ｔ１での動きと逆にノー
ド７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”に、７
ａ−１０は７ａ−７が変化しないので変化せず、出力７
ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変化し、
出力７ａ−１１は変化しない。このように、ＪＫフリッ
プフロップ回路４２７は、信号φａの動きに応じて出力
７ａ−９および７ａ−１１が交互に高レベル“Ｈ”と低
レベル“Ｌ”を繰り返す動きをする。

【００２９】図９は図７の位相比較回路における増幅回
路部の動作を説明するためのタイミング図（カウントア
ップ時）であり、図１０は図７の位相比較回路における
増幅回路部の動作を説明するためのタイミング図（カウ
ント維持時）であり、そして、図１１は図７の位相比較
回路における増幅回路部の動作を説明するためのタイミ
ング図（カウントダウン時）である。次に、増幅部４２
８の動作を、図９〜図１１を参照して説明する。

【００３０】図９は、比較基準信号φｅｘｔの立ち上が
りに対して、比較対象信号φｏｕｔが先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが高レ
ベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高
レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”であ
る。結局、ノード７ａ−１２が高レベル“Ｈ”になり、
ノード７ａ−１３が低レベル“Ｌ”に固定され、セット
信号φＳＯおよびφＳＥはＪＫフリップフロップの状態
に応じて変化するが、リセット信号φＲＯおよびφＲＥ
は７ａ−１３が低レベル“Ｌ”のために変化しない。

【００３１】図１０は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベ
ル“Ｈ”になる場合を示している。この場合の位相比較
部からの入力信号は、信号φｂが低レベル“Ｌ”、信号
φｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そ
して、信号φｅが低レベル“Ｌ”である。結局、ノード
７ａ−１２および７ａ−１３が低レベル“Ｌ”に固定さ
れ、リセット信号φＳＯおよびφＳＥはＪＫフリップフ
ロップの出力が増幅部に影響することはなく、信号φＳ
Ｏ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固
定されたままになる。

【００３２】図１１は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔの立ち上がりに対して遅れて低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが低レ
ベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低
レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”であ
る。結局、ノード７ａ−１２が低レベル“Ｌ”に固定さ
れ、ノード７ａ−１３が高レベル“Ｈ”に固定され、リ
セット信号φＲＯおよびφＲＥはＪＫフリップフロップ
の状態に応じて変化するが、セット信号φＳＯおよびφ
ＳＥはノード７ａ−１２が低レベル“Ｌ”のために変化
しない。

【００３３】

【発明が解決しようとする課題】前述したように、ＤＬ
Ｌ等の位相比較技術を用いる場合、外部クロック信号に
対して１クロック分遅延する内部クロック信号を得るた
めに、例えば、論理ゲートの段数を制御する方式の遅延
制御回路が用いられている。図１２は関連技術の半導体
集積回路における課題を説明するための図であり、遅延
制御回路（２１，２２）を簡略化して示すものである。

【００３４】ところで、図１に示すような半導体集積回
路（ＤＬＬ回路）に対する外部クロック信号としては、
ユーザーの都合により様々な周期のクロック信号が与え
られるため、それに対応させるには遅延制御回路２１
（２２）における論理ゲートの段数を十分に確保する必
要がある。その結果、ＤＬＬ回路の回路規模が大きくな
り、非常に大きな占有面積を必要とすることになる。

【００３５】具体的に、例えば、外部クロック信号の周
期が２０ナノ秒であり、そして、遅延制御回路２１にお
ける遅延を除いたノードＡからノードＣの経路における
遅延時間（例えば、リアル配線等による遅延時間）が５
ナノ秒であると仮定すると、遅延制御回路２１（２２）
には、少なくとも１５ナノ秒分の遅延制御用論理ゲート
を設ける必要がある。ここで、１ゲート当りの遅延が
０．１ナノ秒とすると、１５ナノ秒分の遅延制御用論理
ゲートを構成するためには、１５０段の論理ゲートが必
要とされる計算になる。

【００３６】さらに、遅延制御回路２１（２２）におけ
る遅延調整の分解能を細かく設定するためには、ポイン
タを多数設ける必要があり、そのための回路も大きくな
り、さらに、図１２に示されるように、最小分解能が論
理ゲート２段の遅延で制限されるという問題もある。な
お、実際の遅延制御回路２１（２２）は、例えば、図２
および図３を参照して説明したように、さらに多くの回
路素子を必要とし、より一層回路規模並びに回路の占有
面積が大きくなっている。

【００３７】本発明は、上述した半導体集積回路が有す
る課題に鑑み、より少ない素子数で回路規模が小さく、
且つ、高い分解能により遅延量を制御することのできる
半導体集積回路の提供を目的とする。

【００３８】

【課題を解決するための手段】本発明によれば、複数の
電圧制御信号を受けて該電圧制御信号に対応した電圧を
発生する電圧発生源と、複数の遅延ゲートを縦列接続し
て所定の遅延時間を与える遅延ゲート列と、前記電圧発
生源からの出力電圧に応じて前記遅延ゲート列に流す電
流を制御する電流制御手段とを具備し、前記複数の電圧
制御信号により前記遅延ゲート列における遅延量を制御
するようにしたことを特徴とする半導体集積回路が提供
される。

【００３９】さらに、本発明によれば、外部からの制御
信号が供給される第１および第２の遅延制御回路と、該
第１の遅延制御回路の出力信号がそれぞれリアル配線を
介して供給される複数の対象回路と、前記リアル配線に
よる遅延をダミー化するダミー配線手段と、前記第２の
遅延制御回路のダミー出力信号が前記ダミー配線手段を
介して供給され、前記外部からの制御信号および該ダミ
ー配線手段の出力信号の位相を比較して、その比較結果
により前記第１および第２の遅延制御回路における遅延
量を制御する位相比較回路とを具備し、前記第１および
第２の遅延制御回路は、前記位相比較回路から出力され
る複数の電圧制御信号を受けて該電圧制御信号に対応し
た電圧を発生する電圧発生源と、複数の遅延ゲートを縦
列接続して所定の遅延時間を与える遅延ゲート列と、前
記電圧発生源からの出力電圧に応じて前記遅延ゲート列
に流す電流を制御する電流制御手段とを具備し、前記複
数の電圧制御信号により前記遅延ゲート列における遅延
量を制御するようにしたことを特徴とする半導体集積回
路が提供される。

【００４０】

【発明の実施の形態】本発明の半導体集積回路によれ
ば、電圧発生源は、複数の電圧制御信号を受けて該電圧
制御信号に対応した電圧を発生し、電流制御手段は、電
圧発生源からの出力電圧に応じて遅延ゲート列に流す電
流を制御することにより、複数の電圧制御信号により遅
延ゲート列における遅延量を制御するようになってい
る。

【００４１】ここで、電圧発生源は、抵抗手段、および
各電圧制御信号によりスイッチング制御される複数のサ
イズの異なるトランジスタを備えて構成され、オン状態
のトランジスタおよび抵抗手段により抵抗分割された電
位の電圧を出力電圧として発生する。なお、電圧発生源
のトランジスタは、各トランジスタのオン抵抗の値が等
比数列的になるように設定され、複数の電圧制御信号に
より任意の１つのトランジスタを選択してオン状態とす
るようになっている。或いは、電圧発生源のトランジス
タは、各トランジスタのオン抵抗の値が２のべき乗にな
るように設定され、また、複数の電圧制御信号は、２進
カウンタの制御信号として得られるようになっている。

【００４２】このように、本発明の半導体集積回路によ
れば、より少ない素子数で回路規模が小さく、且つ、高
い分解能により遅延量を制御することができる。

【００４３】

【実施例】以下、図面を参照して本発明に係る半導体集
積回路の実施例を説明する。本発明に係る半導体集積回
路は、以下に詳述するように、遅延時間の制御を論理ゲ
ートの段数ではなく、論理ゲートの電源の電流能力を調
整することで行うようになっている。

【００４４】図１３は本発明に係る半導体集積回路の一
実施例を概略的に示すブロック回路図である。図１３に
示されるように、本実施例（第１実施例）における遅延
制御回路２１（２２）は、位相比較回路３１（３）から
の電圧制御信号（制御信号）φ１〜φ４に応じて所定の
電圧を発生する電圧発生源２００、該電圧発生源２００
の出力電圧が印加されたＰチャネル型ＭＯＳトランジス
タ２３０、および、縦列接続された複数段（図１３では
６個）のインバータ２２１〜２２６を備えて構成されて
いる。ここで、制御信号φ１〜φ４は、何れか１つの信
号が高レベル”Ｈ”で他の信号が低レベル”Ｌ”になっ
て、該高レベル”Ｈ”の制御信号に対応した１つのトラ
ンジスタ２１１〜２１４だけがオンするようになってい
る。そして、このオン状態のトランジスタと抵抗２１０
とにより抵抗分割された電圧が電圧発生源２００の出力
電圧（Ｖｏ）として出力されるようになっている。

【００４５】図１３に示されるように、電圧発生源２０
０は、抵抗２１０および大きさの異なる複数（図１３で
は４個）のＮチャネル型ＭＯＳトランジスタ２１１〜２
１４を備えて構成されている。抵抗２１０の一端は、高
電位の電源線（Ｖcc）に接続され、他端は各トランジス
タ２１１〜２１４の第１の電極（ドレイン）に共通接続
されている。各トランジスタ２１１〜２１４の制御電極
（ゲート）には、それぞれ位相比較回路３１からの制御
信号φ１〜φ４が供給され、また、該トランジスタ２１
１〜２１４の第２の電極（ソース）は低電位の電源線
（Ｖss）に接続されている。

【００４６】ここで、トランジスタ２１１〜２１４は、
それぞれ導通抵抗（オン抵抗）が異なるようになってお
り、具体的に、トランジスタ２１１のゲート幅を１Ｗと
すると、トランジスタ２１２，２１３，２１４の各ゲー
ト幅は、それぞれ２Ｗ，３Ｗ，４Ｗというように等比数
列的に順次広くなるように設定されている。これによ
り、トランジスタ２１１〜２１４のオン抵抗をそれぞれ
Ｒ１１〜Ｒ１４とすると、Ｒ１１＞Ｒ１２＞Ｒ１３＞Ｒ
１４の関係が成り立つ。なお、上記トランジスタ２１１
のゲート幅１Ｗの大きさを小さくして、全体のトランジ
スタ２１１〜２１４の数を増加させれば、回路規模はそ
れに伴って大きくなるが（図１２の関連技術のものより
は、遙に小さい）、遅延時間を調整制御するための分解
能が高くなる。

【００４７】図１３に示されるように、トランジスタ２
３０の第１の電極（ドレイン）はインバータ２２１〜２
２６の高電位の電源側に接続され、第２の電極（ソー
ス）は高電位の電源線（Ｖcc）に接続され、そして、制
御電極（ゲート）には、電圧発生源２００の出力電圧が
印加されるようになっている。ここで、トランジスタ２
３０は、ゲートに印加される電圧に応じて、縦列接続さ
れた複数のインバータ２２１〜２２６（遅延ゲート列；
インバータ列２２０）に供給する電流を制御するもので
あり、具体的に、該トランジスタ２３０のゲートに印加
される電圧が高電位になる程、該トランジスタ２３０を
流れる電流は少なくなる。そして、トランジスタ２３０
を流れる電流が少なくなれば、インバータ列２２０にお
いて、次段のインバータのゲートを充放電するのに要す
る時間が長くなり（駆動能力が小さくなり）、該インバ
ータ列２２０による遅延時間が長くなる。

【００４８】図１４は図１３の半導体集積回路の動作を
説明するためのタイミング図である。図１４において、
まず、位相比較回路３１からの制御信号（電圧制御信
号）φ１〜φ４の内、信号φ１だけが高レベル”Ｈ”で
他の信号φ２〜φ４が低レベル”Ｌ”のとき（ＴＴ
１）、最もゲート幅が狭く（１Ｗ）オン抵抗が大きいト
ランジスタ２１１だけがスイッチオンになり、該トラン
ジスタ２１１のオン抵抗（Ｒ１１）と抵抗２１０により
抵抗分割された電圧Ｖ１が電圧発生源２００の出力電圧
Ｖｏとして出力される。同様に、位相比較回路３１から
の制御信号の内、各１つの信号φ２，φ３，φ４だけが
高レベル”Ｈ”のとき（ＴＴ２，ＴＴ３，ＴＴ４）、そ
れぞれトランジスタ２１３，２１２，２１１だけがスイ
ッチオンになり、該各トランジスタのオン抵抗と抵抗２
１０により抵抗分割された電圧Ｖ２，Ｖ３，Ｖ４が電圧
発生源２００の出力電圧Ｖｏとして出力される。

【００４９】ここで、トランジスタ２１１〜２１４のオ
ン抵抗Ｒ１１〜Ｒ１４の値は、各トランジスタのゲート
幅１Ｗ〜４Ｗ対応して、Ｒ１１＞Ｒ１２＞Ｒ１３＞Ｒ１
４になっているため、電圧発生源２００の出力電圧Ｖｏ
における電圧Ｖ１〜Ｖ４は、Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４に
なっている。そして、Ｐチャネル型ＭＯＳトランジスタ
２３０のゲートに印加される電圧が高電位になる程、該
トランジスタ２３０を流れる電流は少なくなり、その結
果、遅延ゲート列（インバータ列）２２０による遅延時
間が大きくなる。なお、図１４では、オン抵抗が最も大
きいトランジスタ２１１が選択されたときに、該部入力
クロック（ノードＡの信号）と遅延要素（リアル配線）
４１を介して出力される内部クロック（ノードＣの信
号）の位相が同期する（１周期分遅延する）場合を示し
ている。

【００５０】以上において、電圧発生源２００を構成す
るトランジスタ２１１〜２１４のサイズの違いの程度
（各トランジスタ間のオン抵抗の相違の程度）が遅延時
間を制御する場合の分解能に関与することになる。この
電圧発生源２００内のトランジスタ２１１〜２１４のサ
イズの違いおよび該トランジスタの数、或いは、基本に
なる遅延時間を規定する遅延ゲート列（２２０）の段数
等は、必要に応じて様々に設定することができる。

【００５１】このように、本発明の第１実施例によれ
ば、まず、電圧発生源２００内の異なるオン抵抗を持つ
複数のトランジスタを位相比較回路３１の出力信号φ１
〜φ４で制御することにより、該電圧発生源２００の出
力電圧Ｖｏを調整する。そして、この電圧発生源２００
の出力電圧Ｖｏを、遅延ゲート列（２２０）に電流を供
給するトランジスタ２３０のゲートに印加することで、
遅延ゲート列の遅延時間を制御する。このように、本実
施例では、遅延時間の制御が論理ゲートの段数とは無関
係に行われるので、回路規模を縮小して回路の占有面積
を低減することができ、また、最小分解能もゲート遅延
とは無関係に設定することが可能になる。

【００５２】なお、本発明の半導体集積回路は、例え
ば、図１に示す回路の位相比較回路３および遅延制御回
路２１，２２に対してそのまま適用することができる。
図１５は図１３の半導体集積回路における遅延制御回路
（制御部）の一構成例を示す回路図であり、前述した図
３の回路に対応する。すなわち、前述した図３に示す回
路では、その出力信号（イネーブル信号）φＥ−１，φ
Ｅ−２，φＥ−３により遅延時間を与えるゲートの段数
を制御しているのに対して、図１５に示す本回路では、
その出力信号φ１〜φ３により、図１３の電圧発生源２
００におけるトランジスタ２１１〜２１４の内の１つの
トランジスタを選択して該電圧発生源２００の出力電圧
Ｖｏを制御するようになっている。従って、図１５に示
す遅延制御回路（制御部）の構成自体は、図３と同様の
ものとなっている。なお、図１５では、制御信号（電圧
制御信号）φ１〜φ３を発生する回路のみ描かれている
が、図１３で使用される制御信号φ４、或いは、さらに
多くの制御信号に関しても同様に生成される。

【００５３】図１５に示されるように、ディレイ制御回
路（遅延制御回路２１，２２）は、点線で囲った１ビッ
ト分のディレイ制御回路４３０−２をディレイ回路の段
数分接続した構成になっており、各段の出力が図１３の
電圧発生源２００における各トランジスタ２１１〜２１
３のゲートに供給される制御信号φ１〜φ３に対応して
いる。

【００５４】具体的に、１ビット分のディレイ制御回路
４３０−２は、ＮＡＮＤゲート４３２−２と、インバー
タ４３３−２で構成されるフリップフロップの両端にそ
れぞれ直列に接続されたトランジスタ４３５−２，４３
８−２；４３７−２，４３９−２、および、ＮＯＲゲー
ト４３１−２を備えて構成されている。トランジスタ４
３８−２のゲートは、前段の１ビット分のディレイ制御
回路のノード５ａ−２に接続され、また、トランジスタ
４３９−２のゲートは、後段の１ビット分のディレイ制
御回路のノード５ａ−５に接続されて、前段と後段の信
号を受けるようになっている。一方、直列接続されてい
る他方のトランジスタのゲートには、カウントアップす
る時のセット信号φＳＥおよびφＳＯと、カウントダウ
ンする時のリセット信号φＲＥおよびφＲＯが１ビット
置きの回路に供給されている。

【００５５】図１５に示されるように、中央の１ビット
分のディレイ制御回路４３０−２では、トランジスタ４
３５−２のゲートにセット信号φＳＯが供給され、トラ
ンジスタ４３７−２にリセット信号φＲＯが供給され、
また、ディレイ制御回路４３０−２の前段および後段の
両側の回路の各対応するトランジスタのゲートにはそれ
ぞれセット信号φＳＥおよびリセット信号φＲＥが供給
されている。また、ＮＯＲゲート４３１−２には、左側
の（前段の）回路のノード５ａ−１と回路４３０−２の
ノード５ａ−４の信号が入力される構成になっている。
なお、φＲはディレイ制御回路をリセットする信号で、
電源投入後に一時的に低レベル“Ｌ”になり、その後は
高レベル“Ｈ”に固定される。

【００５６】図１６は図１５の遅延制御回路の動作を説
明するためのタイミング図である。図１６に示されるよ
うに、まず、リセット信号φＲが一時的に低レベル
“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が
高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６
が低レベル“Ｌ”にリットされる。そして、カウントア
ップする時には、カウントアップ信号（セット信号）φ
ＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル
“Ｌ”を繰り返す。

【００５７】セット信号φＳＥが低レベル“Ｌ”から高
レベル“Ｈ”になると、ノード５ａ−１は接地されて低
レベル“Ｌ”になり、また、ノード５ａ−２は高レベル
“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に
変化したのを受けて、出力信号（制御信号）φ１は高レ
ベル“Ｈ”から低レベル“Ｌ”に変化する。この状態は
フリップフロップにラッチされるので、セット信号φＳ
Ｅが低レベル“Ｌ”に戻ったとしても、制御信号φ１は
低レベル“Ｌ”のままである。そして、ノード５ａ−１
が低レベル“Ｌ”に変化したことを受けて、制御信号
（出力信号）φ２が低レベル“Ｌ”から高レベル“Ｈ”
に変化する。ノード５ａ−２が高レベル“Ｈ”に変化し
たのでトランジスタ４３８─２はオン状態になり、セッ
ト信号φＳＯが低レベル“Ｌ”から高レベル“Ｈ”にな
ると、ノード５ａ−３は接地されて低レベル“Ｌ”に、
また、ノード５ａ−４は高レベル“Ｈ”に変化する。さ
らに、ノード５ａ−４が高レベル“Ｈ”に変化したのを
受けて、制御信号φ２は高レベル“Ｈ”から低レベル
“Ｌ”に変化する。この状態はフリップフロップにラッ
チされるので、セット信号φＳＯが低レベル“Ｌ”に戻
ったとしても、制御信号φ２は低レベル“Ｌ”のままで
ある。

【００５８】そして、ノード５ａ−３が低レベル“Ｌ”
に変化したことを受けて、制御信号φ３が低レベル
“Ｌ”から高レベル“Ｈ”に変化する。図１６では、セ
ット信号φＳＥおよびφＳＯが１パルスずつ出ているだ
けであるが、ディレイ制御回路が何段にも接続されてお
り、セット信号φＳＥおよびφＳＯが交互に高レベル
“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号（制御
信号）φ１〜φ３が高レベル“Ｈ”になる段の位置が順
次右側にシフトする。

【００５９】従って、位相比較回路３１（３）の比較結
果によりディレイ量を増加させる必要がある場合には、
交互にセット信号φＳＥおよびφＳＯのパルスを入力す
れば、例えば、制御信号φ３だけが高レベル”Ｈ”だっ
たのが、制御信号φ２を介して、制御信号φ１だけが高
レベル”Ｈ”になり、図１３における電圧発生源２００
の出力電圧Ｖｏが高くなる。すなわち、Ｐチャネル型Ｍ
ＯＳトランジスタ２３０のゲート電圧が高くなり、該ト
ランジスタ２３０を流れる電流が少なくなる。すなわ
ち、遅延ゲート列（インバータ列２２０）を構成する各
ゲート（インバータ）に流れる電流が少なくなって、ゲ
ート入力を充放電する時間が長くなり、その結果、遅延
時間が長くなる。

【００６０】カウントアップ信号（セット信号）φＳＥ
およびφＳＯと、カウントダウン信号（リセット信号）
φＲＥおよびφＲＯとが出力されない状態、すなわち低
レベル“Ｌ”である状態が維持されれば、制御信号φ１
〜φ３は高レベル“Ｈ”になる段の位置は固定される。
従って、位相比較回路３１の比較結果によりディレイ量
を維持する必要がある場合には、信号φＳＥ、φＳＯ、
φＲＥおよびφＲＯのパルスを入力しないようにする。

【００６１】カウントダウンする時には、リセット信号
φＲＥおよびφＲＯのパルスを交互に入力すると、カウ
ントアップ時と逆に出力φＥが高レベル“Ｈ”になる段
の位置が順次左側にシフトする。以上説明したように、
図１５に示したディレイ制御回路では、パルスを入力す
ることにより、制御信号φ（φ１〜φ３）が高レベル
“Ｈ”になる段の位置を１つずつ移動させることが可能
であり、これらの制御信号φ１〜φ３で図１３に示した
電源発生源２００のトランジスタ２１１〜２１３を制御
すれば遅延ゲート列（インバータ列）２２０によるディ
レイ量を制御することができる。なお、図１５に示すデ
ィレイ制御回路（制御部）は、図１では、位相比較回路
３（３１）に含めて描かれている。

【００６２】図１７は図１３の半導体集積回路における
位相比較回路（位相比較部）の一構成例を示す回路図で
あり、図１８は図１７の位相比較回路の動作を説明する
ためのタイミング図である。位相比較回路（３１）は、
図１５に示す位相比較部と後述する図１９に示す増幅回
路部の２つの回路部分で構成されている。

【００６３】図１７において、参照符号φｏｕｔおよび
φｅｘｔは、この位相比較回路で比較する出力信号およ
び外部クロック信号を示し、信号φｅｘｔを基準として
信号φｏｕｔの位相が判定される。また、φａ〜φｃは
増幅回路に接続される出力信号を示している。ここで、
図１７に示す回路では、上述した図５の回路におけるフ
リップフロップ回路４２２、１ディレイ分のディレイ回
路４２３、および、ラッチ回路４２６は設けられていな
い。

【００６４】図１７に示されるように、位相比較回路３
１の位相比較部は、２個のＮＡＮＤゲートで構成された
フリップフロップ回路４２１、その状態をラッチするラ
ッチ回路４２５、および、ラッチ回路の活性化信号を生
成する回路４２４を備えて構成されている。図１８
（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔ
よりも位相が進んでいる場合、すなわち、信号φｏｕｔ
が信号φｅｘｔより先に低レベル“Ｌ”から高レベル
“Ｈ”になる場合を示している。信号φｏｕｔと信号φ
ｅｘｔが共に低レベル“Ｌ”の時には、フリップフロッ
プ回路４２１のノード６ａ−２および６ａ−３は高レベ
ル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”
から高レベル“Ｈ”に変化すると、ノード６ａ−２は高
レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、
信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”にな
っても、フリップフロップ回路４２１の両端の電位はす
でに確定しているので、何ら変化は生じない。結局、ノ
ード６ａ−２は低レベル“Ｌ”、そして、ノード６ａ−
３は高レベル“Ｈ”を維持する。

【００６５】一方、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”に変化したのに応じて、回路４２４の出
力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化
し、ノード６ａ−６には、一時的に高レベル“Ｈ”にな
るパルスが印加される。このノード６ａ−６はラッチ回
路４２５のＮＡＮＤゲートの入力になっているので、該
ＮＡＮＤゲートが一時的に活性化されて、フリップフロ
ップ回路４２１の両端の電位状態をラッチ回路４２５に
取り込むことになる。最終的には、出力信号φｂが高レ
ベル“Ｈ”、また、出力信号φｃが低レベル“Ｌ”にな
る。

【００６６】次に、図１８（ｂ）は比較対象信号φｏｕ
ｔが比較基準信号φｅｘｔよりも位相が遅れており、φ
ｏｕｔがφｅｘｔより後に低レベル“Ｌ”から高レベル
“Ｈ”になる場合を示している。この場合は、φｅｘｔ
によってフリップフロップ回路４２１に変化が生じて、
６ａ−３が高レベル“Ｈ”から低レベル“Ｌ”に変化す
る。そして、最終的には、φｂが低レベル“Ｌ”、そし
て、φｃが高レベル“Ｈ”になる。

【００６７】このように、信号（比較基準信号）φｅｘ
ｔの立ち上がり時間を基準として、信号（比較対象信
号）φｏｕｔの立ち上がり時間がそれ以前に高レベル
“Ｈ”になったか、或いは、遅れて高レベル“Ｈ”にな
ったかを検出することが可能になる。これらの検出結果
を出力信号φｂおよびφｃの値としてラッチしておき、
その値に基づいてディレイ制御回路をカウントアップす
るか、カウントダウンするかを決めることになる。

【００６８】図１９は図１３の半導体集積回路における
位相比較回路（増幅回路部）の一構成例を示す回路図で
あり、図２０は図１９の位相比較回路におけるＪＫフリ
ップフロップの動作を説明するためのタイミング図であ
る。図１９に示されるように、位相比較回路３１の増幅
回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲ
ートおよびインバータで構成される増幅部４２８との２
つの部分を備えて構成されている。ＪＫフリップフロッ
プ４２７には、図１７の位相比較部からの出力信号φａ
が入力され、信号φａが低レベル“Ｌ”であるか高レベ
ル“Ｈ”であるかに応じてノード７ａ−９および７ａ−
１１の電位が交互に低レベル“Ｌ”と高レベル“Ｈ”を
繰り返す仕組みになている。増幅部４２８は、ＪＫフリ
ップフロップ４２７の出力信号と、信号φｂおよびφｃ
の信号を受けて増幅して出力する。

【００６９】まず、ＪＫフリップフロップ４２７の動作
を図２０のタイミングチャートを参照して説明する。時
間Ｔ１で、信号φａが高レベル“Ｈ”から低レベル
“Ｌ”に変化すると、ノード７ａ−１および７ａ−１０
が低レベル“Ｌ”から高レベル“Ｈ”に変化する。一
方、ノード７ａ−１の変化に応じて、ノード７ａ−５，
７ａ−６および７ａ−７が変化するが、信号φａが低レ
ベル“Ｌ”であるために、ノード７ａ−８は変化しな
い。結局、出力（ノード）７ａ−９は変化せず、出力７
ａ−１１のみが低レベル“Ｌ”から高レベル“Ｈ”にな
る。次に、時間Ｔ２になって、φａが低レベル“Ｌ”か
ら高レベル“Ｈ”に変化すると、時間Ｔ１での動きと逆
にノード７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”
に、７ａ−１０は７ａ−７が変化しないので変化せず、
出力７ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変
化し、出力７ａ−１１は変化しない。このように、ＪＫ
フリップフロップ回路４２７は、信号φａの動きに応じ
て出力７ａ−９および７ａ−１１が交互に高レベル
“Ｈ”と低レベル“Ｌ”を繰り返す動きをする。

【００７０】図２１は図１９の位相比較回路における増
幅回路部の動作を説明するためのタイミング図（カウン
トアップ時）であり、また、図２２は図１９の位相比較
回路における増幅回路部の動作を説明するためのタイミ
ング図（カウントダウン時）である。次に、増幅部４２
８の動作を、図２１および図２２を参照して説明する。

【００７１】図２１は、比較基準信号φｅｘｔの立ち上
がりに対して、比較対象信号φｏｕｔが先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが高レ
ベル“Ｈ”、また、信号φｃが低レベル“Ｌ”である。
すなわち、セット信号φＳＯおよびφＳＥはＪＫフリッ
プフロップの状態に応じて変化するが、リセット信号φ
ＲＯおよびφＲＥは信号φｃが低レベル“Ｌ”のために
変化しない。

【００７２】図２２は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔの立ち上がりに対して遅れて低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが低レ
ベル“Ｌ”、また、信号φｃが高レベル“Ｈ”である。
すなわち、リセット信号φＲＯおよびφＲＥはＪＫフリ
ップフロップの状態に応じて変化するが、セット信号φ
ＳＯおよびφＳＥは信号φｂが低レベル“Ｌ”のために
変化しない。

【００７３】図２３は本発明に係る半導体集積回路が適
用される一例としてのシンクロナスＤＲＡＭの構成を示
すブロック図であり、図２４は図２３のシンクロナスＤ
ＲＡＭの動作を説明するためのタイミング図である。本
発明が適用される半導体集積回路の一例としてのシンク
ロナスＤＲＡＭ（ＳＤＲＡＭ）は、例えば、パイプライ
ン方式が採用され、１６Ｍ・２バンク・８ビット幅のも
のとして構成されている。

【００７４】図２３に示されるように、ＳＤＲＡＭは、
汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他
に、クロックバッファ１０１、コマンドデコーダ１０
２、アドレスバッファ／レジスタ＆バンクアドレスセレ
クト（アドレスバッファ）１０３、Ｉ／Ｏデータバッフ
ァ／レジスタ１０４、制御信号ラッチ１０５ａ，１０５
ｂ、モードレジスタ１０６、コラムアドレスカウンタ１
０７ａ，１０７ｂを備えている。ここで、／ＣＳ、／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異な
り、その組み合わせで各種コマンドを入力することによ
って動作モードが決定されるようになっている。各種コ
マンドは、コマンドデコーダで解読されて、動作モード
に応じて各回路を制御することになる。また、／ＣＳ、
／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１
０５ａと１０５ｂにも入力されて次のコマンドが入力さ
れるまで、その状態がラッチされる。

【００７５】アドレス信号は、アドレスバッファ１０３
で増幅されて各バンクのロードアドレスとして使用され
る他、コラムアドレスカウンタ１０７ａおよび１０７ｂ
の初期値として使用される。クロックバッファ１０１
は、内部クロック生成回路１２１および出力タイミング
制御回路１２２を備えている。内部クロック生成回路１
２１は、外部クロックＣＬＫから通常の内部クロック信
号を生成するものであり、また、出力タイミング制御回
路１２２は、前述したようなＤＬＬを適用して正確な遅
延制御（位相制御）を行ったクロック信号を発生するた
めのものである。

【００７６】Ｉ／Ｏデータバッファ／レジスタ１０４
は、データ入力バッファ１３およびデータ出力バッファ
５（出力回路５０〜５７）を備え、ＤＲＡＭコア１０８
ａおよび１０８ｂから読み出された信号は、データ出力
バッファ５により所定のレベルに増幅され、出力タイミ
ング制御回路１２２からのクロック信号に従ったタイミ
ングでデータがパッドＤＱ０〜ＤＱ７を介して出力され
る。また、入力データに関しても、パッドＤＱ０〜ＤＱ
７から入力されたデータは、データ入力バッファ１３を
介して取り込まれる。ここで、本発明の半導体集積回路
が対象としているリアル配線（ＲＬ）は、この出力タイ
ミング制御回路１２２から各データ出力バッファ５まで
の配線に対応している。

【００７７】上記のＳＤＲＡＭの読み取り動作を図２４
を参照して説明する。まず、外部クロックＣＬＫは、こ
のＳＤＲＡＭが使用されるシステムから供給される信号
であり、このＣＬＫの立ち上がりに同期して、各種コマ
ンド、アドレス信号、入力データを取込み、又は出力デ
ータを出力するように動作する。ＳＤＲＡＭからデータ
を読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／
ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（Ａ
ＣＴ）コマンドをコマンド端子に入力し、アドレス端子
にはローアドレス信号を入力する。このコマンド、ロー
アドレスが入力されると、ＳＤＲＡＭは活性状態にな
り、ローアドレスに応じたワード線を選択して、ワード
線上のセル情報をビット線に出力し、センスアンプで増
幅する。

【００７８】さらに、ローアドレスに関係した部分の動
作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）
とコラムアドレスを入力する。コラムアドレスに従っ
て、選択されたセンスアンプデータをデータバス線に出
力し、データバスアンプで増幅し、出力バッファでさら
に増幅して出力端子（ＤＱ）にデータが出力される。こ
れら一連の動作は汎用ＤＲＡＭとまったく同じ動作であ
るが、ＳＤＲＡＭの場合、コラムアドレスに関係する回
路がパイプライン動作するようになっており、リードデ
ータは毎サイクル連続して出力されることになる。これ
により、データ転送速度は外部クロックの周期になる。

【００７９】ＳＤＲＡＭでのアクセス時間には３種類あ
り、いずれもＣＬＫの立ち上がり時点を基準にして定義
される。図２４において、ｔＲＡＣはローアドレスアク
セス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔ
ＡＣはクロックアクセス時間を示している。このＳＤＲ
ＡＭを高速メモリシステムで使用する場合、コマンドを
入力してから最初にデータが得られるまでの時間である
ｔＲＡＣやｔＣＡＣも重要であるが、クロックアクセス
時間ｔＡＣも重要なものである。

【００８０】図２５は図２３のシンクロナスＤＲＡＭの
要部構成を概略的に示すブロック図であり、ＳＤＲＡＭ
におけるパイプライン動作を説明するためのもので、一
例としてパイプが３段設けられている場合を示してい
る。ＳＤＲＡＭでのコラムアドレスに関係する処理回路
は、処理の流れに沿って複数段に分割されており、分割
された各段の回路をパイプと呼んでいる。

【００８１】クロックバッファ１０１は、図２３を参照
して説明したように、内部クロック生成回路１２１およ
び出力タイミング制御回路１２２を備え、内部クロック
生成回路１２１の出力（通常の内部クロック信号）がパ
イプ−１およびパイプ−２に供給され、出力タイミング
制御回路１２２の出力（位相制御された内部クロック信
号）がパイプ−３の出力回路５（データ出力バッファ：
５０〜５７）に供給されるようになっている。

【００８２】各パイプは供給された内部クロック信号に
従って制御され、各パイプの間には、パイプ間の信号の
伝達タイミングを制御するスイッチが設けられており、
これらのスイッチも、クロックバッファ１０１（内部ク
ロック生成回路１２１）で生成された内部クロック信号
により制御される。図２５に示す例では、パイプ−１に
おいて、コラムアドレスバッファ１１６でアドレス信号
を増幅してコラムデコーダ１１８にアドレス信号を送
り、コラムデコーダ１１８で選択されたアドレス番地に
相当するセンスアンプ回路１１７の情報をデータバスに
出力し、データバスの情報をデータバスアンプ１１９で
増幅するまで行われる。また、パイプ−２にはデータバ
ス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏ
バッファ１０４（出力回路５）で構成されている。な
お、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ
１３は図２５では省略されている。

【００８３】そして、各パイプ内の回路も、クロックサ
イクル時間内で動作完了するならば、パイプとパイプと
の間にあるスイッチをクロック信号に同期して開閉する
ことで、リレー式にデータを送り出す。これにより、各
パイプでの処理が並行に行われることになり、出力端子
にはクロック信号に同期して連続的にデータが出力され
ることになる。

【００８４】図２６は本発明に係る半導体集積回路にお
ける出力回路（データ出力バッファ回路：５，５０〜５
７）の一構成例を示すブロック図である。図２５および
図２６に示されるように、図２６におけるＤａｔａ１お
よびＤａｔａ２は、セルアレイ１１５から読み出され、
センスアンプ１１７とデータバスアンプ１１９とデータ
バス制御回路１２０を介して出力された記憶データに対
応する信号であり、Ｄａｔａ１およびＤａｔａ２は、出
力データが高レベル“Ｈ”の場合には共に低レベル
“Ｌ”であり、出力データが低レベル“Ｌ”の場合には
共に高レベル“Ｈ”である。なお、出力データが高レベ
ル“Ｈ”でも低レベル“Ｌ”でもないハイインピーダン
ス状態（ハイゼット状態）をとることも可能であり、そ
の場合にはデータバス制御回路１２０において、Ｄａｔ
ａ１が高レベル“Ｈ”に、Ｄａｔａ２が低レベル“Ｌ”
になるように変換される。信号φｏｅは、出力タイミン
グ制御回路１２２（第１の遅延制御回路２１）の出力信
号（クロック信号）に対応するもので、出力回路５（５
０〜５７）のイネーブル信号として機能するものであ
る。

【００８５】クロック信号φｏｅが高レベル“Ｈ”にな
ると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッ
ド６（６０〜６７）に現出するように動作する。例え
ば、データ出力パッド６に高レベル“Ｈ”を出力する場
合を想定すると、クロック信号φｏｅが低レベル“Ｌ”
から高レベル“Ｈ”に変化し、ノード８ａ−１が低レベ
ル“Ｌ”に、ノード８ａ−２が高レベル“Ｈ”になっ
て、トランスファーゲートがオンしてＤａｔａ１および
Ｄａｔａ２がノード８ａ−３および８ａ−６に伝達され
る。その結果、ノード８ａ−５が低レベル“Ｌ”に、ノ
ード８ａ−８が高レベル“Ｈ”になると、出力用のＰチ
ャンネルトランジスタ８１はオンになり、また、Ｎチャ
ンネルトランジスタ８２はオフになって、データ出力パ
ッド６には高レベル“Ｈ”の出力が現れることになる。
また、クロック信号φｏｅが低レベル“Ｌ”になると、
トランスファーゲートはオフして、それまでの出力状態
が保持される。

【００８６】以上の説明では、本発明の半導体集積回路
をシンクロナスＤＲＡＭとして説明したが、本発明はシ
ンクロナスＤＲＡＭに限らず、外部から入力される信号
に同期して出力信号が出力される半導体集積回路であれ
ばどのようなものにも適用可能である。図２７は本発明
に係る半導体集積回路におけるダミーの内部出力クロッ
ク配線４２（ダミー配線ＤＬ）の一構成例を説明するた
めの図である。図２７から明らかなように、ダミー配線
ＤＬは、例えば、チップ上に形成され、リアル配線（Ｒ
Ｌ）と同じ線幅の配線により形成されている。なお、以
下に説明する半導体集積回路モジュールにおけるダミー
の内部出力クロック配線２４２および半導体集積回路シ
ステムにおけるダミーの内部出力クロック配線３４２に
関しても、同様に、モジュール上或いは回路基板上にダ
ミー用の配線を設けることになる。なお、このダミー配
線の代わりに、所定の値を有する容量素子或いは抵抗素
子等を組み合わせて代用することも可能である。

【００８７】図２８は本発明に係る半導体集積回路の他
の実施例を概略的に示すブロック回路図である。本実施
例では、前述した図１３の実施例における電圧発生言２
００のトランジスタ２１１〜２１４の等比的に設定され
たゲート幅１Ｗ，２Ｗ，３Ｗ，４Ｗを、２のべき乗とな
るように１Ｗ，２Ｗ，４Ｗ，８Ｗと設定するようになっ
ている。

【００８８】図２８に示されるように、本実施例（第２
実施例）における遅延制御回路２１（２２）は、位相比
較回路３２（３）からの電圧制御信号（制御信号）φ１
〜φ４に応じて所定の電圧を発生する電圧発生源３０
０、該電圧発生源３００の出力電圧Ｖｏが印加されたＰ
チャネル型ＭＯＳトランジスタ３３０、および、縦列接
続された複数段（図２８では６個）のインバータ３２１
〜３２６を備えて構成されている。

【００８９】電圧発生源３００は、抵抗３１０および大
きさの異なる複数（図２８では４個）のＮチャネル型Ｍ
ＯＳトランジスタ３１１〜３１４を備えて構成されてい
る。抵抗３１０の一端は、高電位の電源線（Ｖcc）に接
続され、他端は各トランジスタ３１１〜３１４の第１の
電極（ドレイン）に共通接続されている。各トランジス
タ３１１〜３１４の制御電極（ゲート）には、それぞれ
位相比較回路３１からの制御信号φ１〜φ４が供給さ
れ、また、該トランジスタ２１１〜２１４の第２の電極
（ソース）は低電位の電源線（Ｖss）に接続されてい
る。

【００９０】ここで、トランジスタ３１１〜３１４は、
それぞれ導通抵抗（オン抵抗）が異なるようになってお
り、具体的に、トランジスタ３１１のゲート幅を１Ｗと
すると、トランジスタ３１２，３１３，３１４の各ゲー
ト幅は、それぞれ２Ｗ，４Ｗ，８Ｗというように２のべ
き乗に順次広くなるように設定されている。そして、本
実施例において、制御信号φ１〜φ４は、図１３の実施
例とは異なり、４ビットのカウンタの出力信号のように
高レベル”Ｈ”或いは低レベル”Ｌ”となるように構成
され、該制御信号φ１〜φ４によりスイッチオンになっ
たトランジスタ３１１〜３１４のオン抵抗の合成値と抵
抗３１０とにより抵抗分割された電圧が電圧発生源３０
０の出力電圧（Ｖｏ）として出力されるようになってい
る。

【００９１】すなわち、本実施例においては、全ての制
御信号φ１〜φ４が高レベル”Ｈ”で全てのトランジス
タ３１１〜３１４がオン状態になって、電圧発生源３０
０の出力電圧Ｖｏが最も低くなる状態から、制御信号φ
１だけが高レベル”Ｈ”で一番オン抵抗の大きい（一番
ゲート幅の狭い）トランジスタ３１１だけがオン状態に
なって、電圧発生源３００の出力電圧Ｖｏが最も高くな
る状態までが１６段階で制御されるようになっている。
このように、本実施例では、電圧発生源３００および位
相比較回路３１の素子数を抑えつつ分解能を上げること
が可能になる。

【００９２】なお、Ｐチャネル型ＭＯＳトランジスタ３
３０および遅延ゲート列３２０における遅延時間の制御
は、前述した図１３の実施例と同様である。すなわち、
図２８に示されるように、トランジスタ３３０の第１の
電極（ドレイン）はインバータ３２１〜３２６の高電位
の電源側に接続され、第２の電極（ソース）は高電位の
電源線（Ｖcc）に接続され、そして、制御電極（ゲー
ト）には、電圧発生源３００の出力電圧が印加されるよ
うになっている。ここで、トランジスタ３３０は、ゲー
トに印加される電圧に応じて、縦列接続された複数のイ
ンバータ３２１〜３２６（遅延ゲート列；インバータ列
３２０）に供給する電流を制御するものであり、具体的
に、該トランジスタ３３０のゲートに印加される電圧が
高電位になる程、該トランジスタ３３０を流れる電流は
少なくなる。そして、トランジスタ３３０を流れる電流
が少なくなれば、インバータ列３２０において、次段の
インバータのゲートを充放電するのに要する時間が長く
なり（駆動能力が小さくなり）、該インバータ列３２０
による遅延時間が長くなる。このように、本実施例は、
図１３の実施例においては、電圧とポインタ（φ１〜
φ）との関係が１対１の制御であったのを、電圧発生源
３００内のトランジスタ３１１〜３１４のオン抵抗（導
通抵抗）を２のべき乗で設定し、ポインタを２進カウン
タで構成することにより、ポインタの数を減らしつつ、
細かい分解能で十分な遅延幅が確保することができる。
なお、トランジスタのオン抵抗は、ゲート幅の長さに反
比例するため、トランジスタ３１１〜３１４のオン抵抗
を２のべき乗で設定することは、該トランジスタのゲー
ト幅を２のべき乗の逆数で設定することに対応し、結
局、トランジスタ３１１〜３１４のゲート幅を２のべき
乗（１Ｗ，２Ｗ，４Ｗ，８Ｗ）で設定うればよいことに
なる。

【００９３】図２９は図２８の半導体集積回路の動作を
説明するためのタイミング図である。図２９において、
まず、位相比較回路３２からの全ての制御信号（電圧制
御信号）φ１〜φ４が低レベル”Ｌ”のとき（ｔｔ
１）、全てのトランジスタ３１１〜３１４はオフ状態に
なって、高電位の電源電圧（Ｖcc：Ｖ０１）が電圧発生
源３００の出力電圧Ｖｏとして出力される。次に、制御
信号φ１だけが高レベル”Ｈ”で、他の制御信号φ２〜
φ４が低レベル”Ｌ”のとき（ｔｔ２）、最もゲート幅
が狭く（１Ｗ）オン抵抗が大きいトランジスタ３１１だ
けがスイッチオンになり、該トランジスタ３１１のオン
抵抗と抵抗３１０により抵抗分割された電圧Ｖ０２が電
圧発生源３００の出力電圧Ｖｏとして出力される。さら
に、制御信号φ１およびφ２が高レベル”Ｈ”で、他の
制御信号φ３およびφ４が低レベル”Ｌ”のとき（ｔｔ
３）、最もオン抵抗の大きいトランジスタ３１１および
２番目にオン抵抗の大きいトランジスタ３１２だけがス
イッチオンになり、該トランジスタ３１１および３１２
のオン抵抗を合成したものと抵抗３１０により抵抗分割
された電圧Ｖ０３が電圧発生源３００の出力電圧Ｖｏと
して出力される。

【００９４】同様に、位相比較回路３２からの制御信号
φ１〜φ４が４ビットのカウンタ的に制御され（ｔｔ４
〜ｔｔ１６）、高レベル”Ｈ”になる制御信号φ１〜φ
４に対応したトランジスタ３１１〜３１４のオン抵抗を
合成したものと抵抗２１０により抵抗分割された電圧Ｖ
０４〜Ｖ１６が電圧発生源３００の出力電圧Ｖｏとして
出力される。なお、位相比較回路３２からの全ての制御
信号φ１〜φ４が高レベル”Ｈ”のとき（ｔｔ１６）、
全てのトランジスタ３１１〜３１４はスイッチオンにな
り、これら全てのトランジスタのオン抵抗を合成したも
の（最も抵抗値が小さい場合）と抵抗３１０により抵抗
分割された電圧Ｖ１６が電圧発生源３００の出力電圧Ｖ
ｏとして出力される。

【００９５】ここで、トランジスタ３１１〜３１４のオ
ン抵抗の値は、２のべき乗に設定された各トランジスタ
のゲート幅（１Ｗ，２Ｗ，４Ｗ，８Ｗ）に応じた（反比
例した）値になっているため、それらのオン抵抗を合成
したものと抵抗３１０との抵抗分割により得られる電圧
発生源３００の出力電圧Ｖｏ（電圧Ｖ０１〜Ｖ１６）
は、Ｖ０１＞Ｖ０２＞Ｖ０３＞Ｖ０４＞Ｖ０５＞Ｖ０６
＞Ｖ０７＞Ｖ０８＞Ｖ０９＞Ｖ１０＞Ｖ１１＞Ｖ１２＞
Ｖ１３＞Ｖ１４＞Ｖ１５＞Ｖ１６になっている。そし
て、Ｐチャネル型ＭＯＳトランジスタ３３０のゲートに
印加される電圧が高電位になる程、該トランジスタ３３
０を流れる電流は少なくなり、そして、遅延ゲート列
（インバータ列）３２０による遅延時間が大きくなる。

【００９６】以上において、電圧発生源３００を構成す
るトランジスタ３１１〜３１４の数、或いは、基本とな
る遅延時間を規定する遅延ゲート列（３２０）の段数等
は、必要に応じて様々に設定することができる。このよ
うに、本発明の第２実施例によれば、前述した第１実施
例よりも、少ない素子数で高い分解能の遅延制御を行う
ことができる。

【００９７】図３０および図３１は図２８の半導体集積
回路における遅延制御回路（制御部）の一構成例を示す
回路図である。ここで、図３０（ａ）は、最もオン抵抗
の大きい（最もゲート幅の狭い：１Ｗ）のトランジスタ
３１１を制御するための制御信号（電圧制御信号）φ１
を生成する回路を示し、また、図３０（ｂ）は、２番目
にオン抵抗の大きい（２番目にゲート幅の狭い：２Ｗ）
のトランジスタ３１２を制御するための制御信号φ２を
生成する回路を示している。さらに、図３１（ａ）は、
トランジスタ３１３（ゲート幅：４Ｗ）を制御するため
の制御信号φ３を生成する回路を示し、また、図３１
（ｂ）は、最もオン抵抗の小さい（最もゲート幅の広
い：８Ｗ）のトランジスタ３１４を制御するための制御
信号φ４を生成する回路を示している。また、図３２は
図３０および図３１の遅延制御回路の動作を説明するた
めのタイミング図である。

【００９８】図３０（ａ）に示されるように、制御信号
φ１を生成する回路は、５つのインバータ３３１〜３３
５および２つのトランスファゲート３３６，３３７で構
成されている。ここで、トランスファゲート３３６およ
び３３７は、信号φにより交互にオン／オフを繰り返
し、トランスファゲート３３７は、インバータ３３２お
よび３３３で構成されたラッチ回路の出力をインバータ
３３４および３３５で構成されたラッチ回路へ伝えると
共に、トランスファゲート３３６の入力へフィードバッ
ク（Ｎ０１）するようになっている。そして、インバー
タ３３４および３３５で構成されたラッチ回路の出力が
制御信号φ１として出力される。この制御信号φ１は、
図３２に示されるように、信号φの１周期毎に高レベ
ル”Ｈ”および低レベル”Ｌ”を繰り返すようになって
いる。

【００９９】図３０（ｂ）に示されるように、制御信号
φ２を生成する回路は、９つのインバータ３３８〜３４
６および６つのトランスファゲート３４７〜３５２で構
成され、入力信号として、信号φ，φｕｐ，φｄｎおよ
び制御信号φ１を受け取って制御信号φ２を生成するよ
うになっている。すなわち、図３２に示されるように、
信号φｕｐおよびφｄｎにより選択された一方のトラン
スファゲート３５１または３５２を介して制御信号φ１
またはその反転信号がノードＮ１２の信号として伝えら
れ、該ノードＮ１２の信号により選択された一方のトラ
ンスファゲート３４９または３５０を介してノードＮ１
１の信号が、インバータ３４１および３４２で構成され
たラッチ回路へ供給される。

【０１００】次に、図３１（ａ）に示されるように、制
御信号φ３を生成する回路は、９つのインバータ３５３
〜３６１、６つのトランスファゲート３６２〜３６７、
および、２つの２入力ＮＯＲゲート３６８，３６９で構
成され、入力信号として、信号φ，φｕｐ，φｄｎおよ
び制御信号φ１，φ２を受け取って制御信号φ３を生成
するようになっている。また、図３１（ｂ）に示される
ように、制御信号φ４を生成する回路は、９つのインバ
ータ３７０〜３７８、６つのトランスファゲート３７９
〜３８４、および、２つの３入力ＮＯＲゲート３８５，
３８６で構成され、入力信号として、信号φ，φｕｐ，
φｄｎおよび制御信号φ１，φ２，φ３を受け取って制
御信号φ４を生成するようになっている。ここで、図３
１（ａ）と図３１（ｂ）との比較から明らかなように、
ＮＯＲゲート３６８，３６９（３８５，３８６）の入力
数以外は同様の構成とされている。

【０１０１】図３２に示されるように、図３１（ａ）お
よび図３１（ｂ）に示される回路は、ＮＯＲゲート３６
８または３６９（３８５または３８６）の入力信号φ
１，φ２（φ１，φ２、φ３）が全て高レベル”Ｈ”の
とき、カウントアップ信号φｕｐまたカウントダウン信
号φｄｎにより選択されたトランスファゲート３６６ま
たは３６７（３８３または３８４）を介してノードＮ２
２（Ｎ３２）に伝えられ、該ノードＮ２２（Ｎ３２）の
信号によりトランスファゲート３６４または３６５（３
８１または３８２）を介してノードＮ２１（Ｎ３１）の
信号をインバータ３５６および３５７（３７３および３
７４）で構成されたラッチ回路へ供給され、出力信号φ
３（φ４）として出力される。

【０１０２】このように、制御信号（φ２〜φ４）は、
カウントアップの場合（信号φｕｐが高レベル”Ｈ”で
信号φｄｎが低レベル”Ｌ”の場合）、下位の制御信号
（φ１〜φ３）が全て高レベル”Ｈ”のときに、次のク
ロックサイクル（φ）で当該制御信号（φ２〜φ４）が
高レベル”Ｈ”となる。具体的に、例えば、制御信号φ
４が低レベル”Ｌ”から高レベル”Ｈ”に変化するの
は、カウントアップの場合、制御信号φ１、φ２，φ３
が全て高レベル”Ｈ”となっているときの次の信号φの
立ち下がり（図３２中の参照符号ＴＵ）タイミングであ
る。

【０１０３】逆に、制御信号（φ２〜φ４）は、カウン
トダウンの場合（信号φｕｐが低レベル”Ｌ”で信号φ
ｄｎが高レベル”Ｈ”の場合）、下位の制御信号（φ１
〜φ３）が全て低レベル”Ｌ”のときに、次のクロック
サイクルで当該制御信号（φ２〜φ４）が高レベル”
Ｈ”から低レベル”Ｌ”に変化する。具体的に、例え
ば、制御信号φ４が高レベル”Ｈ”から低レベル”Ｌ”
に変化するのは、カウントダウンの場合、制御信号φ
１、φ２，φ３が全て低レベル”Ｌ”となっているとき
の次の信号φの立ち下がり（図３２中の参照符号ＴＤ）
タイミングである。

【０１０４】なお、図３０および図３１に示す各回路構
成は、制御信号φ１〜φ４を生成するための回路の一例
であり、他に様々な回路構成を採用することができ、ま
た、図３２に示すタイミング図も各回路構成により変化
し得るのはいうまでもない。図３３は図２８の半導体集
積回路における位相比較回路（位相比較部）の一構成例
を示す回路図であり、図３４は図３３の位相比較回路の
動作を説明するためのタイミング図である。

【０１０５】位相比較回路３２は、前述した第１実施例
と同様に、図１５に示す位相比較部と後述する図１９に
示す増幅回路部の２つの回路部分で構成されている。図
３３において、参照符号φｏｕｔおよびφｅｘｔは、こ
の位相比較回路で比較する出力信号および外部クロック
信号を示し、信号φｅｘｔを基準として信号φｏｕｔの
位相が判定される。また、φ，φｕｐ，φｄｎは増幅回
路に接続される出力信号を示している。ここで、図３３
に示す回路においても、図１７の回路と同様に、図５の
回路におけるフリップフロップ回路４２２、１ディレイ
分のディレイ回路４２３、および、ラッチ回路４２６は
設けられていない。

【０１０６】図３３に示されるように、位相比較回路３
２の位相比較部は、２個のＮＡＮＤゲートで構成された
フリップフロップ回路４２１、その状態をラッチするラ
ッチ回路４２５、および、ラッチ回路の活性化信号を生
成する回路４２４を備えて構成されている。図３４
（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔ
よりも位相が進んでいる場合、すなわち、信号φｏｕｔ
が信号φｅｘｔより先に低レベル“Ｌ”から高レベル
“Ｈ”になる場合を示している。信号φｏｕｔと信号φ
ｅｘｔが共に低レベル“Ｌ”の時には、フリップフロッ
プ回路４２１のノード６ａ−２および６ａ−３は高レベ
ル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”
から高レベル“Ｈ”に変化すると、ノード６ａ−２は高
レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、
信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”にな
っても、フリップフロップ回路４２１の両端の電位はす
でに確定しているので、何ら変化は生じない。結局、ノ
ード６ａ−２は低レベル“Ｌ”、そして、ノード６ａ−
３は高レベル“Ｈ”を維持する。

【０１０７】一方、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”に変化したのに応じて、回路４２４の出
力信号φは低レベル“Ｌ”から高レベル“Ｈ”に変化
し、ノード６ａ−６には、一時的に高レベル“Ｈ”にな
るパルスが印加される。このノード６ａ−６はラッチ回
路４２５のＮＡＮＤゲートの入力になっているので、該
ＮＡＮＤゲートが一時的に活性化されて、フリップフロ
ップ回路４２１の両端の電位状態をラッチ回路４２５に
取り込むことになる。最終的には、出力信号φｕｐが高
レベル“Ｈ”、また、出力信号φｄｎが低レベル“Ｌ”
になる。

【０１０８】次に、図３４（ｂ）は比較対象信号φｏｕ
ｔが比較基準信号φｅｘｔよりも位相が遅れており、φ
ｏｕｔがφｅｘｔより後に低レベル“Ｌ”から高レベル
“Ｈ”になる場合を示している。この場合は、φｅｘｔ
によってフリップフロップ回路４２１に変化が生じて、
６ａ−３が高レベル“Ｈ”から低レベル“Ｌ”に変化す
る。そして、最終的には、φｕｐが低レベル“Ｌ”、そ
して、φｄｎが高レベル“Ｈ”になる。

【０１０９】このように、信号（比較基準信号）φｅｘ
ｔの立ち上がり時間を基準として、信号（比較対象信
号）φｏｕｔの立ち上がり時間がそれ以前に高レベル
“Ｈ”になったか、或いは、遅れて高レベル“Ｈ”にな
ったかを検出することが可能になる。これらの検出結果
を出力信号φｕｐおよびφｄｎの値としてラッチしてお
き、その値に基づいてディレイ制御回路をカウントアッ
プするか、カウントダウンするかを決めることになる。

【０１１０】上述の各実施例において、電圧発生源２０
０，３００におけるトランジスタは４つ（２１１〜２１
４，３１１〜３１４）として説明し、また、遅延ゲート
列２２０，３２０におけるインバータは６段（２２１〜
２２６，３２１〜３２６）として説明したが、これらは
説明を簡略化するための単なる例であり、様々な数（段
数）に設定してもよく、さらに、トランジスタおよび遅
延ゲートの構成もｎチャネル型ＭＯＳトランジスタおよ
びインバータに限定されるものではない。なお、以上の
説明では、メモリ（ＳＤＲＡＭ）を例として説明した
が、本発明は、他の様々な半導体集積回路に対しても幅
広く適用することができるのはいうまでもない。

【０１１１】

【発明の効果】以上、詳述したように、本発明の半導体
集積回路によれば、電圧発生源からの出力電圧に応じて
遅延ゲート列に流す電流を制御することで複数の電圧制
御信号により遅延ゲート列における遅延量を制御するよ
うになっている。これにより、より少ない素子数で回路
規模が小さく、且つ、高い分解能により遅延量を制御す
ることが可能となる。

【図面の簡単な説明】

【図１】関連技術としての半導体集積回路の一例を概略
的に示すブロック図である。

【図２】図１の半導体集積回路における遅延制御回路
（遅延部）の一構成例を説明するための図である。

【図３】図１の半導体集積回路における遅延制御回路
（制御部）の一構成例を示す回路図である。

【図４】図３の遅延制御回路の動作を説明するためのタ
イミング図である。

【図５】図１の半導体集積回路における位相比較回路
（位相比較部）の一構成例を示す回路図である。

【図６】図５の位相比較回路の動作を説明するためのタ
イミング図である。

【図７】図１の半導体集積回路における位相比較回路
（増幅回路部）の一構成例を示す回路図である。

【図８】図７の位相比較回路におけるＪＫフリップフロ
ップの動作を説明するためのタイミング図である。

【図９】図７の位相比較回路における増幅回路部の動作
を説明するためのタイミング図（カウントアップ時）で
ある。

【図１０】図７の位相比較回路における増幅回路部の動
作を説明するためのタイミング図（カウント維持時）で
ある。

【図１１】図７の位相比較回路における増幅回路部の動
作を説明するためのタイミング図（カウントダウン時）
である。

【図１２】関連技術の半導体集積回路における課題を説
明するための図である。

【図１３】本発明に係る半導体集積回路の一実施例を概
略的に示すブロック回路図である。

【図１４】図１３の半導体集積回路の動作を説明するた
めのタイミング図である。

【図１５】図１３の半導体集積回路における遅延制御回
路（制御部）の一構成例を示す回路図である。

【図１６】図１５の遅延制御回路の動作を説明するため
のタイミング図である。

【図１７】図１３の半導体集積回路における位相比較回
路（位相比較部）の一構成例を示す回路図である。

【図１８】図１７の位相比較回路の動作を説明するため
のタイミング図である。

【図１９】図１３の半導体集積回路における位相比較回
路（増幅回路部）の一構成例を示す回路図である。

【図２０】図１９の位相比較回路におけるＪＫフリップ
フロップの動作を説明するためのタイミング図である。

【図２１】図１９の位相比較回路における増幅回路部の
動作を説明するためのタイミング図（カウントアップ
時）である。

【図２２】図１９の位相比較回路における増幅回路部の
動作を説明するためのタイミング図（カウントダウン
時）である。

【図２３】本発明に係る半導体集積回路が適用される一
例としてのシンクロナスＤＲＡＭの構成を示すブロック
図である。

【図２４】図２３のシンクロナスＤＲＡＭの動作を説明
するためのタイミング図である。

【図２５】図２３のシンクロナスＤＲＡＭの要部構成を
概略的に示すブロック図である。

【図２６】本発明に係る半導体集積回路における出力回
路（データ出力バッファ回路）の一構成例を示す回路図
である。

【図２７】本発明に係る半導体集積回路におけるダミー
の内部出力クロック配線（ダミー配線）の一構成例を説
明するための図である。

【図２８】本発明に係る半導体集積回路の他の実施例を
概略的に示すブロック回路図である。

【図２９】図２８の半導体集積回路の動作を説明するた
めのタイミング図である。

【図３０】図２８の半導体集積回路における遅延制御回
路（制御部）の一構成例を示す回路図（その１）であ
る。

【図３１】図２８の半導体集積回路における遅延制御回
路（制御部）の一構成例を示す回路図（その２）であ
る。

【図３２】図３０および図３１の遅延制御回路の動作を
説明するためのタイミング図である。

【図３３】図２８の半導体集積回路における位相比較回
路（位相比較部）の一構成例を示す回路図である。

【図３４】図３３の位相比較回路の動作を説明するため
のタイミング図である。

【符号の説明】

１…クロック入力パッド３，３１，３２…位相比較回路５，５０〜５７…出力回路（出力バッファ回路）６，６０〜６７…データ出力パッド２１，２２…遅延制御回路４１…内部出力クロック配線（リアル配線）４２…ダミーの内部出力クロック配線（ダミー配線）２００，３００…電圧発生源２１０，３１０…抵抗手段（抵抗）２１１〜２１４，３１１〜３１４…トランジスタ（Ｎチ
ャネル型ＭＯＳトランジスタ）２２０，３２０…遅延ゲート列（インバータ列）２２１〜２２６，３２１〜３２６…遅延ゲート（インバ
ータ）２３０，３３０…電流制御手段（Ｐチャネル型ＭＯＳト
ランジスタ） φ１〜φ４…電圧制御信号（制御信号）

Claims

【特許請求の範囲】

【請求項１】複数の電圧制御信号（φ１〜φ４）を受
けて該電圧制御信号に対応した電圧（Ｖｏ）を発生する
電圧発生源（２００，３００）と、複数の遅延ゲート（２２１〜２２６，３２１〜３２６）
を縦列接続して所定の遅延時間を与える遅延ゲート列
（２２０，３２０）と、前記電圧発生源からの出力電圧（Ｖｏ）に応じて前記遅
延ゲート列（２２０，３２０）に流す電流を制御する電
流制御手段（２３０，３３０）とを具備し、前記複数の
電圧制御信号（φ１〜φ４）により前記遅延ゲート列
（２２０，３２０）における遅延量を制御するようにし
たことを特徴とする半導体集積回路。
【請求項２】請求項１記載の半導体集積回路におい
て、前記電圧発生源（２００，３００）は、抵抗手段
（２１０，３１０）、および、前記各電圧制御信号（φ
１〜φ４）によりスイッチング制御される複数のサイズ
の異なるトランジスタ（２１１〜２１４，３１１〜３１
４）を備え、該オン状態のトランジスタおよび該抵抗手
段により抵抗分割された電位の電圧を出力電圧（Ｖｏ）
として発生するようになっていることを特徴とする半導
体集積回路。
【請求項３】請求項２記載の半導体集積回路におい
て、前記複数のサイズの異なるトランジスタ（２１１〜
２１４）は、該各トランジスタのオン抵抗の値が等比数
列的になるように設定され、前記複数の電圧制御信号
（φ１〜φ４）により任意の１つのトランジスタ（２１
１〜２１４）を選択してオン状態とするようになってい
ることを特徴とする半導体集積回路。
【請求項４】請求項３記載の半導体集積回路におい
て、前記複数のサイズの異なるトランジスタ（２１１〜
２１４）は、該各トランジスタのゲート幅が等比数列的
（１Ｗ，２Ｗ，３Ｗ，４Ｗ）になるように設定されてい
ることを特徴とする半導体集積回路。
【請求項５】請求項２記載の半導体集積回路におい
て、前記複数のサイズの異なるトランジスタ（３１１〜
３１４）は、該各トランジスタのオン抵抗の値が２のべ
き乗になるように設定され、前記複数の電圧制御信号
（φ１〜φ４）は、２進カウンタの制御信号として得ら
れるようになっていることを特徴とする半導体集積回
路。
【請求項６】請求項５記載の半導体集積回路におい
て、前記複数のサイズの異なるトランジスタ（３１１〜
３１４）は、該各トランジスタのゲート幅が２のべき乗
（１Ｗ，２Ｗ，４Ｗ，８Ｗ）になるように設定されてい
ることを特徴とする半導体集積回路。
【請求項７】請求項２〜６のいずれか１項に記載の半
導体集積回路において、前記電流制御手段（２３０，３
３０）は、Ｐチャネル型ＭＯＳトランジスタであり、前
記電圧発生源（２００，３００）の複数のトランジスタ
（２１１〜２１４，３１１〜３１４）は、Ｎチャネル型
ＭＯＳトランジスタであることを特徴とする半導体集積
回路。
【請求項８】外部からの制御信号（ＣＬＫ）が供給さ
れる第１および第２の遅延制御回路（２１，２２）と、該第１の遅延制御回路（２１）の出力信号がそれぞれリ
アル配線（４１）を介して供給される複数の対象回路
（５；５０〜５７）と、前記リアル配線（４１）による遅延をダミー化するダミ
ー配線手段（４２）と、前記第２の遅延制御回路（２２）のダミー出力信号が前
記ダミー配線手段（４２）を介して供給され、前記外部
からの制御信号（ＣＬＫ）および該ダミー配線手段（４
２）の出力信号の位相を比較して、その比較結果により
前記第１および第２の遅延制御回路における遅延量を制
御する位相比較回路（３１，３２）とを具備し、前記第
１および第２の遅延制御回路（２１，２２）は、前記位相比較回路（３１，３２）から出力される複数の
電圧制御信号（φ１〜φ４）を受けて該電圧制御信号に
対応した電圧（Ｖｏ）を発生する電圧発生源（２００，
３００）と、複数の遅延ゲート（２２１〜２２６，３２１〜３２６）
を縦列接続して所定の遅延時間を与える遅延ゲート列
（２２０，３２０）と、前記電圧発生源からの出力電圧（Ｖｏ）に応じて前記遅
延ゲート列（２２０，３２０）に流す電流を制御する電
流制御手段（２３０，３３０）とを具備し、前記複数の
電圧制御信号（φ１〜φ４）により前記遅延ゲート列
（２２０，３２０）における遅延量を制御するようにし
たことを特徴とする半導体集積回路。
【請求項９】請求項８記載の半導体集積回路におい
て、前記電圧発生源（２００，３００）は、抵抗手段
（２１０，３１０）、および、前記各電圧制御信号（φ
１〜φ４）によりスイッチング制御される複数のサイズ
の異なるトランジスタ（２１１〜２１４，３１１〜３１
４）を備え、該オン状態のトランジスタおよび該抵抗手
段により抵抗分割された電位の電圧を出力電圧（Ｖｏ）
として発生するようになっていることを特徴とする半導
体集積回路。
【請求項１０】請求項９記載の半導体集積回路におい
て、前記複数のサイズの異なるトランジスタ（２１１〜
２１４）は、該各トランジスタのオン抵抗の値が等比数
列的になるように設定され、前記複数の電圧制御信号
（φ１〜φ４）により任意の１つのトランジスタ（２１
１〜２１４）を選択してオン状態とするようになってい
ることを特徴とする半導体集積回路。
【請求項１１】請求項１０記載の半導体集積回路にお
いて、前記複数のサイズの異なるトランジスタ（２１１
〜２１４）は、該各トランジスタのゲート幅が等比数列
的（１Ｗ，２Ｗ，３Ｗ，４Ｗ）になるように設定されて
いることを特徴とする半導体集積回路。
【請求項１２】請求項９記載の半導体集積回路におい
て、前記複数のサイズの異なるトランジスタ（３１１〜
３１４）は、該各トランジスタのオン抵抗の値が２のべ
き乗になるように設定され、前記複数の電圧制御信号
（φ１〜φ４）は、２進カウンタの制御信号として得ら
れるようになっていることを特徴とする半導体集積回
路。
【請求項１３】請求項１２記載の半導体集積回路にお
いて、前記複数のサイズの異なるトランジスタ（３１１
〜３１４）は、該各トランジスタのゲート幅が２のべき
乗（１Ｗ，２Ｗ，４Ｗ，８Ｗ）になるように設定されて
いることを特徴とする半導体集積回路。
【請求項１４】請求項９〜１３のいずれか１項に記載
の半導体集積回路において、前記電流制御手段（２３
０，３３０）は、Ｐチャネル型ＭＯＳトランジスタであ
り、前記電圧発生源（２００，３００）の複数のトラン
ジスタ（２１１〜２１４，３１１〜３１４）は、Ｎチャ
ネル型ＭＯＳトランジスタであることを特徴とする半導
体集積回路。
【請求項１５】請求項８〜１４のいずれか１項に記載
の半導体集積回路において、前記半導体集積回路はシン
クロナスＤＲＡＭであり、且つ、前記各対象回路（５；
５０〜５７）は該シンクロナスＤＲＡＭのデータ出力バ
ッファ回路であることを特徴とする半導体集積回路。
【請求項１６】請求項１５記載の半導体集積回路にお
いて、前記制御信号は前記各データ出力バッファ回路
（５；５０〜５７）のイネーブル信号であることを特徴
とする半導体集積回路。