JP3782312B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に係わり、特に入力パルスのパルス幅を縮小する半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来、回路システム内で使用されるパルス幅を変えるために、ロジックゲート回路を用いてパルス幅を変更するパルス幅変更回路を組み上げていた。このようなパルス幅変更回路の例を、図１３、図１４に示す。
【０００３】
図１３Ａは入力のパルス幅を縮小する回路を示す回路図で、図１３Ｂはその動作を示す動作波形図である。同じく図１４Ａは入力のパルス幅を拡大する回路を示す回路図で、図１４Ｂはその動作を示す動作波形図である。
【０００４】
図１３Ａに示す回路は、遅延回路１０１と、ＡＮＤゲート１０２とによって構成される。遅延回路１０１は、偶数個のインバータ回路１０３によって構成されるのが普通である。従って、遅延回路１０１の遅延ｄの量は、インバータ回路１０３のゲート遅延量の整数倍である。
【０００５】
その動作は、図１３Ｂに示すように、入力inが“0”から“1”になって遅延回路１０１の遅延ｄが経過すると、ＡＮＤゲート１０２の入力がともに“1”になる。この後、ＡＮＤゲート１０２のゲート遅延量が経過すると、出力outが“1”となる。
【０００６】
次に、入力inが“1”から“0”に戻り、ＡＮＤゲート１０２のゲート遅延量が経過すると、出力outは“0”に戻る。
【０００７】
このように図１３Ａに示す回路によれば、パルスの前縁部が、遅延回路１０１の遅延ｄだけ遅れるので、入力inのパルス幅を遅延ｄだけ縮小することができる。
【０００８】
図１４Ａに示す回路は、図１３Ａと同様な遅延回路１０１と、ＯＲゲート１０４とによって構成される。
【０００９】
その動作は、図１４Ｂに示すように、入力inが“0”から“1”になると、ＯＲゲート１０４の一方の入力が“1”になる。このため、ＯＲゲート１０４のゲート遅延量が経過すると、出力outが“1”になる。
【００１０】
次に、入力inが“1”から“0”に戻り、遅延回路１０１の遅延ｄが経過すると、ＯＲゲート１０４の入力がともに“0”になる。このため、ＯＲゲート１０４のゲート遅延量が経過した後、出力outは“0”に戻る。
【００１１】
このように、図１４Ａに示す回路によれば、パルスの後縁部が、遅延回路１０１の遅延ｄだけ遅れるので、入力パルスのパルス幅を遅延ｄだけ拡大することができる。
【００１２】
長い入力パルスを縮小する従来の回路を図１５に示す。
【００１３】
この回路は、図１５Ａに示すように、図１３Ａに示した回路を縦続接続したもので、各々が遅延回路１０１の遅延ｄだけパルス幅を縮小する。このため、適当なところからパルスを取り出せば、様々なパルス幅を入力パルスから作ることができる。図１５Ｂに各ノード（NODE0〜NODE2）での出力パルスを、遅延の様子と合わせて示しておく。
【００１４】
【発明が解決しようとする課題】
しかし、図１３、図１４、及び図１５に示した従来回路は、いずれも遅延回路１０１の遅延ｄよりもパルス幅が大きい入力パルスに対してのみ有効である。かつ遅延ｄの量は、インバータ回路１０３等のロジックゲート回路のゲート遅延量と同等以上の大きさである。
【００１５】
このため、従来では、遅延回路１０１の遅延ｄ以下でパルス幅を細かく縮小すること、即ちロジックゲート回路のゲート遅延量よりも小さい量でパルス幅を縮小することは、原理的に不可能であった。
【００１６】
もし、ロジックゲート回路のゲート遅延量よりも小さい量でパルス幅を縮小することが可能になれば、従来、不可能であった、より細かなパルス幅の設定や、回路システムのより細かなチューニングを実現することができ、例えば今後、さらに動作の高速化の進展が予想される回路システムにとって大変有用である。
【００１７】
また、従来の回路は、複数のロジックゲート回路を含む遅延回路１０１と、ＡＮＤゲート、もしくはＯＲゲートとの組み合わせによって構成されるため、回路素子数が増えて大規模である。このため、半導体集積回路装置の高集積化や、チップ面積の縮小化を妨げている。
【００１８】
この発明は、上記の事情に鑑み為されたもので、その目的は、ロジックゲート回路のゲート遅延量よりも小さい量でパルス幅を縮小することが可能な半導体集積回路装置を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置は、等価回路として容量及び抵抗が互いに並列接続された回路要素を含むゲートを有したＭＩＳトランジスタを用いて構成された集積回路部を具備し、前記ＭＩＳトランジスタには、Ｐチャネル型及びＮチャネル型の双方があり、前記集積回路部は、前記Ｐチャネル型ＭＩＳトランジスタと前記Ｎチャネル型ＭＩＳトランジスタとを用いて構成されたインバータ、ＮＡＮＤゲート、及びＮＯＲゲートの少なくともいずれか一つのロジックゲート回路を含む。
この発明の第２態様に係る半導体集積回路装置は、等価回路として容量及び抵抗が互いに並列接続された回路要素を含むゲートを有したＭＩＳトランジスタを用いて構成された集積回路部を具備し、前記ＭＩＳトランジスタのゲートは、導電性ポリシリコン層と金属層との積層構造であり、かつ前記導電性ポリシリコン層と前記金属層との界面に、容量成分及び抵抗成分を持つ。
【００２０】
このようなＭＩＳトランジスタでは、ゲートに含まれる容量の大きさと抵抗の大きさとにより決まるあるパルス幅以下のパルスが入力されたとき、その前縁部は従来のロジックゲート回路と同等のゲート遅延を受ける。しかし、その後縁部は従来のロジックゲート回路より少ない遅延を受ける。この特性から、入力されたパルスのパルス幅は、上記集積回路部を伝播するに従って、前縁部の遅延と後縁部の遅延と差に応じた量、縮小されていく。これにより、従来、原理的に不可能であった、ロジックゲート回路の遅延量よりも小さい量でパルス幅を縮小することが可能になる。
【００２１】
上記知見に基づき、さらにこの発明によれば、入力のパルス幅に応じて、この入力のパルス幅をロジックゲート回路の遅延量よりも小さい量でパルス幅を縮小する機能、入力パルスを消滅させる機能、入力されたパルス幅を維持する機能、さらには入力されたパルス幅を維持しつつ上記ロジックゲート回路のゲート遅延量に応じて遅延させる機能などの機能を様々に組み合わせて有する半導体集積回路装置も得ることができる。
【００２２】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２３】
（第１実施形態）
図１Ａは、この発明の第１実施形態に係るパルス幅変更回路を構成する基本ユニット素子の等価回路図である。
【００２４】
図１Ａに示すように、基本ユニット素子１は、基本的に従来のインバータ回路と同様、高電位電源Ｖｄｄと低電位電源Ｖｓｓ（例えば接地電位）との間に、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ）２、及びＰチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳ）３をそれぞれ、直列に接続した構成を持つ。
【００２５】
しかし、本発明に係る基本ユニット素子１は、そのＮＭＯＳ２のゲート、及びＰＭＯＳ３のゲートそれぞれが、等価回路として容量Ｃ及び抵抗Ｒが並列接続された回路要素４を含んでおり、ＮＭＯＳ２及びＰＭＯＳ３のそれぞれが、回路要素４との複合素子として構成されているところが、従来のインバータ回路と異なっている。本明細書において、基本ユニット素子１を表す記号を図１Ｂに示しておく。
【００２６】
次に、ＮＭＯＳ２側複合素子、及びＰＭＯＳ３側複合素子の動作を、それぞれ説明する。
【００２７】
図２ＡはＮＭＯＳ２側複合素子を示す図、図２Ｂはその動作波形図である。同じく図３ＡはＰＭＯＳ３側複合素子を示す図、図３Ｂはその動作波形図である。なお、図２Ｂ及び図３Ｂの動作波形図はそれぞれ、十分長い入力パルスを受ける場合を想定して示している。十分長い入力パルスを受ける場合を想定し、その入力パルスの前縁部と後縁部の動作から、入力パルスが正で短い場合でも、逆に負で短い場合でもそれぞれ予測ができるためである。
【００２８】
〔ＮＭＯＳ２側複合素子の動作〕
図２Ｂに示すように、まず、入力inが“0”から“1”に遷移する。このとき、ＮＭＯＳ２はオンしていないので、そのゲート容量Ｃgは非常に軽い。このため、ゲート電位Ｖgは、容量Ｃによるカップリングによって、ＮＭＯＳ２のしきい値Ｖthまで、入力inに従っていっきに上昇する。
【００２９】
この状態における等価回路は、容量Ｃのみからなる、とみなせる。
【００３０】
次に、ゲート電位ＶgがＮＭＯＳ２のしきい値Ｖthに達し、ＮＭＯＳ２がオンすると、そのゲート容量Ｃgが大きく見え、かつ出力outの電位が放電により下がり始める。これによるカップリングは、上昇しようとするゲート電位Ｖgを、反対に引き下げる方向に働くために、そのゲート容量Ｃgはますます大きく見えてくる。このときのゲート電位Ｖgの上昇は、抵抗Ｒとゲート容量ＣgとによるＲＣg時定数で決まるような振舞いとなる。
【００３１】
この状態における等価回路は、容量Ｃを無視でき、抵抗ＲとＮＭＯＳ２のゲート容量Ｃgとからなる、とみなせる。
【００３２】
なお、ゲート電位Ｖgが入力inと同じ“1”レベルになるまでには、十分な時間が必要であり、この間、入力inも“1”を保持していなければならない。このため、入力inの正パルスが短いと、ゲート電位Ｖgは十分上昇しないことになる。
【００３３】
次に、入力inが“1”から“0”に遷移する。このとき、ＮＭＯＳ２がオフするまでは、そのゲート容量Ｃgが見えるので、ゲート電位Ｖgは、抵抗Ｒとゲート容量ＣgとによるＲＣg時定数で決まるような振舞いで下降する。
【００３４】
この間、出力outの電位は、図２Ｂ中に点線で示されるように、ＰＭＯＳ３側複合素子から充電されて上昇する。この上昇によるカップリングもあるが、しかし、ＮＭＯＳ２がオンする場合に比べて、オフに向かう場合のＮＭＯＳ２の抵抗は急激に上昇するので、上記カップリングは急速に減少する。よって、ゲート容量Ｃgを見かけ上大きくする効果は小さい。従って、ＲＣg時定数は、ゲート電位Ｖgが上昇する場合に比べて実効的に小さくなり、このため、ゲート電位Ｖgの変化も急となる。
【００３５】
次に、ゲート電位ＶgがＮＭＯＳ２のしきい値Ｖthよりも下がり、ＮＭＯＳ２がオフすると、そのゲート容量Ｃgは無視できるようになる。このため、容量Ｃに残っている電荷は、抵抗Ｒを介して放電するのみになり、ゲート電位Ｖgは、急速に“0”に向かって下がることになる。
【００３６】
〔ＰＭＯＳ３側複合素子の動作〕
図３Ｂに示すように、まず、入力inが“0”から“1”に遷移する。このとき、ＰＭＯＳ３はオンしているので、そのゲート容量Ｃgが見え、ゲート電位Ｖgは、抵抗Ｒとゲート容量ＣgとによるＲＣg時定数で決まる振舞いで上昇する。
【００３７】
この間、出力outの電位は、図３Ｂ中に点線で示されるように、ＮＭＯＳ２側複合素子から放電されて下降するので、カップリングによりゲート容量Ｃgを大きく見せる。しかし、ゲート電位Ｖgは、ＰＭＯＳ３をオフさせるように上昇しているので、このカップリングは比較的小さく、ゲート電位Ｖgの上昇はＰＭＯＳ３をオフさせる場合に比べて早い。
【００３８】
この状態における等価回路は、抵抗Ｒとゲート容量Ｃgのみからなる、とみなせる。
【００３９】
次に、ゲート電位ＶgがＰＭＯＳ３のしきい値Ｖthを超え、ＰＭＯＳ３がオフすると、そのゲート容量Ｃgが見えなくなる。よって、ゲート電位Ｖgは、抵抗Ｒを介して容量Ｃを充電するように上昇するようになる。この抵抗Ｒと容量ＣとによるＲＣ時定数は小さく、ゲート電位Ｖgは、急激に“1”に向かって上昇する。
【００４０】
次に、入力inが“1”から“0”に遷移すると、ＰＭＯＳ３がオンするまでは、そのゲート容量Ｃgが見えない。このため、ゲート電位Ｖgは、容量Ｃによるカップリングによって、ＰＭＯＳ３のしきい値Ｖthまで、入力inに従って下降する。
【００４１】
次に、ゲート電位ＶgがＰＭＯＳ３のしきい値Ｖthに達し、ＰＭＯＳ３がオンすると、そのゲート容量Ｃgが見え、かつ出力outの充電が始まる。これによるカップリングは、下降しようとするゲート電位Ｖgを、反対に引き上げる方向に働くので、見かけ上のゲート容量Ｃgは大きくなり、実効的なＲＣg時定数も大きくなる。従って、ゲート電位Ｖgの下降は、比較的ゆっくりしたものとなる。
【００４２】
ゲート電位Ｖgが入力inと同じ“0”になるには、十分長い時間、入力inを“0”レベルに保持しておく必要がある。このため、入力inに短い負パルスを与えた場合には、ゲート電位Ｖgは、十分に“0”まで下がり切らないことになる。
【００４３】
以上のＮＭＯＳ２側複合素子、及びＰＭＯＳ３側複合素子それぞれのゲート電位Ｖgの振舞いに基づき、入力inのパルス幅が短い場合について、基本ユニット素子１の出力outがどうなるのかを示したのが図４である。
【００４４】
〔正パルスの場合〕
図４中の“正パルス”の部分に示すように、ＮＭＯＳ２のゲート電位Ｖgは、そのしきい値まで、回路要素４の容量Ｃによるカップリングによって、入力inと同じように上昇する。よって、出力outが“0”に向かって下降される時点は、従来のインバータ回路と変わらないゲート遅延Ｄ１を持つ。その後、入力パルスinのパルス幅が短く、十分な時間“1”レベル状態を保持していないために、ＮＭＯＳ２のゲート電位Ｖg、及びＰＭＯＳ３のゲート電位Ｖgの双方とも、十分な“1”に達することなく“0”に遷移する。
【００４５】
入力inが“0”に遷移したとき、ＰＭＯＳ３のゲート電位Ｖgは、回路要素４の容量Ｃによるカップリングにより、入力inと同じに変化するが、ゲート電位Ｖgが十分に“1”になっていない状態から変化が始まるので、ＰＭＯＳ３のしきい値にすぐに達し、出力outは、従来のインバータ回路の場合に比べて少ない遅延Ｄ２で“1”へ向かって変化を始める。
【００４６】
このように基本ユニット素子１では、出力outの負パルスの前縁部は、従来のインバータ回路とほぼ同じゲート遅延Ｄ１で下降するが、その後縁部は、従来のインバータ回路より短い遅延Ｄ２で上昇する。
【００４７】
図５は、基本ユニット素子１の遅延Ｄ１、Ｄ２と入力パルスのパルス幅との関係を示した図である。
【００４８】
図５に示すように、遅延Ｄ２は、入力inのパルス幅が“1”である時間が短くなるに従って急速に小さくなる。そして、あるパルス幅Ｗ０以下では、ＰＭＯＳ３はオフすることが無くなる。
【００４９】
なお、入力inのパルス幅が“1”である時間が十分に長いパルス幅Ｗ１以上である場合には、ＰＭＯＳ３のゲート電位Ｖgが十分に“1”になった状態から下降するので、遅延Ｄ２は、ゲート遅延Ｄ１と実質的に等しくなる。
【００５０】
〔負パルスの場合〕
図４中の“負パルス”の部分に示すように、ＰＭＯＳ３のゲート電位Ｖgは、そのしきい値まで、回路要素４の容量Ｃによるカップリングによって、入力inと同じに下降するので、出力outが“1”に向かって上昇される時点は、従来のインバータ回路と変わらないゲート遅延Ｄ１を持つ。その後、正パルスの場合と同様に、パルス幅が短く、十分な時間“0”"レベル状態を保持していないために、ＮＭＯＳ２のゲート電位Ｖg、及びＰＭＯＳ３のゲート電位Ｖgの双方ともが十分な“0”に達することなく、入力inが“1”に遷移する。
【００５１】
入力inが“1”に遷移すると、ＮＭＯＳ２では、そのゲート電位Ｖgが、回路要素４の容量Ｃによるカップリングにより、入力inと同じに変化するが、ゲート電位Ｖgが十分に“0”になっていない状態から変化が始まるので、ＮＭＯＳ２のしきい値にすぐに達し、出力outは、従来のインバータ回路の場合に比べて少ない遅延Ｄ２で“0”へ向かって変化を始める。
【００５２】
従って、入力inの負パルスに比べて、出力outの正パルスの前縁部は、従来のインバータ回路とほぼ同じ遅延Ｄ１で出力されるが、その後縁部は、従来のインバータ回路より短い遅延Ｄ２で出力される。
【００５３】
この遅延Ｄ２もまた、図５に示される関係のように、入力パルスの“0”の部分が少なくなるに従って急速に小さくなり、あるパルス幅Ｗ０以下ではＮＭＯＳ２はオフすることが無くなる。
【００５４】
以上のように、正パルス、負パルスともパルスの後縁部において、従来のインバータ回路よりも遅延が少なくなる。これにより、パルス幅の縮小量は、ゲート遅延Ｄ１よりも小さくすることができる。
【００５５】
また、入力パルスのパルス幅が短くなるにつれ、パルスの前縁部とその後縁部とでの遅延差が大きくなり、パルス幅の縮小率は大きくなる。これにより、パルス幅の縮小率は、基本ユニット素子１を何段通させるかによって調節することもできる。
【００５６】
さらに、入力パルスのパルス幅が、あるパルス幅以下となると、パルスを消滅させることもできる。
【００５７】
このような特性を持つ基本ユニット素子１を何段か縦続接続すれば、従来、原理的に不可能であった、インバータ回路（ロジックゲート回路）のゲート遅延よりも小さい遅延でパルス幅を縮小できるパルス幅変更回路を作ることができる。図６及び図７に、このパルス幅変更回路の一例を示す。
【００５８】
図６Ａはこの発明の第１実施形態に係るパルス幅変更回路の一例を示す回路図である。
【００５９】
図６Ａに示すように、一例に係るパルス幅変更回路５は、基本ユニット素子１を６個縦続接続したものである。初段の基本ユニット素子１の入力（NODE0）には入力inが入力され、２段目、４段目、６段目の基本ユニット素子１の出力（NODE1〜NODE3）からは、出力out1〜out3がそれぞれ出力される。
【００６０】
図６Ｂ〜図６Ｅはそれぞれ上記パルス幅変更回路５における入力inのパルス幅と出力out1〜out3のパルス幅との関係を概略的に示した図である。
【００６１】
なお、図６Ｂ〜図６Ｅでは、特にパルス幅がどのように縮小するのかについてのみ着目しており、基本ユニット素子１のゲート遅延による遅延については無視している。
【００６２】
〔Ｗ１≦入力パルス幅Ｗａ〕
図６Ｂに示すように、本ケースでは、NODE0に、遅延Ｄ１と遅延Ｄ２とが実質的に等しくなるパルス幅Ｗ１（図５参照）以上のパルス幅Ｗａを持つ入力inを入力する。
【００６３】
この場合、NODE1〜NODE3のいずれからも、入力inのパルス幅Ｗａと同じパルス幅Ｗａを持つ出力out1〜out3が出力される。
【００６４】
このように上記パルス幅変更回路５に、上記パルス幅Ｗ１以上のパルス幅Ｗａを持つ入力inを入力すると、該パルス幅Ｗａを維持した出力out1〜out3を出力することができる。
【００６５】
〔Ｗ０＜入力パルス幅Ｗｂ＜Ｗ１; Ｗｂ＜Ｗａ〕
図６Ｃに示すように、本ケースでは、NODE0に、上記パルス幅Ｗ１未満、かつ遅延Ｄ２が無くなるパルス幅Ｗ０を超えるパルス幅Ｗｂを持つ入力inを入力する。
【００６６】
この場合には、NODE1〜NODE3からそれぞれ、入力inのパルス幅Ｗｂより短いパルス幅Ｗｂ１〜Ｗｂ３を持つ出力out1〜out3が出力される。さらに、これらパルス幅Ｗｂ１〜Ｗｂ３は“Ｗｂ３＜Ｗｂ２＜Ｗｂ１＜Ｗｂ”なる関係を持つ。
【００６７】
このように上記パルス幅変更回路５に、上記パルス幅Ｗ１未満かつ上記パルス幅Ｗ０を超えるパルス幅Ｗｂを持つ入力inを入力すると、該パルス幅Ｗｂを縮小した出力out1〜out3を出力することができる。
【００６８】
さらに、これら出力out1〜out3のパルス幅Ｗｂ１〜Ｗｂ３は“Ｗｂ３＜Ｗｂ２＜Ｗｂ１＜Ｗｂ”なる関係を持つので、入力inのパルス幅Ｗｂを段階的に縮小することができる。
【００６９】
また、出力out1〜out3はそれぞれ適宜抽出することができるので、段階的に縮小されたパルス幅Ｗｂ１〜Ｗｂ３をそれぞれ任意に抽出することができる。このため、上記パルス幅変更回路５では、パルス幅Ｗｂ１〜Ｗｂ３を任意に選択し、また、いくつでも得ることができる。
【００７０】
〔Ｗ０＜入力パルス幅Ｗｃ＜Ｗ１; Ｗｃ＜Ｗｂ〕
図６Ｄに示すように、本ケースは、図６Ｃに示したケースと同様に、NODE0に、上記パルス幅Ｗ１未満かつ上記パルス幅Ｗ０を超えるパルス幅Ｗｃを持つ入力inを入力するものである。異なるところは、パルス幅Ｗｃがパルス幅Ｗｂよりも小さいことである。
【００７１】
この場合、NODE1、NODE2からそれぞれ、入力inのパルス幅Ｗｂより短いパルス幅Ｗｃ１、Ｗｃ２を持つ出力out1、out2が出力されるが、NODE3では、パルスが消滅する。
【００７２】
このように上記パルス幅変更回路５では、パルス幅Ｗ０を超え、かつパルス幅Ｗ１未満の範囲内で、入力パルス幅を変化させることにより、本ケースのように、パルスを消滅させることもできる。
【００７３】
また、本ケースにおいても、出力out1、out2のパルス幅Ｗｃ１、Ｗｃ２は、図６Ｃに示したケースと同様、“Ｗｃ２＜Ｗｃ１＜Ｗｃ”なる関係を持つので、入力inのパルス幅Ｗｂを段階的に縮小することができる。
【００７４】
また、出力out1、out2は適宜抽出することができるので、図６Ｃに示したケースと同様、段階的に縮小されたパルス幅Ｗｃ１、Ｗｃ２をそれぞれ任意に抽出することができる。
【００７５】
〔入力パルス幅Ｗｄ＜Ｗ０〕
図６Ｅに示すように、本ケースでは、NODE0に、上記パルス幅Ｗ０以下のパルス幅Ｗｄを持つ入力inを入力する。
【００７６】
この場合には、NODE1〜NODE3のいずれにおいても、パルスが消滅する。
【００７７】
このように上記パルス幅変更回路５では、入力パルス幅が、上記パルス幅Ｗ０以下のとき、NODE1〜NODE3のいずれからもパルスが消滅する。
【００７８】
また、図６Ｅに示した特性から、上記パルス幅変更回路５は、パルス幅を縮小する機能ばかりでなく、フィルタ機能を有することが分かる。
【００７９】
つまり、基本ユニット素子１を縦続接続して構成された回路は、フィルタ機能を有するパルス幅変更回路として、あるいは単にフィルタ回路としても使用することができる。
【００８０】
図７は、本第１実施形態に係るパルス幅変更回路の特徴を、従来のインバータ回路を縦続接続した遅延回路と比較して示した図である。
【００８１】
図７Ａはインバータ回路を縦続接続した従来の遅延回路１０１の回路図、図７Ｂは本第１実施形態に係るパルス幅変更回路５の回路図である。
【００８２】
図７Ｃ及び図７Ｄはそれぞれ、小さいパルス幅を持つ入力を、図７Ａに示す遅延回路１０１のNODE0と、図７Ｂに示すパルス幅変更回路５のNODE0とにそれぞれ入力したときの各段（NODE0〜NODE3）での波形を比べたものである。
【００８３】
図７Ｃに示すように、小さいパルス幅、具体的にはＷ０＜パルス幅＜Ｗ１（図５参照）を持つ入力を、遅延回路101のNODE0に入力しても、パルスが変形されることは無く、一定の遅延を受けるだけである。
【００８４】
これに対し、図７Ｄに示すように、同様に小さいパルス幅を持つ入力をパルス幅変更回路５のNODE0に入力した場合には、パルスが遅延される量は遅延回路１０１と変わらないが、そのパルス幅は急速に縮小される。
【００８５】
また、図７Ｅに示すように、パルス幅がある程度大きい、具体的にはＷ１≦パルス幅（図５参照）を持つ入力を、遅延回路１０１及びパルス幅変更回路５に入力した場合には、いずれも区別無くパルスが遅延されるだけで、パルス幅が縮小することは無い。
【００８６】
このような特徴は、従来のロジックゲート回路で組み上げたパルス幅変換回路では実現できない特徴である。
【００８７】
さらに、図７Ｅに示した特性から、上記パルス幅変更回路５は、パルス幅を縮小する機能及びフィルタ機能ばかりでなく、遅延機能を有することが分かる。
【００８８】
つまり、基本ユニット素子１を縦続接続して構成された回路は、遅延機能を有するパルス幅変更回路として、あるいは遅延機能、フィルタ機能を有するパルス幅変更回路として、あるいは遅延機能を有するフィルタ回路として、あるいは単に遅延回路や遅延線としても使用することができる。
【００８９】
（第２実施形態）
本発明の基本ユニット素子１を構成する複合素子は、容量や抵抗を用いた複合回路として組んでも良いが、それでは単純な素子で構成できる特徴が十分発揮できない。複合素子が持つ特徴を、単体のトランジスタのゲートの電気的な特性として実現するのが、本第２実施形態である。
【００９０】
図８Ａは第２実施形態に用いられるＭＯＳトランジスタの断面図、図８Ｂはその等価回路図である。
【００９１】
図８Ａに示すように、ＭＯＳトランジスタのゲート構造として、ポリシリコン（POLY-Si）に、タングステンなどのメタル（METAL）を積層したものを用いる。このようなゲート構造は、従来のゲート特性でありながら、メタルの低抵抗を利用できるのでゲートの抵抗が減り、高速なトランジスタを作ることができる。さらに、ポリシリコンとメタルとの界面に薄い酸化膜（THIN OXIDE）を形成することができる。
【００９２】
このような構造のゲートを、メタル側からＭＯＳトランジスタのチャンネル領域（CHANNEL）に向かって見ると、ＭＩＳ構造になっている。この構造の電気特性を表す等価回路は、容量Ｃと抵抗Ｒとを並列にしたものとなる。
【００９３】
つまり、図８Ｂに示すように、第１実施形態で説明した複合素子が持つ回路要素４の等価回路と同じである。容量Ｃは、メタル及びポリシリコンをそれぞれ一方／他方電極とし、薄い酸化膜を誘電体膜とすることで生じ、また、抵抗Ｒは、メタルとポリシリコンとの間の薄い酸化膜を介したトンネル効果によって生じる。
【００９４】
このようなゲート構造は、ＭＯＳトランジスタのゲートを作る工程で、ポリシリコンとメタルとの界面に薄い酸化膜を形成するのみであり、その形成過程は通常のＭＯＳトランジスタとほとんど変わらず、形状もまた、全く同じである。
【００９５】
（第３実施形態）
例えば第２実施形態のように、トランジスタのゲート中に回路要素４を作り込んで複合素子を得た場合、その特性を見るために、ＩＣチップ内にモニターを設ける必要がある場合がある。この構成を示したのが、本第３実施形態である。
【００９６】
図９は、この発明の第３実施形態に係る半導体集積回路装置のブロック図である。
【００９７】
図８に示したゲート構造を持つＭＯＳトランジスタを一部でも用いたＩＣのトランジスタの特性を見るために、ＩＣチップ６の一部に、基本ユニット素子１を縦続接続した遅延線７を含むモニター回路８を形成し、遅延線７にパルス幅の短いパルスを通すことによってパルスの縮小率をモニターできるようにする。
【００９８】
このようにパルスの縮小率が所望のものになっているか、などをモニターすることで得られた情報は、ＩＣの製造工程にフィードバックしたり、回路システムの調節に利用したりすることができる。
【００９９】
回路システムを調節する際には、フューズのような素子を用いて回路の切り替えを行ったり、レジスタにプログラムをしたりして、回路システムに、基本ユニット素子１や複合素子等の特性に合った動作を選択すればよい。
【０１００】
図１０に、基本ユニット素子１の回路要素４中の容量Ｃ及び抵抗Ｒの値を変えたときのパルスの縮小率を、ある遅延線で全ての基本ユニット素子１の容量Ｃと抵抗Ｒを一斉に変えてみた結果を示す。
【０１０１】
縦軸は、２ｎｓのパルスを遅延線に入力した時のパルスの減少率を％で示したもので、１００％はパルスが消滅することを表す。横軸は容量Ｃを酸化膜圧換算（Ｔeffect＠ＳｉＯ2）し、オングストローム単位で示している。各抵抗Ｒはコンタクト抵抗として単位面積（μｍ2）での抵抗ｋΩとして示している。面積が大きくなれば抵抗は小さくなる。
【０１０２】
この計算結果から、この遅延線では、抵抗Ｒが１０ｋΩ・μｍ2以下の抵抗であると、容量Ｃによらずパルスの減少率は小さく、基本ユニット素子１としての特性が弱いことが分かる。反対に抵抗Ｒが１０ｋΩ・μｍ2を超える抵抗であれば、基本ユニット素子１としての特性が強い。
【０１０３】
遅延線の構成によって容量Ｃや抵抗Ｒの値は異なるが、この計算から値によっていろいろな減少率が得られることが分かり、図９に示したような遅延線７を含むモニター回路８を入れておくことで特性を有効に把握できることが分かる。
【０１０４】
パルス幅縮小の効果を用いたくない回路や、ＬＳＩについてはモニター回路８でパルス幅縮小効果を調べ、製造プロセスを制御して容量Ｃや抵抗Ｒの値を調節し、パルス幅縮小が無視できるようなシステムを作るようにすることもできる。
【０１０５】
また、パルス幅縮小の効果がＬＳＩの部分部分で異なるようなシステムを構成することも可能となる。
【０１０６】
以上説明した第１〜第３実施形態であると、それぞれ下記のような効果を得ることができる。
【０１０７】
まず、第１実施形態によれば、等価回路として容量Ｃ及び抵抗Ｒが互いに並列接続された回路要素４を含むゲートを有したＮＭＯＳ２、ＰＭＯＳ３を用いて、基本ユニット素子１を構成する。この基本ユニット素子１は、入力のパルス幅に応じて、その後縁部の遅延Ｄ２を、パルスの前縁部の遅延Ｄ１よりも小さくすることができる。この特性を利用することにより、従来、原理的に不可能であった、ロジックゲート回路のゲート遅延量よりも小さい量でパルス幅を縮小するパルス幅変更回路５を構成することが可能となる。
【０１０８】
このようなパルス幅変更回路５は、従来、不可能であった、より細かなパルス幅の設定や、回路システムのより細かなチューニングを実現させることができ、例えば今後、さらに動作の高速化の進展が予想される回路システムにとって、大変有用である。さらに、上記パルス幅変更回路５を用いれば、アナログ的な微少な量のパルス幅減少を行うシステムを構成することも可能となり、さらには、第１実施形態で述べたように、パルス幅を選択して減少させたり、パルス自体を消滅させたりすることも可能になる。
【０１０９】
また、従来のパルス幅変更回路は、図１３、図１４、及び図１５に示したように、複数のロジックゲート回路を含む遅延回路１０１と、ＡＮＤゲート、もしくはＯＲゲートとの組み合わせによって構成されるため、回路素子数が増えて大規模である。
【０１１０】
しかし、第１実施形態により説明されたパルス幅変更回路５は、基本ユニット素子１を縦続接続することで得られるため、従来のパルス幅変更回路に比べて、回路素子数を削減することができる。従って、第１実施形態で説明したパルス幅変更回路５は、従来のパルス幅変更回路に比べて、半導体集積回路装置の高集積化や、チップ面積の縮小化にも有利である。
【０１１１】
また、第２実施形態によれば、ＭＯＳトランジスタのゲートを、導電性ポリシリコン層と金属層との積層構造とし、かつ導電性ポリシリコン層と金属層との界面に、容量成分及び抵抗成分を持たせるようにした。
【０１１２】
このようなゲート構造を持つＭＯＳトランジスタによれば、等価回路として容量Ｃ及び抵抗Ｒが互いに並列接続された回路要素４を、単にゲートを形成するだけで得ることができる。従って、第１実施形態により説明されたパルス幅変更回路５を、余分な回路を付加することなく、得ることができる。
【０１１３】
また、第３実施形態によれば、例えば第２実施形態により説明されたＭＩＳトランジスタにより構成されたモニター回路８を、ＩＣチップ６の一部の領域に設け、モニター回路８を構成するＭＩＳトランジスタの容量Ｃ及び抵抗Ｒをモニターする。そして、このモニター結果、即ちモニター回路８から得た情報に基づき、ＩＣチップ６内に設けられるパルス遅延線のパルス幅の減少量を制御する。
【０１１４】
このようなモニター回路８を有したＩＣチップ６によれば、モニター回路８から得た情報に基づき、パルス幅減少が無視できるようにもコントロールすることが可能になる。
【０１１５】
以上、この発明を第１〜第３実施形態により説明したが、この発明は、これら実施形態に限定されるものではなく、その実施に際しては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１１６】
例えば上記実施形態では、図１に示したように、基本ユニット素子１を従来のインバータ回路と同様の構成としたが、基本ユニット素子１は、図１１に示すように、ＮＡＮＤゲートと同様の構成としても良いし、図１２に示すように、ＮＯＲゲートと同様の構成としても良い。
【０１１７】
また、上記実施形態では、トランジスタをＭＯＳ(Metal-Oxide-Semiconductor)トランジスタとしたが、そのゲート絶縁膜は酸化膜に限られるものではなく、ゲートとチャネルとを絶縁できるものであれば何でも良い。つまり、トランジスタはＭＩＳ(Metal-Insulator-Semiconductor)トランジスタであれば良い。
【０１１８】
また、上記実施形態は適宜組み合わせて実施することもできる。
【０１１９】
さらに、上記実施形態には、種々の段階の発明が含まれており、上記実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１２０】
【発明の効果】
以上説明したように、この発明によれば、ロジックゲート回路のゲート遅延量よりも小さい量でパルス幅を縮小することが可能な半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】 図１Ａはこの発明の第１実施形態に係るパルス幅変更回路を構成する基本ユニット素子の等価回路図、図１Ｂは図１Ａの基本ユニット素子を本明細書において表す記号を示す図。
【図２】 図２ＡはＮＭＯＳ２側複合素子を示す図、図２Ｂはその動作波形図（入力パルスが長い場合）。
【図３】 図３ＡはＰＭＯＳ３側複合素子を示す図、図３Ｂはその動作波形図（入力パルスが長い場合）。
【図４】 図４は基本ユニット素子の動作を示す動作波形図。
【図５】 図５は基本ユニット素子の遅延と入力パルスのパルス幅との関係を示す図。
【図６】 図６Ａはこの発明の第１実施形態に係るパルス幅変更回路の一例を示す回路図、図６Ｂ〜図６Ｅはそれぞれ入力のパルス幅と出力のパルス幅との関係を概略的に示した図。
【図７】 図７Ａ〜図７Ｅはそれぞれこの発明の第１実施形態に係るパルス幅変更回路の特徴を従来のインバータ回路を縦続接続した遅延回路と比較して示した図。
【図８】 図８Ａはこの発明の第２実施形態に用いられるＭＯＳトランジスタの断面図、図８Ｂはその等価回路図。
【図９】 図９はこの発明の第３実施形態に係る半導体集積回路装置のブロック図。
【図１０】 図１０は酸化膜厚換算で表した容量Ｃとパルス減少率との関係を抵抗Ｒ毎に示した図。
【図１１】 図１１は基本ユニット素子の他例を示す等価回路図。
【図１２】 図１２は基本ユニット素子の他例を示す等価回路図。
【図１３】 図１３Ａは従来のパルス幅変更回路を示す回路図、図１３Ｂはその動作波形図。
【図１４】 図１４Ａは従来のパルス幅拡大回路を示す回路図、図１４Ｂはその動作波形図。
【図１５】 図１５Ａは従来のパルス幅変更回路の他例を示す回路図、図１５Ｂは図１５Ａに示す回路の各ノードでの出力パルスを示す図。
【符号の説明】
１…基本ユニット素子、
２…Ｎチャネル型ＭＯＳトランジスタ、
３…Ｐチャネル型ＭＯＳトランジスタ、
４…並列に接続された容量及び抵抗を含む回路要素、
５…パルス幅変更回路、
６…ＩＣチップ、
７…遅延線、
８…モニター回路。
【発明の属する技術分野】
この発明は半導体集積回路装置に係わり、特に入力パルスのパルス幅を縮小する半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来、回路システム内で使用されるパルス幅を変えるために、ロジックゲート回路を用いてパルス幅を変更するパルス幅変更回路を組み上げていた。このようなパルス幅変更回路の例を、図１３、図１４に示す。
【０００３】
図１３Ａは入力のパルス幅を縮小する回路を示す回路図で、図１３Ｂはその動作を示す動作波形図である。同じく図１４Ａは入力のパルス幅を拡大する回路を示す回路図で、図１４Ｂはその動作を示す動作波形図である。
【０００４】
図１３Ａに示す回路は、遅延回路１０１と、ＡＮＤゲート１０２とによって構成される。遅延回路１０１は、偶数個のインバータ回路１０３によって構成されるのが普通である。従って、遅延回路１０１の遅延ｄの量は、インバータ回路１０３のゲート遅延量の整数倍である。
【０００５】
その動作は、図１３Ｂに示すように、入力inが“0”から“1”になって遅延回路１０１の遅延ｄが経過すると、ＡＮＤゲート１０２の入力がともに“1”になる。この後、ＡＮＤゲート１０２のゲート遅延量が経過すると、出力outが“1”となる。
【０００６】
次に、入力inが“1”から“0”に戻り、ＡＮＤゲート１０２のゲート遅延量が経過すると、出力outは“0”に戻る。
【０００７】
このように図１３Ａに示す回路によれば、パルスの前縁部が、遅延回路１０１の遅延ｄだけ遅れるので、入力inのパルス幅を遅延ｄだけ縮小することができる。
【０００８】
図１４Ａに示す回路は、図１３Ａと同様な遅延回路１０１と、ＯＲゲート１０４とによって構成される。
【０００９】
その動作は、図１４Ｂに示すように、入力inが“0”から“1”になると、ＯＲゲート１０４の一方の入力が“1”になる。このため、ＯＲゲート１０４のゲート遅延量が経過すると、出力outが“1”になる。
【００１０】
次に、入力inが“1”から“0”に戻り、遅延回路１０１の遅延ｄが経過すると、ＯＲゲート１０４の入力がともに“0”になる。このため、ＯＲゲート１０４のゲート遅延量が経過した後、出力outは“0”に戻る。
【００１１】
このように、図１４Ａに示す回路によれば、パルスの後縁部が、遅延回路１０１の遅延ｄだけ遅れるので、入力パルスのパルス幅を遅延ｄだけ拡大することができる。
【００１２】
長い入力パルスを縮小する従来の回路を図１５に示す。
【００１３】
この回路は、図１５Ａに示すように、図１３Ａに示した回路を縦続接続したもので、各々が遅延回路１０１の遅延ｄだけパルス幅を縮小する。このため、適当なところからパルスを取り出せば、様々なパルス幅を入力パルスから作ることができる。図１５Ｂに各ノード（NODE0〜NODE2）での出力パルスを、遅延の様子と合わせて示しておく。
【００１４】
【発明が解決しようとする課題】
しかし、図１３、図１４、及び図１５に示した従来回路は、いずれも遅延回路１０１の遅延ｄよりもパルス幅が大きい入力パルスに対してのみ有効である。かつ遅延ｄの量は、インバータ回路１０３等のロジックゲート回路のゲート遅延量と同等以上の大きさである。
【００１５】
このため、従来では、遅延回路１０１の遅延ｄ以下でパルス幅を細かく縮小すること、即ちロジックゲート回路のゲート遅延量よりも小さい量でパルス幅を縮小することは、原理的に不可能であった。
【００１６】
もし、ロジックゲート回路のゲート遅延量よりも小さい量でパルス幅を縮小することが可能になれば、従来、不可能であった、より細かなパルス幅の設定や、回路システムのより細かなチューニングを実現することができ、例えば今後、さらに動作の高速化の進展が予想される回路システムにとって大変有用である。
【００１７】
また、従来の回路は、複数のロジックゲート回路を含む遅延回路１０１と、ＡＮＤゲート、もしくはＯＲゲートとの組み合わせによって構成されるため、回路素子数が増えて大規模である。このため、半導体集積回路装置の高集積化や、チップ面積の縮小化を妨げている。
【００１８】
この発明は、上記の事情に鑑み為されたもので、その目的は、ロジックゲート回路のゲート遅延量よりも小さい量でパルス幅を縮小することが可能な半導体集積回路装置を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置は、等価回路として容量及び抵抗が互いに並列接続された回路要素を含むゲートを有したＭＩＳトランジスタを用いて構成された集積回路部を具備し、前記ＭＩＳトランジスタには、Ｐチャネル型及びＮチャネル型の双方があり、前記集積回路部は、前記Ｐチャネル型ＭＩＳトランジスタと前記Ｎチャネル型ＭＩＳトランジスタとを用いて構成されたインバータ、ＮＡＮＤゲート、及びＮＯＲゲートの少なくともいずれか一つのロジックゲート回路を含む。
この発明の第２態様に係る半導体集積回路装置は、等価回路として容量及び抵抗が互いに並列接続された回路要素を含むゲートを有したＭＩＳトランジスタを用いて構成された集積回路部を具備し、前記ＭＩＳトランジスタのゲートは、導電性ポリシリコン層と金属層との積層構造であり、かつ前記導電性ポリシリコン層と前記金属層との界面に、容量成分及び抵抗成分を持つ。
【００２０】
このようなＭＩＳトランジスタでは、ゲートに含まれる容量の大きさと抵抗の大きさとにより決まるあるパルス幅以下のパルスが入力されたとき、その前縁部は従来のロジックゲート回路と同等のゲート遅延を受ける。しかし、その後縁部は従来のロジックゲート回路より少ない遅延を受ける。この特性から、入力されたパルスのパルス幅は、上記集積回路部を伝播するに従って、前縁部の遅延と後縁部の遅延と差に応じた量、縮小されていく。これにより、従来、原理的に不可能であった、ロジックゲート回路の遅延量よりも小さい量でパルス幅を縮小することが可能になる。
【００２１】
上記知見に基づき、さらにこの発明によれば、入力のパルス幅に応じて、この入力のパルス幅をロジックゲート回路の遅延量よりも小さい量でパルス幅を縮小する機能、入力パルスを消滅させる機能、入力されたパルス幅を維持する機能、さらには入力されたパルス幅を維持しつつ上記ロジックゲート回路のゲート遅延量に応じて遅延させる機能などの機能を様々に組み合わせて有する半導体集積回路装置も得ることができる。
【００２２】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２３】
（第１実施形態）
図１Ａは、この発明の第１実施形態に係るパルス幅変更回路を構成する基本ユニット素子の等価回路図である。
【００２４】
図１Ａに示すように、基本ユニット素子１は、基本的に従来のインバータ回路と同様、高電位電源Ｖｄｄと低電位電源Ｖｓｓ（例えば接地電位）との間に、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ）２、及びＰチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳ）３をそれぞれ、直列に接続した構成を持つ。
【００２５】
しかし、本発明に係る基本ユニット素子１は、そのＮＭＯＳ２のゲート、及びＰＭＯＳ３のゲートそれぞれが、等価回路として容量Ｃ及び抵抗Ｒが並列接続された回路要素４を含んでおり、ＮＭＯＳ２及びＰＭＯＳ３のそれぞれが、回路要素４との複合素子として構成されているところが、従来のインバータ回路と異なっている。本明細書において、基本ユニット素子１を表す記号を図１Ｂに示しておく。
【００２６】
次に、ＮＭＯＳ２側複合素子、及びＰＭＯＳ３側複合素子の動作を、それぞれ説明する。
【００２７】
図２ＡはＮＭＯＳ２側複合素子を示す図、図２Ｂはその動作波形図である。同じく図３ＡはＰＭＯＳ３側複合素子を示す図、図３Ｂはその動作波形図である。なお、図２Ｂ及び図３Ｂの動作波形図はそれぞれ、十分長い入力パルスを受ける場合を想定して示している。十分長い入力パルスを受ける場合を想定し、その入力パルスの前縁部と後縁部の動作から、入力パルスが正で短い場合でも、逆に負で短い場合でもそれぞれ予測ができるためである。
【００２８】
〔ＮＭＯＳ２側複合素子の動作〕
図２Ｂに示すように、まず、入力inが“0”から“1”に遷移する。このとき、ＮＭＯＳ２はオンしていないので、そのゲート容量Ｃgは非常に軽い。このため、ゲート電位Ｖgは、容量Ｃによるカップリングによって、ＮＭＯＳ２のしきい値Ｖthまで、入力inに従っていっきに上昇する。
【００２９】
この状態における等価回路は、容量Ｃのみからなる、とみなせる。
【００３０】
次に、ゲート電位ＶgがＮＭＯＳ２のしきい値Ｖthに達し、ＮＭＯＳ２がオンすると、そのゲート容量Ｃgが大きく見え、かつ出力outの電位が放電により下がり始める。これによるカップリングは、上昇しようとするゲート電位Ｖgを、反対に引き下げる方向に働くために、そのゲート容量Ｃgはますます大きく見えてくる。このときのゲート電位Ｖgの上昇は、抵抗Ｒとゲート容量ＣgとによるＲＣg時定数で決まるような振舞いとなる。
【００３１】
この状態における等価回路は、容量Ｃを無視でき、抵抗ＲとＮＭＯＳ２のゲート容量Ｃgとからなる、とみなせる。
【００３２】
なお、ゲート電位Ｖgが入力inと同じ“1”レベルになるまでには、十分な時間が必要であり、この間、入力inも“1”を保持していなければならない。このため、入力inの正パルスが短いと、ゲート電位Ｖgは十分上昇しないことになる。
【００３３】
次に、入力inが“1”から“0”に遷移する。このとき、ＮＭＯＳ２がオフするまでは、そのゲート容量Ｃgが見えるので、ゲート電位Ｖgは、抵抗Ｒとゲート容量ＣgとによるＲＣg時定数で決まるような振舞いで下降する。
【００３４】
この間、出力outの電位は、図２Ｂ中に点線で示されるように、ＰＭＯＳ３側複合素子から充電されて上昇する。この上昇によるカップリングもあるが、しかし、ＮＭＯＳ２がオンする場合に比べて、オフに向かう場合のＮＭＯＳ２の抵抗は急激に上昇するので、上記カップリングは急速に減少する。よって、ゲート容量Ｃgを見かけ上大きくする効果は小さい。従って、ＲＣg時定数は、ゲート電位Ｖgが上昇する場合に比べて実効的に小さくなり、このため、ゲート電位Ｖgの変化も急となる。
【００３５】
次に、ゲート電位ＶgがＮＭＯＳ２のしきい値Ｖthよりも下がり、ＮＭＯＳ２がオフすると、そのゲート容量Ｃgは無視できるようになる。このため、容量Ｃに残っている電荷は、抵抗Ｒを介して放電するのみになり、ゲート電位Ｖgは、急速に“0”に向かって下がることになる。
【００３６】
〔ＰＭＯＳ３側複合素子の動作〕
図３Ｂに示すように、まず、入力inが“0”から“1”に遷移する。このとき、ＰＭＯＳ３はオンしているので、そのゲート容量Ｃgが見え、ゲート電位Ｖgは、抵抗Ｒとゲート容量ＣgとによるＲＣg時定数で決まる振舞いで上昇する。
【００３７】
この間、出力outの電位は、図３Ｂ中に点線で示されるように、ＮＭＯＳ２側複合素子から放電されて下降するので、カップリングによりゲート容量Ｃgを大きく見せる。しかし、ゲート電位Ｖgは、ＰＭＯＳ３をオフさせるように上昇しているので、このカップリングは比較的小さく、ゲート電位Ｖgの上昇はＰＭＯＳ３をオフさせる場合に比べて早い。
【００３８】
この状態における等価回路は、抵抗Ｒとゲート容量Ｃgのみからなる、とみなせる。
【００３９】
次に、ゲート電位ＶgがＰＭＯＳ３のしきい値Ｖthを超え、ＰＭＯＳ３がオフすると、そのゲート容量Ｃgが見えなくなる。よって、ゲート電位Ｖgは、抵抗Ｒを介して容量Ｃを充電するように上昇するようになる。この抵抗Ｒと容量ＣとによるＲＣ時定数は小さく、ゲート電位Ｖgは、急激に“1”に向かって上昇する。
【００４０】
次に、入力inが“1”から“0”に遷移すると、ＰＭＯＳ３がオンするまでは、そのゲート容量Ｃgが見えない。このため、ゲート電位Ｖgは、容量Ｃによるカップリングによって、ＰＭＯＳ３のしきい値Ｖthまで、入力inに従って下降する。
【００４１】
次に、ゲート電位ＶgがＰＭＯＳ３のしきい値Ｖthに達し、ＰＭＯＳ３がオンすると、そのゲート容量Ｃgが見え、かつ出力outの充電が始まる。これによるカップリングは、下降しようとするゲート電位Ｖgを、反対に引き上げる方向に働くので、見かけ上のゲート容量Ｃgは大きくなり、実効的なＲＣg時定数も大きくなる。従って、ゲート電位Ｖgの下降は、比較的ゆっくりしたものとなる。
【００４２】
ゲート電位Ｖgが入力inと同じ“0”になるには、十分長い時間、入力inを“0”レベルに保持しておく必要がある。このため、入力inに短い負パルスを与えた場合には、ゲート電位Ｖgは、十分に“0”まで下がり切らないことになる。
【００４３】
以上のＮＭＯＳ２側複合素子、及びＰＭＯＳ３側複合素子それぞれのゲート電位Ｖgの振舞いに基づき、入力inのパルス幅が短い場合について、基本ユニット素子１の出力outがどうなるのかを示したのが図４である。
【００４４】
〔正パルスの場合〕
図４中の“正パルス”の部分に示すように、ＮＭＯＳ２のゲート電位Ｖgは、そのしきい値まで、回路要素４の容量Ｃによるカップリングによって、入力inと同じように上昇する。よって、出力outが“0”に向かって下降される時点は、従来のインバータ回路と変わらないゲート遅延Ｄ１を持つ。その後、入力パルスinのパルス幅が短く、十分な時間“1”レベル状態を保持していないために、ＮＭＯＳ２のゲート電位Ｖg、及びＰＭＯＳ３のゲート電位Ｖgの双方とも、十分な“1”に達することなく“0”に遷移する。
【００４５】
入力inが“0”に遷移したとき、ＰＭＯＳ３のゲート電位Ｖgは、回路要素４の容量Ｃによるカップリングにより、入力inと同じに変化するが、ゲート電位Ｖgが十分に“1”になっていない状態から変化が始まるので、ＰＭＯＳ３のしきい値にすぐに達し、出力outは、従来のインバータ回路の場合に比べて少ない遅延Ｄ２で“1”へ向かって変化を始める。
【００４６】
このように基本ユニット素子１では、出力outの負パルスの前縁部は、従来のインバータ回路とほぼ同じゲート遅延Ｄ１で下降するが、その後縁部は、従来のインバータ回路より短い遅延Ｄ２で上昇する。
【００４７】
図５は、基本ユニット素子１の遅延Ｄ１、Ｄ２と入力パルスのパルス幅との関係を示した図である。
【００４８】
図５に示すように、遅延Ｄ２は、入力inのパルス幅が“1”である時間が短くなるに従って急速に小さくなる。そして、あるパルス幅Ｗ０以下では、ＰＭＯＳ３はオフすることが無くなる。
【００４９】
なお、入力inのパルス幅が“1”である時間が十分に長いパルス幅Ｗ１以上である場合には、ＰＭＯＳ３のゲート電位Ｖgが十分に“1”になった状態から下降するので、遅延Ｄ２は、ゲート遅延Ｄ１と実質的に等しくなる。
【００５０】
〔負パルスの場合〕
図４中の“負パルス”の部分に示すように、ＰＭＯＳ３のゲート電位Ｖgは、そのしきい値まで、回路要素４の容量Ｃによるカップリングによって、入力inと同じに下降するので、出力outが“1”に向かって上昇される時点は、従来のインバータ回路と変わらないゲート遅延Ｄ１を持つ。その後、正パルスの場合と同様に、パルス幅が短く、十分な時間“0”"レベル状態を保持していないために、ＮＭＯＳ２のゲート電位Ｖg、及びＰＭＯＳ３のゲート電位Ｖgの双方ともが十分な“0”に達することなく、入力inが“1”に遷移する。
【００５１】
入力inが“1”に遷移すると、ＮＭＯＳ２では、そのゲート電位Ｖgが、回路要素４の容量Ｃによるカップリングにより、入力inと同じに変化するが、ゲート電位Ｖgが十分に“0”になっていない状態から変化が始まるので、ＮＭＯＳ２のしきい値にすぐに達し、出力outは、従来のインバータ回路の場合に比べて少ない遅延Ｄ２で“0”へ向かって変化を始める。
【００５２】
従って、入力inの負パルスに比べて、出力outの正パルスの前縁部は、従来のインバータ回路とほぼ同じ遅延Ｄ１で出力されるが、その後縁部は、従来のインバータ回路より短い遅延Ｄ２で出力される。
【００５３】
この遅延Ｄ２もまた、図５に示される関係のように、入力パルスの“0”の部分が少なくなるに従って急速に小さくなり、あるパルス幅Ｗ０以下ではＮＭＯＳ２はオフすることが無くなる。
【００５４】
以上のように、正パルス、負パルスともパルスの後縁部において、従来のインバータ回路よりも遅延が少なくなる。これにより、パルス幅の縮小量は、ゲート遅延Ｄ１よりも小さくすることができる。
【００５５】
また、入力パルスのパルス幅が短くなるにつれ、パルスの前縁部とその後縁部とでの遅延差が大きくなり、パルス幅の縮小率は大きくなる。これにより、パルス幅の縮小率は、基本ユニット素子１を何段通させるかによって調節することもできる。
【００５６】
さらに、入力パルスのパルス幅が、あるパルス幅以下となると、パルスを消滅させることもできる。
【００５７】
このような特性を持つ基本ユニット素子１を何段か縦続接続すれば、従来、原理的に不可能であった、インバータ回路（ロジックゲート回路）のゲート遅延よりも小さい遅延でパルス幅を縮小できるパルス幅変更回路を作ることができる。図６及び図７に、このパルス幅変更回路の一例を示す。
【００５８】
図６Ａはこの発明の第１実施形態に係るパルス幅変更回路の一例を示す回路図である。
【００５９】
図６Ａに示すように、一例に係るパルス幅変更回路５は、基本ユニット素子１を６個縦続接続したものである。初段の基本ユニット素子１の入力（NODE0）には入力inが入力され、２段目、４段目、６段目の基本ユニット素子１の出力（NODE1〜NODE3）からは、出力out1〜out3がそれぞれ出力される。
【００６０】
図６Ｂ〜図６Ｅはそれぞれ上記パルス幅変更回路５における入力inのパルス幅と出力out1〜out3のパルス幅との関係を概略的に示した図である。
【００６１】
なお、図６Ｂ〜図６Ｅでは、特にパルス幅がどのように縮小するのかについてのみ着目しており、基本ユニット素子１のゲート遅延による遅延については無視している。
【００６２】
〔Ｗ１≦入力パルス幅Ｗａ〕
図６Ｂに示すように、本ケースでは、NODE0に、遅延Ｄ１と遅延Ｄ２とが実質的に等しくなるパルス幅Ｗ１（図５参照）以上のパルス幅Ｗａを持つ入力inを入力する。
【００６３】
この場合、NODE1〜NODE3のいずれからも、入力inのパルス幅Ｗａと同じパルス幅Ｗａを持つ出力out1〜out3が出力される。
【００６４】
このように上記パルス幅変更回路５に、上記パルス幅Ｗ１以上のパルス幅Ｗａを持つ入力inを入力すると、該パルス幅Ｗａを維持した出力out1〜out3を出力することができる。
【００６５】
〔Ｗ０＜入力パルス幅Ｗｂ＜Ｗ１; Ｗｂ＜Ｗａ〕
図６Ｃに示すように、本ケースでは、NODE0に、上記パルス幅Ｗ１未満、かつ遅延Ｄ２が無くなるパルス幅Ｗ０を超えるパルス幅Ｗｂを持つ入力inを入力する。
【００６６】
この場合には、NODE1〜NODE3からそれぞれ、入力inのパルス幅Ｗｂより短いパルス幅Ｗｂ１〜Ｗｂ３を持つ出力out1〜out3が出力される。さらに、これらパルス幅Ｗｂ１〜Ｗｂ３は“Ｗｂ３＜Ｗｂ２＜Ｗｂ１＜Ｗｂ”なる関係を持つ。
【００６７】
このように上記パルス幅変更回路５に、上記パルス幅Ｗ１未満かつ上記パルス幅Ｗ０を超えるパルス幅Ｗｂを持つ入力inを入力すると、該パルス幅Ｗｂを縮小した出力out1〜out3を出力することができる。
【００６８】
さらに、これら出力out1〜out3のパルス幅Ｗｂ１〜Ｗｂ３は“Ｗｂ３＜Ｗｂ２＜Ｗｂ１＜Ｗｂ”なる関係を持つので、入力inのパルス幅Ｗｂを段階的に縮小することができる。
【００６９】
また、出力out1〜out3はそれぞれ適宜抽出することができるので、段階的に縮小されたパルス幅Ｗｂ１〜Ｗｂ３をそれぞれ任意に抽出することができる。このため、上記パルス幅変更回路５では、パルス幅Ｗｂ１〜Ｗｂ３を任意に選択し、また、いくつでも得ることができる。
【００７０】
〔Ｗ０＜入力パルス幅Ｗｃ＜Ｗ１; Ｗｃ＜Ｗｂ〕
図６Ｄに示すように、本ケースは、図６Ｃに示したケースと同様に、NODE0に、上記パルス幅Ｗ１未満かつ上記パルス幅Ｗ０を超えるパルス幅Ｗｃを持つ入力inを入力するものである。異なるところは、パルス幅Ｗｃがパルス幅Ｗｂよりも小さいことである。
【００７１】
この場合、NODE1、NODE2からそれぞれ、入力inのパルス幅Ｗｂより短いパルス幅Ｗｃ１、Ｗｃ２を持つ出力out1、out2が出力されるが、NODE3では、パルスが消滅する。
【００７２】
このように上記パルス幅変更回路５では、パルス幅Ｗ０を超え、かつパルス幅Ｗ１未満の範囲内で、入力パルス幅を変化させることにより、本ケースのように、パルスを消滅させることもできる。
【００７３】
また、本ケースにおいても、出力out1、out2のパルス幅Ｗｃ１、Ｗｃ２は、図６Ｃに示したケースと同様、“Ｗｃ２＜Ｗｃ１＜Ｗｃ”なる関係を持つので、入力inのパルス幅Ｗｂを段階的に縮小することができる。
【００７４】
また、出力out1、out2は適宜抽出することができるので、図６Ｃに示したケースと同様、段階的に縮小されたパルス幅Ｗｃ１、Ｗｃ２をそれぞれ任意に抽出することができる。
【００７５】
〔入力パルス幅Ｗｄ＜Ｗ０〕
図６Ｅに示すように、本ケースでは、NODE0に、上記パルス幅Ｗ０以下のパルス幅Ｗｄを持つ入力inを入力する。
【００７６】
この場合には、NODE1〜NODE3のいずれにおいても、パルスが消滅する。
【００７７】
このように上記パルス幅変更回路５では、入力パルス幅が、上記パルス幅Ｗ０以下のとき、NODE1〜NODE3のいずれからもパルスが消滅する。
【００７８】
また、図６Ｅに示した特性から、上記パルス幅変更回路５は、パルス幅を縮小する機能ばかりでなく、フィルタ機能を有することが分かる。
【００７９】
つまり、基本ユニット素子１を縦続接続して構成された回路は、フィルタ機能を有するパルス幅変更回路として、あるいは単にフィルタ回路としても使用することができる。
【００８０】
図７は、本第１実施形態に係るパルス幅変更回路の特徴を、従来のインバータ回路を縦続接続した遅延回路と比較して示した図である。
【００８１】
図７Ａはインバータ回路を縦続接続した従来の遅延回路１０１の回路図、図７Ｂは本第１実施形態に係るパルス幅変更回路５の回路図である。
【００８２】
図７Ｃ及び図７Ｄはそれぞれ、小さいパルス幅を持つ入力を、図７Ａに示す遅延回路１０１のNODE0と、図７Ｂに示すパルス幅変更回路５のNODE0とにそれぞれ入力したときの各段（NODE0〜NODE3）での波形を比べたものである。
【００８３】
図７Ｃに示すように、小さいパルス幅、具体的にはＷ０＜パルス幅＜Ｗ１（図５参照）を持つ入力を、遅延回路101のNODE0に入力しても、パルスが変形されることは無く、一定の遅延を受けるだけである。
【００８４】
これに対し、図７Ｄに示すように、同様に小さいパルス幅を持つ入力をパルス幅変更回路５のNODE0に入力した場合には、パルスが遅延される量は遅延回路１０１と変わらないが、そのパルス幅は急速に縮小される。
【００８５】
また、図７Ｅに示すように、パルス幅がある程度大きい、具体的にはＷ１≦パルス幅（図５参照）を持つ入力を、遅延回路１０１及びパルス幅変更回路５に入力した場合には、いずれも区別無くパルスが遅延されるだけで、パルス幅が縮小することは無い。
【００８６】
このような特徴は、従来のロジックゲート回路で組み上げたパルス幅変換回路では実現できない特徴である。
【００８７】
さらに、図７Ｅに示した特性から、上記パルス幅変更回路５は、パルス幅を縮小する機能及びフィルタ機能ばかりでなく、遅延機能を有することが分かる。
【００８８】
つまり、基本ユニット素子１を縦続接続して構成された回路は、遅延機能を有するパルス幅変更回路として、あるいは遅延機能、フィルタ機能を有するパルス幅変更回路として、あるいは遅延機能を有するフィルタ回路として、あるいは単に遅延回路や遅延線としても使用することができる。
【００８９】
（第２実施形態）
本発明の基本ユニット素子１を構成する複合素子は、容量や抵抗を用いた複合回路として組んでも良いが、それでは単純な素子で構成できる特徴が十分発揮できない。複合素子が持つ特徴を、単体のトランジスタのゲートの電気的な特性として実現するのが、本第２実施形態である。
【００９０】
図８Ａは第２実施形態に用いられるＭＯＳトランジスタの断面図、図８Ｂはその等価回路図である。
【００９１】
図８Ａに示すように、ＭＯＳトランジスタのゲート構造として、ポリシリコン（POLY-Si）に、タングステンなどのメタル（METAL）を積層したものを用いる。このようなゲート構造は、従来のゲート特性でありながら、メタルの低抵抗を利用できるのでゲートの抵抗が減り、高速なトランジスタを作ることができる。さらに、ポリシリコンとメタルとの界面に薄い酸化膜（THIN OXIDE）を形成することができる。
【００９２】
このような構造のゲートを、メタル側からＭＯＳトランジスタのチャンネル領域（CHANNEL）に向かって見ると、ＭＩＳ構造になっている。この構造の電気特性を表す等価回路は、容量Ｃと抵抗Ｒとを並列にしたものとなる。
【００９３】
つまり、図８Ｂに示すように、第１実施形態で説明した複合素子が持つ回路要素４の等価回路と同じである。容量Ｃは、メタル及びポリシリコンをそれぞれ一方／他方電極とし、薄い酸化膜を誘電体膜とすることで生じ、また、抵抗Ｒは、メタルとポリシリコンとの間の薄い酸化膜を介したトンネル効果によって生じる。
【００９４】
このようなゲート構造は、ＭＯＳトランジスタのゲートを作る工程で、ポリシリコンとメタルとの界面に薄い酸化膜を形成するのみであり、その形成過程は通常のＭＯＳトランジスタとほとんど変わらず、形状もまた、全く同じである。
【００９５】
（第３実施形態）
例えば第２実施形態のように、トランジスタのゲート中に回路要素４を作り込んで複合素子を得た場合、その特性を見るために、ＩＣチップ内にモニターを設ける必要がある場合がある。この構成を示したのが、本第３実施形態である。
【００９６】
図９は、この発明の第３実施形態に係る半導体集積回路装置のブロック図である。
【００９７】
図８に示したゲート構造を持つＭＯＳトランジスタを一部でも用いたＩＣのトランジスタの特性を見るために、ＩＣチップ６の一部に、基本ユニット素子１を縦続接続した遅延線７を含むモニター回路８を形成し、遅延線７にパルス幅の短いパルスを通すことによってパルスの縮小率をモニターできるようにする。
【００９８】
このようにパルスの縮小率が所望のものになっているか、などをモニターすることで得られた情報は、ＩＣの製造工程にフィードバックしたり、回路システムの調節に利用したりすることができる。
【００９９】
回路システムを調節する際には、フューズのような素子を用いて回路の切り替えを行ったり、レジスタにプログラムをしたりして、回路システムに、基本ユニット素子１や複合素子等の特性に合った動作を選択すればよい。
【０１００】
図１０に、基本ユニット素子１の回路要素４中の容量Ｃ及び抵抗Ｒの値を変えたときのパルスの縮小率を、ある遅延線で全ての基本ユニット素子１の容量Ｃと抵抗Ｒを一斉に変えてみた結果を示す。
【０１０１】
縦軸は、２ｎｓのパルスを遅延線に入力した時のパルスの減少率を％で示したもので、１００％はパルスが消滅することを表す。横軸は容量Ｃを酸化膜圧換算（Ｔeffect＠ＳｉＯ2）し、オングストローム単位で示している。各抵抗Ｒはコンタクト抵抗として単位面積（μｍ2）での抵抗ｋΩとして示している。面積が大きくなれば抵抗は小さくなる。
【０１０２】
この計算結果から、この遅延線では、抵抗Ｒが１０ｋΩ・μｍ2以下の抵抗であると、容量Ｃによらずパルスの減少率は小さく、基本ユニット素子１としての特性が弱いことが分かる。反対に抵抗Ｒが１０ｋΩ・μｍ2を超える抵抗であれば、基本ユニット素子１としての特性が強い。
【０１０３】
遅延線の構成によって容量Ｃや抵抗Ｒの値は異なるが、この計算から値によっていろいろな減少率が得られることが分かり、図９に示したような遅延線７を含むモニター回路８を入れておくことで特性を有効に把握できることが分かる。
【０１０４】
パルス幅縮小の効果を用いたくない回路や、ＬＳＩについてはモニター回路８でパルス幅縮小効果を調べ、製造プロセスを制御して容量Ｃや抵抗Ｒの値を調節し、パルス幅縮小が無視できるようなシステムを作るようにすることもできる。
【０１０５】
また、パルス幅縮小の効果がＬＳＩの部分部分で異なるようなシステムを構成することも可能となる。
【０１０６】
以上説明した第１〜第３実施形態であると、それぞれ下記のような効果を得ることができる。
【０１０７】
まず、第１実施形態によれば、等価回路として容量Ｃ及び抵抗Ｒが互いに並列接続された回路要素４を含むゲートを有したＮＭＯＳ２、ＰＭＯＳ３を用いて、基本ユニット素子１を構成する。この基本ユニット素子１は、入力のパルス幅に応じて、その後縁部の遅延Ｄ２を、パルスの前縁部の遅延Ｄ１よりも小さくすることができる。この特性を利用することにより、従来、原理的に不可能であった、ロジックゲート回路のゲート遅延量よりも小さい量でパルス幅を縮小するパルス幅変更回路５を構成することが可能となる。
【０１０８】
このようなパルス幅変更回路５は、従来、不可能であった、より細かなパルス幅の設定や、回路システムのより細かなチューニングを実現させることができ、例えば今後、さらに動作の高速化の進展が予想される回路システムにとって、大変有用である。さらに、上記パルス幅変更回路５を用いれば、アナログ的な微少な量のパルス幅減少を行うシステムを構成することも可能となり、さらには、第１実施形態で述べたように、パルス幅を選択して減少させたり、パルス自体を消滅させたりすることも可能になる。
【０１０９】
また、従来のパルス幅変更回路は、図１３、図１４、及び図１５に示したように、複数のロジックゲート回路を含む遅延回路１０１と、ＡＮＤゲート、もしくはＯＲゲートとの組み合わせによって構成されるため、回路素子数が増えて大規模である。
【０１１０】
しかし、第１実施形態により説明されたパルス幅変更回路５は、基本ユニット素子１を縦続接続することで得られるため、従来のパルス幅変更回路に比べて、回路素子数を削減することができる。従って、第１実施形態で説明したパルス幅変更回路５は、従来のパルス幅変更回路に比べて、半導体集積回路装置の高集積化や、チップ面積の縮小化にも有利である。
【０１１１】
また、第２実施形態によれば、ＭＯＳトランジスタのゲートを、導電性ポリシリコン層と金属層との積層構造とし、かつ導電性ポリシリコン層と金属層との界面に、容量成分及び抵抗成分を持たせるようにした。
【０１１２】
このようなゲート構造を持つＭＯＳトランジスタによれば、等価回路として容量Ｃ及び抵抗Ｒが互いに並列接続された回路要素４を、単にゲートを形成するだけで得ることができる。従って、第１実施形態により説明されたパルス幅変更回路５を、余分な回路を付加することなく、得ることができる。
【０１１３】
また、第３実施形態によれば、例えば第２実施形態により説明されたＭＩＳトランジスタにより構成されたモニター回路８を、ＩＣチップ６の一部の領域に設け、モニター回路８を構成するＭＩＳトランジスタの容量Ｃ及び抵抗Ｒをモニターする。そして、このモニター結果、即ちモニター回路８から得た情報に基づき、ＩＣチップ６内に設けられるパルス遅延線のパルス幅の減少量を制御する。
【０１１４】
このようなモニター回路８を有したＩＣチップ６によれば、モニター回路８から得た情報に基づき、パルス幅減少が無視できるようにもコントロールすることが可能になる。
【０１１５】
以上、この発明を第１〜第３実施形態により説明したが、この発明は、これら実施形態に限定されるものではなく、その実施に際しては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１１６】
例えば上記実施形態では、図１に示したように、基本ユニット素子１を従来のインバータ回路と同様の構成としたが、基本ユニット素子１は、図１１に示すように、ＮＡＮＤゲートと同様の構成としても良いし、図１２に示すように、ＮＯＲゲートと同様の構成としても良い。
【０１１７】
また、上記実施形態では、トランジスタをＭＯＳ(Metal-Oxide-Semiconductor)トランジスタとしたが、そのゲート絶縁膜は酸化膜に限られるものではなく、ゲートとチャネルとを絶縁できるものであれば何でも良い。つまり、トランジスタはＭＩＳ(Metal-Insulator-Semiconductor)トランジスタであれば良い。
【０１１８】
また、上記実施形態は適宜組み合わせて実施することもできる。
【０１１９】
さらに、上記実施形態には、種々の段階の発明が含まれており、上記実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１２０】
【発明の効果】
以上説明したように、この発明によれば、ロジックゲート回路のゲート遅延量よりも小さい量でパルス幅を縮小することが可能な半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】 図１Ａはこの発明の第１実施形態に係るパルス幅変更回路を構成する基本ユニット素子の等価回路図、図１Ｂは図１Ａの基本ユニット素子を本明細書において表す記号を示す図。
【図２】 図２ＡはＮＭＯＳ２側複合素子を示す図、図２Ｂはその動作波形図（入力パルスが長い場合）。
【図３】 図３ＡはＰＭＯＳ３側複合素子を示す図、図３Ｂはその動作波形図（入力パルスが長い場合）。
【図４】 図４は基本ユニット素子の動作を示す動作波形図。
【図５】 図５は基本ユニット素子の遅延と入力パルスのパルス幅との関係を示す図。
【図６】 図６Ａはこの発明の第１実施形態に係るパルス幅変更回路の一例を示す回路図、図６Ｂ〜図６Ｅはそれぞれ入力のパルス幅と出力のパルス幅との関係を概略的に示した図。
【図７】 図７Ａ〜図７Ｅはそれぞれこの発明の第１実施形態に係るパルス幅変更回路の特徴を従来のインバータ回路を縦続接続した遅延回路と比較して示した図。
【図８】 図８Ａはこの発明の第２実施形態に用いられるＭＯＳトランジスタの断面図、図８Ｂはその等価回路図。
【図９】 図９はこの発明の第３実施形態に係る半導体集積回路装置のブロック図。
【図１０】 図１０は酸化膜厚換算で表した容量Ｃとパルス減少率との関係を抵抗Ｒ毎に示した図。
【図１１】 図１１は基本ユニット素子の他例を示す等価回路図。
【図１２】 図１２は基本ユニット素子の他例を示す等価回路図。
【図１３】 図１３Ａは従来のパルス幅変更回路を示す回路図、図１３Ｂはその動作波形図。
【図１４】 図１４Ａは従来のパルス幅拡大回路を示す回路図、図１４Ｂはその動作波形図。
【図１５】 図１５Ａは従来のパルス幅変更回路の他例を示す回路図、図１５Ｂは図１５Ａに示す回路の各ノードでの出力パルスを示す図。
【符号の説明】
１…基本ユニット素子、
２…Ｎチャネル型ＭＯＳトランジスタ、
３…Ｐチャネル型ＭＯＳトランジスタ、
４…並列に接続された容量及び抵抗を含む回路要素、
５…パルス幅変更回路、
６…ＩＣチップ、
７…遅延線、
８…モニター回路。
Claims (20)
- 等価回路として容量及び抵抗が互いに並列接続された回路要素を含むゲートを有したＭＩＳトランジスタを用いて構成された集積回路部を具備し、
前記ＭＩＳトランジスタには、Ｐチャネル型及びＮチャネル型の双方があり、
前記集積回路部は、前記Ｐチャネル型ＭＩＳトランジスタと前記Ｎチャネル型ＭＩＳトランジスタとを用いて構成されたインバータ、ＮＡＮＤゲート、及びＮＯＲゲートの少なくともいずれか一つのロジックゲート回路を含むことを特徴とする半導体集積回路装置。 - 前記集積回路部は、入力のパルス幅に応じて、この入力のパルス幅を変更するパルス幅変更機能を有することを特徴とする請求項１に記載の半導体集積回路装置。
- 前記集積回路部は、入力のパルス幅に応じて、この入力のパルス幅を縮小するか、該パルスを消滅させるかのいずれかを選択可能なパルス幅変更機能を有することを特徴とする請求項１に記載の半導体集積回路装置。
- 前記集積回路部は、入力のパルス幅に応じて、この入力のパルス幅を維持するか、該パルス幅を縮小するかのいずれかを選択可能なパルス幅変更機能を有することを特徴とする請求項１に記載の半導体集積回路装置。
- 前記集積回路部は、入力のパルス幅に応じて、この入力のパルス幅を維持するか、該パルス幅を縮小するか、該パルスを消滅させるかのいずれかを選択可能なパルス幅変更機能を有することを特徴とする請求項１に記載の半導体集積回路装置。
- 前記集積回路部は、入力のパルス幅に応じて、このパルスを通すか、該パルスを消滅させるかのいずれかを選択可能なフィルタ機能を有することを特徴とする請求項１に記載の半導体集積回路装置。
- 前記集積回路部は、入力のパルス幅に応じて、このパルスの幅を縮小して通すか、該パルスを消滅させるかのいずれかを選択可能なパルス幅変更機能及びフィルタ機能を有することを特徴とする請求項１に記載の半導体集積回路装置。
- 前記集積回路部は、入力のパルス幅に応じて、このパルスのパルス幅を維持して通すか、該パルスのパルス幅を縮小して通すか、該パルスを消滅させるかのいずれかを選択可能なパルス幅変更機能及びフィルタ機能を有することを特徴とする請求項１に記載の半導体集積回路装置。
- 前記集積回路部は、入力のパルス幅に応じて、この入力のパルス幅を維持しつつ前記ロジックゲート回路のゲート遅延量に応じて遅延させるか、該パルスを消滅させるかのいずれかを選択可能な遅延機能及びフィルタ機能を有することを特徴とする請求項１に記載の半導体集積回路装置。
- 前記集積回路部は、入力のパルス幅に応じて、この入力のパルス幅を維持しつつ前記ロジックゲート回路のゲート遅延量に応じて遅延させるか、該パルスのパルス幅を縮小して通すかのいずれかを選択可能な遅延機能及びパルス幅変更機能を有することを特徴とする請求項１に記載の半導体集積回路装置。
- 前記集積回路部は、入力のパルス幅に応じて、この入力のパルス幅を維持しつつ前記ロジックゲート回路のゲート遅延量に応じて遅延させるか、該パルスのパルス幅を縮小して通すか、該パルスを消滅させるかのいずれかを選択可能な遅延機能、パルス幅変更機能及びフィルタ機能を有することを特徴とする請求項１に記載の半導体集積回路装置。
- 前記パルス幅変更機能は、前記ロジックゲート回路のゲート遅延量よりも小さい量でパルス幅を縮小すること特徴とする請求項２乃至請求項５、請求項７、請求項８、請求項１０及び請求項１１いずれか一項に記載の半導体集積回路装置。
- 前記パルス幅変更機能は、前記入力のパルス幅を段階的に縮小する機能を有することを特徴とする請求項１２に記載の半導体集積回路装置。
- 前記段階的に縮小されたパルス幅は、任意に抽出可能であることを特徴とする請求項１３に記載の半導体集積回路装置。
- 前記ロジックゲート回路は、縦続接続されていることを特徴とする請求項１乃至請求項１４いずれか一項に記載の半導体集積回路装置。
- 等価回路として容量及び抵抗が互いに並列接続された回路要素を含むゲートを有したＭＩＳトランジスタを用いて構成された集積回路部を具備し、
前記ＭＩＳトランジスタのゲートは、導電性ポリシリコン層と金属層との積層構造であり、かつ前記導電性ポリシリコン層と前記金属層との界面に、容量成分及び抵抗成分を持つことを特徴とする半導体集積回路装置。 - 前記容量成分及び抵抗成分は、前記導電性ポリシリコン層と前記金属層との界面に存在する絶縁層により得ることを特徴とする請求項１６に記載の半導体集積回路装置。
- 前記ＭＩＳトランジスタにより構成されたモニター回路を半導体集積回路の一部の領域に設け、前記モニター回路を構成する前記ＭＩＳトランジスタの容量成分及び抵抗成分をモニターし、このモニター結果に基づき、前記半導体集積回路に設けられるパルス遅延線のパルス幅の減少量を制御することを特徴とする請求項１６及び請求項１７いずれかに記載の半導体集積回路装置。
- 前記抵抗成分の抵抗は、１０ｋΩ・μｍ2を超えることを特徴とする請求項１６乃至請求項１８いずれか一項に記載の半導体集積回路装置。
- 前記抵抗成分の抵抗は、１０ｋΩ・μｍ2以下であること特徴とする請求項１６乃至請求項１８いずれか一項に記載の半導体集積回路装置。
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