JP3032694B2 - メモリ素子の出力バッファ回路 - Google Patents
メモリ素子の出力バッファ回路Info
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- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
- H03K17/167—Soft switching using parallel switching arrangements
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Description
【０００１】
【産業上の利用分野】本発明はメモリ素子の出力バッフ
ァ回路に関するもので、詳しくはそれぞれ相互対称とな
るように連結された２対のＭＯＳトランジスタにおい
て、充電と放電時の経路がそれぞれ２つずつ形成される
ようにして、出力電圧のレベルに応じて所定の経路を通
じてロードキャパシタンスが充電および放電されるよう
にするメモリ素子の出力バッファ回路に関するものであ
る。
ァ回路に関するもので、詳しくはそれぞれ相互対称とな
るように連結された２対のＭＯＳトランジスタにおい
て、充電と放電時の経路がそれぞれ２つずつ形成される
ようにして、出力電圧のレベルに応じて所定の経路を通
じてロードキャパシタンスが充電および放電されるよう
にするメモリ素子の出力バッファ回路に関するものであ
る。
【０００２】
【従来の技術】一般に、ＭＯＳメモリ素子はＭＯＳトラ
ンジスタで構成された複数のメモリセル（cell）でなっ
ており、前記ＭＯＳトランジスタはメモリマトリックス
を形成している。
ンジスタで構成された複数のメモリセル（cell）でなっ
ており、前記ＭＯＳトランジスタはメモリマトリックス
を形成している。
【０００３】前記のようなメモリ素子に事前に設定され
たアドレス信号とリード制御信号が印加されると、前記
メモリセルから所定のデータがリードされて出力バッフ
ァ回路を通じて出力される。
たアドレス信号とリード制御信号が印加されると、前記
メモリセルから所定のデータがリードされて出力バッフ
ァ回路を通じて出力される。
【０００４】一般の出力回路は、ｐＭＯＳトランジスタ
とｎＭＯＳトランジスタがドレイン（drain ）を共通接
続として相互対称に連結され、ｐＭＯＳトランジスタの
ソース（source）は電源電圧に連結され、ｎＭＯＳトラ
ンジスタのソースはボンディングワイヤ（bonding wir
e）またはリードフレーム（lead frame）のリードワイ
ヤ（lead wire ）によるリードインダクタンス（lead i
nductance ）を通じて接地される。
とｎＭＯＳトランジスタがドレイン（drain ）を共通接
続として相互対称に連結され、ｐＭＯＳトランジスタの
ソース（source）は電源電圧に連結され、ｎＭＯＳトラ
ンジスタのソースはボンディングワイヤ（bonding wir
e）またはリードフレーム（lead frame）のリードワイ
ヤ（lead wire ）によるリードインダクタンス（lead i
nductance ）を通じて接地される。
【０００５】したがって、各々のゲート（gate）に印加
されるデータ信号による前記ｐＭＯＳおよびｎＭＯＳト
ランジスタの動作により前記ドレインの中間点に連結さ
れた出力端子から最終のデータ信号が出力される。一
方、出力バッファ回路の出力端子にはＭＯＳメモリ素子
の標準規格による容量を有するロードキャパシタンス
（load capacitance）が連結されている。
されるデータ信号による前記ｐＭＯＳおよびｎＭＯＳト
ランジスタの動作により前記ドレインの中間点に連結さ
れた出力端子から最終のデータ信号が出力される。一
方、出力バッファ回路の出力端子にはＭＯＳメモリ素子
の標準規格による容量を有するロードキャパシタンス
（load capacitance）が連結されている。
【０００６】したがって、前記のように構成された出力
バッファ回路で前記トランジスタの動作によりロードキ
ャパシタンスがリードインダクタンスを通じて放電され
ると、前記リードインダクタンスで誘導電圧が発生する
こととなる。
バッファ回路で前記トランジスタの動作によりロードキ
ャパシタンスがリードインダクタンスを通じて放電され
ると、前記リードインダクタンスで誘導電圧が発生する
こととなる。
【０００７】ところで、前記誘導電圧はメモリマトリッ
クスに連結された他の回路の基準電圧を変化させるだけ
でなく、特に１つのメモリ素子内に複数の出力バッファ
が結合されている場合は、複数の誘導電圧が同時に発生
して、数１００ミリボルトの高電圧となることがある。
したがって前記のような急激な誘導電圧の変化によりバ
ッファ回路の出力信号が歪曲されることとなった。
クスに連結された他の回路の基準電圧を変化させるだけ
でなく、特に１つのメモリ素子内に複数の出力バッファ
が結合されている場合は、複数の誘導電圧が同時に発生
して、数１００ミリボルトの高電圧となることがある。
したがって前記のような急激な誘導電圧の変化によりバ
ッファ回路の出力信号が歪曲されることとなった。
【０００８】図３は前記の問題を解決するための従来の
技術による誘導電圧減少回路で、データ信号およびイン
バータ（１２）で反転された出力ディスエーブル（outp
ut disable：OD）信号の入力を受けてＮＡＮＤ演算する
ＮＡＮＤゲート（１１）と、前記データ信号およびＯＤ
信号の入力を受けてＮＯＲ演算する第１ＮＯＲゲート
（１３）と、インバータ（１４）（１５）を順次経たデ
ータ信号と前記インバータ（１４）（１５）を経なかっ
たデータ信号およびＯＤ信号の入力を受けてＮＯＲ演算
する第２ＮＯＲゲート（１６）と、ゲートが前記ＮＡＮ
Ｄゲート（１１）の出力端子に連結されソースが電源電
圧（Ｖｄｄ）に連結されドレインが後述する第１ｎＭＯ
Ｓトランジスタ（１８）のドレインに連結されてＯＮ／
ＯＦＦ動作をするｐＭＯＳトランジスタ（１７）と、ゲ
ートが前記第１ＮＯＲゲート（１３）の出力端子に連結
されソースがリードインダクタンス（１９）を通じて接
地されドレインが前記ｐＭＯＳトランジスタ（１７）の
ドレインに連結されてＯＮ／ＯＦＦ動作をする第１ｎＭ
ＯＳトランジスタ（１８）と、ゲートが前記第２ＮＯＲ
ゲート（１６）の出力端子に連結されドレインとソース
が前記第１ｎＭＯＳトランジスタ（１８）のドレインと
ソースにそれぞれ連結されてＯＮ／ＯＦＦ動作をする第
２ｎＭＯＳトランジスタ（２０）とから構成されてい
る。
技術による誘導電圧減少回路で、データ信号およびイン
バータ（１２）で反転された出力ディスエーブル（outp
ut disable：OD）信号の入力を受けてＮＡＮＤ演算する
ＮＡＮＤゲート（１１）と、前記データ信号およびＯＤ
信号の入力を受けてＮＯＲ演算する第１ＮＯＲゲート
（１３）と、インバータ（１４）（１５）を順次経たデ
ータ信号と前記インバータ（１４）（１５）を経なかっ
たデータ信号およびＯＤ信号の入力を受けてＮＯＲ演算
する第２ＮＯＲゲート（１６）と、ゲートが前記ＮＡＮ
Ｄゲート（１１）の出力端子に連結されソースが電源電
圧（Ｖｄｄ）に連結されドレインが後述する第１ｎＭＯ
Ｓトランジスタ（１８）のドレインに連結されてＯＮ／
ＯＦＦ動作をするｐＭＯＳトランジスタ（１７）と、ゲ
ートが前記第１ＮＯＲゲート（１３）の出力端子に連結
されソースがリードインダクタンス（１９）を通じて接
地されドレインが前記ｐＭＯＳトランジスタ（１７）の
ドレインに連結されてＯＮ／ＯＦＦ動作をする第１ｎＭ
ＯＳトランジスタ（１８）と、ゲートが前記第２ＮＯＲ
ゲート（１６）の出力端子に連結されドレインとソース
が前記第１ｎＭＯＳトランジスタ（１８）のドレインと
ソースにそれぞれ連結されてＯＮ／ＯＦＦ動作をする第
２ｎＭＯＳトランジスタ（２０）とから構成されてい
る。
【０００９】前記のように構成された従来技術によるバ
ッファの動作を添付図面に基づいて説明すると次のよう
である。
ッファの動作を添付図面に基づいて説明すると次のよう
である。
【００１０】まず、ロジックハイであるＯＤ信号が入力
されると、前記ＯＤ信号はインバータ（１２）でロジッ
クローに反転されてＮＡＮＤゲート（１１）に入力され
る。
されると、前記ＯＤ信号はインバータ（１２）でロジッ
クローに反転されてＮＡＮＤゲート（１１）に入力され
る。
【００１１】したがって、ＮＡＮＤゲート（１１）は他
側に入力されるデータ信号にかかわらずハイ信号を出力
してｐＭＯＳトランジスタ（１７）をオフさせる。
側に入力されるデータ信号にかかわらずハイ信号を出力
してｐＭＯＳトランジスタ（１７）をオフさせる。
【００１２】そして、第１ＮＯＲゲート（１３）は前記
ハイであるＯＤ信号が一側に入力されるので、他側に入
力されるデータ信号にかかわらずロー信号を出力するこ
ととなる。したがって、第１ｎＭＯＳトランジスタ（１
８）がオフされる。
ハイであるＯＤ信号が一側に入力されるので、他側に入
力されるデータ信号にかかわらずロー信号を出力するこ
ととなる。したがって、第１ｎＭＯＳトランジスタ（１
８）がオフされる。
【００１３】また、第２ＮＯＲゲート（１６）も前記第
１ＮＯＲゲート（１３）と同様にロー信号を出力して第
２ｎＭＯＳトランジスタ（２０）をオフさせる。したが
って、前記ＯＤ信号がハイであると、前記回路はオフさ
れ、出力がディスエーブルされる。
１ＮＯＲゲート（１３）と同様にロー信号を出力して第
２ｎＭＯＳトランジスタ（２０）をオフさせる。したが
って、前記ＯＤ信号がハイであると、前記回路はオフさ
れ、出力がディスエーブルされる。
【００１４】しかしながら、ＯＤ信号がローでありデー
タ信号がハイとなると、前記ＮＡＮＤゲート（１１）の
出力信号がローとなってｐＭＯＳトランジスタ（１７）
がターンオンされる。
タ信号がハイとなると、前記ＮＡＮＤゲート（１１）の
出力信号がローとなってｐＭＯＳトランジスタ（１７）
がターンオンされる。
【００１５】反面、第１ＮＯＲゲート（１３）および第
２ＮＯＲゲート（１６）の出力信号はそれぞれローとな
り、第１、第２ｎＭＯＳトランジスタ（１８）（２０）
がそれぞれオフされる。したがって、電源電圧（Ｖｄ
ｄ）が前記ターンオンされたｐＭＯＳトランジスタ（１
７）を通じてロードキャパシタンス（Ｃ）に充電される
ことにより出力端子の端子電圧（Ｖｏｕｔ）は電源電圧
（Ｖｄｄ）と同じになる。
２ＮＯＲゲート（１６）の出力信号はそれぞれローとな
り、第１、第２ｎＭＯＳトランジスタ（１８）（２０）
がそれぞれオフされる。したがって、電源電圧（Ｖｄ
ｄ）が前記ターンオンされたｐＭＯＳトランジスタ（１
７）を通じてロードキャパシタンス（Ｃ）に充電される
ことにより出力端子の端子電圧（Ｖｏｕｔ）は電源電圧
（Ｖｄｄ）と同じになる。
【００１６】一方、前記のような状態で、信号がハイか
らローに変わると、ＮＡＮＤゲート（１１）の出力信号
がハイとなって前記ｐＭＯＳトランジスタ（１７）がオ
フされ、第１ＮＯＲゲート（１３）の出力信号はハイに
変わって第１ｎＭＯＳトランジスタ（１８）をターンオ
ンさせる。
らローに変わると、ＮＡＮＤゲート（１１）の出力信号
がハイとなって前記ｐＭＯＳトランジスタ（１７）がオ
フされ、第１ＮＯＲゲート（１３）の出力信号はハイに
変わって第１ｎＭＯＳトランジスタ（１８）をターンオ
ンさせる。
【００１７】そして、第２ＮＯＲゲート（１６）では、
前記データ信号がインバータ（１４）（１５）を順次通
過することにより一定期間（τ）遅延されるので、前記
第１ＮＯＲゲート（１３）より一定期間（τ）遅延され
てからハイに変わることとなる。したがって、第２ｎＭ
ＯＳトランジスタ（２０）は前記第１ｎＭＯＳトランジ
スタ（１８）がターンオンされてから一定期間（τ）経
過した後にターンオンされる。
前記データ信号がインバータ（１４）（１５）を順次通
過することにより一定期間（τ）遅延されるので、前記
第１ＮＯＲゲート（１３）より一定期間（τ）遅延され
てからハイに変わることとなる。したがって、第２ｎＭ
ＯＳトランジスタ（２０）は前記第１ｎＭＯＳトランジ
スタ（１８）がターンオンされてから一定期間（τ）経
過した後にターンオンされる。
【００１８】したがって、ロードキャパシタンス（Ｃ）
の電荷はまず第１ｎＭＯＳトランジスタ（１８）を通じ
て放電される。次いで、一定期間（τ）が経過すると、
前記第２ｎＭＯＳトランジスタ（２０）だけによる放電
が始まる。この際に、前記第１、第２ｎＭＯＳトランジ
スタ（１８）（２０）に流れる電流の波形は図４Ａおよ
び図４Ｂに示すようである。
の電荷はまず第１ｎＭＯＳトランジスタ（１８）を通じ
て放電される。次いで、一定期間（τ）が経過すると、
前記第２ｎＭＯＳトランジスタ（２０）だけによる放電
が始まる。この際に、前記第１、第２ｎＭＯＳトランジ
スタ（１８）（２０）に流れる電流の波形は図４Ａおよ
び図４Ｂに示すようである。
【００１９】すなわち、第１ｎＭＯＳトランジスタ（１
８）にはオン−タイム（on-time ）ΔＴ１の間電流（ｉ
１８）がピーク値Ｉ１で流れ、第２ｎＭＯＳトランジス
タ（２０）には前記第１ｎＭＯＳトランジスタ（１８）
よりτだけ短いオン−タイムΔＴ２の間電流（ｉ２０）
がピーク値Ｉ２で流れることとなる。
８）にはオン−タイム（on-time ）ΔＴ１の間電流（ｉ
１８）がピーク値Ｉ１で流れ、第２ｎＭＯＳトランジス
タ（２０）には前記第１ｎＭＯＳトランジスタ（１８）
よりτだけ短いオン−タイムΔＴ２の間電流（ｉ２０）
がピーク値Ｉ２で流れることとなる。
【００２０】前記のような出力バッファ回路のリードイ
ンダクタンス（１９）に流れる全体電流（ｉｓ）は前記
第１、第２ｎＭＯＳトランジスタ（１８）（２０）に流
れる電流ｉ１８およびｉ２０の合となるので、全体電流
（ｉｓ）は、図４に示すように、オン−タイムΔＴ３の
間流れ、ピーク値は前記第１ｎＭＯＳトランジスタ（１
８）でのピーク値Ｉ１と同じである。
ンダクタンス（１９）に流れる全体電流（ｉｓ）は前記
第１、第２ｎＭＯＳトランジスタ（１８）（２０）に流
れる電流ｉ１８およびｉ２０の合となるので、全体電流
（ｉｓ）は、図４に示すように、オン−タイムΔＴ３の
間流れ、ピーク値は前記第１ｎＭＯＳトランジスタ（１
８）でのピーク値Ｉ１と同じである。
【００２１】以上説明したように、従来の出力バッファ
回路では、第１、第２ｎＭＯＳトランジスタ（１８）
（２０）の大きさにより前記遅延時間（τ）が調整可能
になるので、前記遅延時間（τ）を調整すると、ロード
インダクタンス（１９）から発生する誘導電圧により電
流のピーク値を低めることとなる。したがって、ピーク
電圧の急激な変動による出力信号の歪曲を防止すること
ができることとなる。
回路では、第１、第２ｎＭＯＳトランジスタ（１８）
（２０）の大きさにより前記遅延時間（τ）が調整可能
になるので、前記遅延時間（τ）を調整すると、ロード
インダクタンス（１９）から発生する誘導電圧により電
流のピーク値を低めることとなる。したがって、ピーク
電圧の急激な変動による出力信号の歪曲を防止すること
ができることとなる。
【００２２】
【発明が解決しようとする課題】しかしながら、前記従
来の技術による出力バッファ回路において、スピードが
遅くならない範囲での遅延時間（通常、３〜４ｎｓ）で
は、前記第１、第２ｎＭＯＳトランジスタ（１８）（２
０）がほとんど同時にオンとなる場合が大部分を占める
ので、図２に示すように、実際には電流のピーク値を低
めるのに大きい効果がない。
来の技術による出力バッファ回路において、スピードが
遅くならない範囲での遅延時間（通常、３〜４ｎｓ）で
は、前記第１、第２ｎＭＯＳトランジスタ（１８）（２
０）がほとんど同時にオンとなる場合が大部分を占める
ので、図２に示すように、実際には電流のピーク値を低
めるのに大きい効果がない。
【００２３】したがって、本発明の目的は、それぞれ相
互対称となるように連結された２対のＭＯＳトランジス
タにおいて、充電と放電時の経路がそれぞれ２つずつ形
成されるようにし、出力電圧のレベルに応じて所定の経
路を通じてロードキャパシタンスが充電および放電され
るようにし、リードインダクタンスから発生される誘導
電圧の急激な変化を防止して出力データ信号の歪曲を防
止する出力バッファ回路を提供することである。
互対称となるように連結された２対のＭＯＳトランジス
タにおいて、充電と放電時の経路がそれぞれ２つずつ形
成されるようにし、出力電圧のレベルに応じて所定の経
路を通じてロードキャパシタンスが充電および放電され
るようにし、リードインダクタンスから発生される誘導
電圧の急激な変化を防止して出力データ信号の歪曲を防
止する出力バッファ回路を提供することである。
【００２４】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、２つの並列回路を形成している第１、第
２スイッチング手段が出力端子の電圧レベルに応じてそ
れぞれ選択されて出力端子に連結されたロードキャパシ
タンスを充電させるプルアップパス（path）と、２つの
並列回路を形成している第３、第４スイッチング手段が
出力端子の電圧レベルに応じてそれぞれ選択されてロー
ドインダクタンスを通じてロードキャパシタンスを放電
させるプルダウンパスとを含む。
に、本発明は、２つの並列回路を形成している第１、第
２スイッチング手段が出力端子の電圧レベルに応じてそ
れぞれ選択されて出力端子に連結されたロードキャパシ
タンスを充電させるプルアップパス（path）と、２つの
並列回路を形成している第３、第４スイッチング手段が
出力端子の電圧レベルに応じてそれぞれ選択されてロー
ドインダクタンスを通じてロードキャパシタンスを放電
させるプルダウンパスとを含む。
【００２５】
【実施例】本発明による出力バッファは、図１に示すよ
うに、データ信号および出力イネーブル（output enabl
e ：OE）信号の入力を受けて出力端子であるパッド（pa
d）に連結されたロードキャパシタンス（Ｃ）が充電さ
れるようにするプルアップパス（pull-up path）（１０
０）と、データ信号およびＯＥ信号の入力を受けてパッ
ドに連結された前記ロードキャパシタンス（Ｃ）が放電
されるようにするプルダウンパス（pull-down path）２
００とから構成される。
うに、データ信号および出力イネーブル（output enabl
e ：OE）信号の入力を受けて出力端子であるパッド（pa
d）に連結されたロードキャパシタンス（Ｃ）が充電さ
れるようにするプルアップパス（pull-up path）（１０
０）と、データ信号およびＯＥ信号の入力を受けてパッ
ドに連結された前記ロードキャパシタンス（Ｃ）が放電
されるようにするプルダウンパス（pull-down path）２
００とから構成される。
【００２６】ここで、前記プルアップパス（１００）
は、データ信号とインバータ（１０１）で反転されて入
力されるＯＥ信号をＮＯＲ演算する第１ＮＯＲゲート
（１０２）と、インバータ（１０１）で反転されて入力
されるＯＥ信号と出力端子であるパッドの信号の入力を
受けてＮＯＲ演算する第２ＮＯＲゲート（１０７）と、
前記第２ＮＯＲゲート（１０７）の出力信号を反転させ
るインバータ（１０８）と、ソースとドレインがそれぞ
れ連結された１対のｎＭＯＳトランジスタとｐＭＯＳト
ランジスタで、ソースが前記第１ＮＯＲゲート（１０
２）の出力端子に連結されドレインがインバータ（１０
９）に連結され、ｎＭＯＳトランジスタのゲートが前記
第２ＮＯＲゲート（１０７）の出力信号を反転させるイ
ンバータ（１０８）に連結されｐＭＯＳトランジスタの
ゲートは前記第２ＮＯＲゲート（１０７）の出力端子に
直接連結されてスイッチング作用をする第１トランスミ
ッションゲート（transmission gate ）（１０３）と、
ソースとドレインがそれぞれ連結された１対のｎＭＯＳ
トランジスタとｐＭＯＳトランジスタで、ソースが前記
第１ＮＯＲゲート（１０２）の出力端子に連結されドレ
インがインバータ（１１０）に連結され、ｎＭＯＳトラ
ンジスタのゲートは第２ＮＯＲゲート（１０７）の出力
端子に直接連結されｐＭＯＳトランジスタのゲートは前
記第２ＮＯＲゲート（１０７）の出力信号を反転させる
インバータ（１０８）に連結されてスイッチング作用を
する第２トランスミッションゲート（１０４）と、ゲー
トが第２ＮＯＲゲート（１０７）の出力端子に直接連結
されドレインは前記第１トランスミッションゲート（１
０３）の出力端子に連結されソースは接地されているフ
ローティング（floating）防止用ｎＭＯＳトランジスタ
（１０５）と、ゲートが第２ＮＯＲゲート（１０７）の
出力信号を反転させるインバータ（１０８）に連結され
ドレインは前記第２トランスミッションゲート（１０
４）の出力端子に連結されソースは接地されているフロ
ーティング防止用ｎＭＯＳトランジスタ（１０６）と、
前記第１トランスミッションゲート（１０３）の出力信
号を反転させるインバータ（１０９）と、前記第２トラ
ンスミッションゲート（１０４）の出力信号を反転させ
るインバータ（１１０）と、前記インバータ（１０９）
の出力端子がゲートに連結されソースは電源電圧（Ｖｃ
ｃ）に連結されドレインは後述する第１ｎＭＯＳトラン
ジスタ（２１０）のドレインに連結されてオン／オフ動
作をする第１ｐＭＯＳトランジスタ（１１１）と、前記
インバータ（１１０）の出力端子がゲートに連結されソ
ースは電源電圧（Ｖｃｃ）に連結されドレインは後述す
る第２ｎＭＯＳトランジスタ（２１１）のドレインに連
結されてオン／オフ動作をする第２ｐＭＯＳトランジス
タ（１１２）とから構成される。
は、データ信号とインバータ（１０１）で反転されて入
力されるＯＥ信号をＮＯＲ演算する第１ＮＯＲゲート
（１０２）と、インバータ（１０１）で反転されて入力
されるＯＥ信号と出力端子であるパッドの信号の入力を
受けてＮＯＲ演算する第２ＮＯＲゲート（１０７）と、
前記第２ＮＯＲゲート（１０７）の出力信号を反転させ
るインバータ（１０８）と、ソースとドレインがそれぞ
れ連結された１対のｎＭＯＳトランジスタとｐＭＯＳト
ランジスタで、ソースが前記第１ＮＯＲゲート（１０
２）の出力端子に連結されドレインがインバータ（１０
９）に連結され、ｎＭＯＳトランジスタのゲートが前記
第２ＮＯＲゲート（１０７）の出力信号を反転させるイ
ンバータ（１０８）に連結されｐＭＯＳトランジスタの
ゲートは前記第２ＮＯＲゲート（１０７）の出力端子に
直接連結されてスイッチング作用をする第１トランスミ
ッションゲート（transmission gate ）（１０３）と、
ソースとドレインがそれぞれ連結された１対のｎＭＯＳ
トランジスタとｐＭＯＳトランジスタで、ソースが前記
第１ＮＯＲゲート（１０２）の出力端子に連結されドレ
インがインバータ（１１０）に連結され、ｎＭＯＳトラ
ンジスタのゲートは第２ＮＯＲゲート（１０７）の出力
端子に直接連結されｐＭＯＳトランジスタのゲートは前
記第２ＮＯＲゲート（１０７）の出力信号を反転させる
インバータ（１０８）に連結されてスイッチング作用を
する第２トランスミッションゲート（１０４）と、ゲー
トが第２ＮＯＲゲート（１０７）の出力端子に直接連結
されドレインは前記第１トランスミッションゲート（１
０３）の出力端子に連結されソースは接地されているフ
ローティング（floating）防止用ｎＭＯＳトランジスタ
（１０５）と、ゲートが第２ＮＯＲゲート（１０７）の
出力信号を反転させるインバータ（１０８）に連結され
ドレインは前記第２トランスミッションゲート（１０
４）の出力端子に連結されソースは接地されているフロ
ーティング防止用ｎＭＯＳトランジスタ（１０６）と、
前記第１トランスミッションゲート（１０３）の出力信
号を反転させるインバータ（１０９）と、前記第２トラ
ンスミッションゲート（１０４）の出力信号を反転させ
るインバータ（１１０）と、前記インバータ（１０９）
の出力端子がゲートに連結されソースは電源電圧（Ｖｃ
ｃ）に連結されドレインは後述する第１ｎＭＯＳトラン
ジスタ（２１０）のドレインに連結されてオン／オフ動
作をする第１ｐＭＯＳトランジスタ（１１１）と、前記
インバータ（１１０）の出力端子がゲートに連結されソ
ースは電源電圧（Ｖｃｃ）に連結されドレインは後述す
る第２ｎＭＯＳトランジスタ（２１１）のドレインに連
結されてオン／オフ動作をする第２ｐＭＯＳトランジス
タ（１１２）とから構成される。
【００２７】そして、前記プルダウンパス（２００）
は、データ信号とＯＥ信号をＮＡＮＤ演算する第１ＮＡ
ＮＤゲート（２０１）と、ＯＥ信号と出力端子であるパ
ッドの信号の入力を受けてＮＡＮＤ演算する第２ＮＡＮ
Ｄゲート（２０６）と、前記第２ＮＡＮＤゲート（２０
６）の出力信号を反転させるインバータ（２０７）と、
ソースとドレインがそれぞれ連結された１対のｎＭＯＳ
トランジスタとｐＭＯＳトランジスタで、ソースが前記
第１ＮＡＮＤゲート（２０１）の出力端子に連結されド
レインがインバータ（２０８）に連結され、ｎＭＯＳト
ランジスタのゲートが前記第２ＮＡＮＤゲート（２０
６）の出力信号を反転させるインバータ（２０７）に連
結され、ｐＭＯＳトランジスタのゲートは前記第２ＮＡ
ＮＤゲート（２０６）の出力端子に直接連結されてスイ
ッチング作用をする第３トランスミッションゲート（２
０２）と、ソースとドレインがそれぞれ連結された１対
のｎＭＯＳトランジスタとｐＭＯＳトランジスタで、ソ
ースが前記第１ＮＡＮＤゲート（２０１）の出力端子に
連結され、ドレインがインバータ（２０９）に連結さ
れ、ｎＭＯＳトランジスタのゲートは第２ＮＡＮＤゲー
ト（２０６）の出力端子に直接連結されｐＭＯＳトラン
ジスタのゲートは前記第２ＮＡＮＤゲート（２０６）の
出力信号を反転させるインバータ（２０７）に連結され
てスイッチング作用をする第４トランスミッションゲー
ト（２０３）と、ゲートがインバータ（２０７）の出力
端子に連結されドレインは前記第３トランスミッション
ゲート（２０２）の出力端子に連結されソースは電源電
圧（Ｖｃｃ）に連結されるフローティング防止用ｐＭＯ
Ｓトランジスタ（２０４）と、ゲートが第２ＮＡＮＤゲ
ート（２０６）の出力端子に連結されドレインは前記第
４のトランスミッションゲート（２０３）の出力端子に
連結されソースは電源電圧（Ｖｃｃ）に連結されるフロ
ーティング防止用ｐＭＯＳトランジスタ（２０５）と、
前記第３トランスミッションゲート（２０２）の出力信
号を反転させるインバータ（２０８）と、前記第４トラ
ンスミッションゲート（２０３）の出力信号を反転させ
るインバータ（２０９）と、前記インバータ（２０８）
の出力端子がゲートに連結されドレインは前記第１ｐＭ
ＯＳトランジスタ（１１１）のドレインに連結されソー
スは接地されてオン／オフ動作をする第１ｎＭＯＳトラ
ンジスタ（２１０）と、前記インバータ（２０９）の出
力端子がゲートに連結されドレインは前記第２ｐＭＯＳ
トランジスタ（１１２）のドレインに連結されソースは
接地されてオン／オフ動作をする第２ｎＭＯＳトランジ
スタ（２１１）とから構成される。
は、データ信号とＯＥ信号をＮＡＮＤ演算する第１ＮＡ
ＮＤゲート（２０１）と、ＯＥ信号と出力端子であるパ
ッドの信号の入力を受けてＮＡＮＤ演算する第２ＮＡＮ
Ｄゲート（２０６）と、前記第２ＮＡＮＤゲート（２０
６）の出力信号を反転させるインバータ（２０７）と、
ソースとドレインがそれぞれ連結された１対のｎＭＯＳ
トランジスタとｐＭＯＳトランジスタで、ソースが前記
第１ＮＡＮＤゲート（２０１）の出力端子に連結されド
レインがインバータ（２０８）に連結され、ｎＭＯＳト
ランジスタのゲートが前記第２ＮＡＮＤゲート（２０
６）の出力信号を反転させるインバータ（２０７）に連
結され、ｐＭＯＳトランジスタのゲートは前記第２ＮＡ
ＮＤゲート（２０６）の出力端子に直接連結されてスイ
ッチング作用をする第３トランスミッションゲート（２
０２）と、ソースとドレインがそれぞれ連結された１対
のｎＭＯＳトランジスタとｐＭＯＳトランジスタで、ソ
ースが前記第１ＮＡＮＤゲート（２０１）の出力端子に
連結され、ドレインがインバータ（２０９）に連結さ
れ、ｎＭＯＳトランジスタのゲートは第２ＮＡＮＤゲー
ト（２０６）の出力端子に直接連結されｐＭＯＳトラン
ジスタのゲートは前記第２ＮＡＮＤゲート（２０６）の
出力信号を反転させるインバータ（２０７）に連結され
てスイッチング作用をする第４トランスミッションゲー
ト（２０３）と、ゲートがインバータ（２０７）の出力
端子に連結されドレインは前記第３トランスミッション
ゲート（２０２）の出力端子に連結されソースは電源電
圧（Ｖｃｃ）に連結されるフローティング防止用ｐＭＯ
Ｓトランジスタ（２０４）と、ゲートが第２ＮＡＮＤゲ
ート（２０６）の出力端子に連結されドレインは前記第
４のトランスミッションゲート（２０３）の出力端子に
連結されソースは電源電圧（Ｖｃｃ）に連結されるフロ
ーティング防止用ｐＭＯＳトランジスタ（２０５）と、
前記第３トランスミッションゲート（２０２）の出力信
号を反転させるインバータ（２０８）と、前記第４トラ
ンスミッションゲート（２０３）の出力信号を反転させ
るインバータ（２０９）と、前記インバータ（２０８）
の出力端子がゲートに連結されドレインは前記第１ｐＭ
ＯＳトランジスタ（１１１）のドレインに連結されソー
スは接地されてオン／オフ動作をする第１ｎＭＯＳトラ
ンジスタ（２１０）と、前記インバータ（２０９）の出
力端子がゲートに連結されドレインは前記第２ｐＭＯＳ
トランジスタ（１１２）のドレインに連結されソースは
接地されてオン／オフ動作をする第２ｎＭＯＳトランジ
スタ（２１１）とから構成される。
【００２８】一方、前記フローティング防止用ｎＭＯＳ
トランジスタ（１０５）（１０６）とｐＭＯＳトランジ
スタ（２０４）（２０５）は、各々のドレインに連結さ
れたトランスミッションゲート（１０３、１０４、２０
２、２０３）が選択されなくて待機状態（stand-by）に
あるとき、前記トランスミッションゲート（１０３、１
０４、２０２、２０３）の出力信号がフローティングさ
れることを防止する役割をすることとなる。
トランジスタ（１０５）（１０６）とｐＭＯＳトランジ
スタ（２０４）（２０５）は、各々のドレインに連結さ
れたトランスミッションゲート（１０３、１０４、２０
２、２０３）が選択されなくて待機状態（stand-by）に
あるとき、前記トランスミッションゲート（１０３、１
０４、２０２、２０３）の出力信号がフローティングさ
れることを防止する役割をすることとなる。
【００２９】そして、出力端子であるパッドは前記第２
ＮＯＲゲート（１０７）、第２ＮＡＮＤゲート（２０
６）の入力端子に連結され、かつ、前記第１ｐＭＯＳト
ランジスタ（１１１）および第１ｎＭＯＳトランジスタ
（２１０）のドレイン共通接続点と第２ｐＭＯＳトラン
ジスタ（１１２）および第２ｎＭＯＳトランジスタ（２
１１）のドレイン共通接続点に連結される。
ＮＯＲゲート（１０７）、第２ＮＡＮＤゲート（２０
６）の入力端子に連結され、かつ、前記第１ｐＭＯＳト
ランジスタ（１１１）および第１ｎＭＯＳトランジスタ
（２１０）のドレイン共通接続点と第２ｐＭＯＳトラン
ジスタ（１１２）および第２ｎＭＯＳトランジスタ（２
１１）のドレイン共通接続点に連結される。
【００３０】このように構成された本発明による出力バ
ッファ回路の動作過程を添付図面に基づいて説明すると
次のようである。
ッファ回路の動作過程を添付図面に基づいて説明すると
次のようである。
【００３１】まず、出力イネーブル（ＯＥ）信号がロジ
ックローであると、プルアップパス（１００）ではイン
バータ（１０１）でロジックハイに反転された前記ＯＥ
信号が第１、第２ＮＯＲゲート（１０２）（１０７）に
入力され、前記第１、第２ＮＯＲゲート（１０２）（１
０７）の出力信号は他側の入力信号にかかわらずローと
なる。
ックローであると、プルアップパス（１００）ではイン
バータ（１０１）でロジックハイに反転された前記ＯＥ
信号が第１、第２ＮＯＲゲート（１０２）（１０７）に
入力され、前記第１、第２ＮＯＲゲート（１０２）（１
０７）の出力信号は他側の入力信号にかかわらずローと
なる。
【００３２】この際に、第１トランスミッションゲート
（１０３）では前記第２ＮＯＲゲート（１０７）の出力
信号がローがｐＭＯＳトランジスタのゲートに印加さ
れ、前記第２ＮＯＲゲート（１０７）の出力信号がイン
バータ（１０８）でハイに反転された信号がｎＭＯＳト
ランジスタのゲートに印加されるので、前記第１トラン
スミッションゲート（１０３）はオンとなったスイッチ
の役割をすることとなる。
（１０３）では前記第２ＮＯＲゲート（１０７）の出力
信号がローがｐＭＯＳトランジスタのゲートに印加さ
れ、前記第２ＮＯＲゲート（１０７）の出力信号がイン
バータ（１０８）でハイに反転された信号がｎＭＯＳト
ランジスタのゲートに印加されるので、前記第１トラン
スミッションゲート（１０３）はオンとなったスイッチ
の役割をすることとなる。
【００３３】したがって、前記第１トランスミッション
ゲート（１０３）が前記第１ＮＯＲゲート（１０２）の
出力信号であるローをインバータ（１０９）に伝達し、
インバータ（１０９）は前記伝達されたロー信号をハイ
信号に反転させる。したがって、前記インバータ（１０
９）のハイ信号がゲートに印加されることにより第１ｐ
ＭＯＳトランジスタ（１１１）はオフされる。
ゲート（１０３）が前記第１ＮＯＲゲート（１０２）の
出力信号であるローをインバータ（１０９）に伝達し、
インバータ（１０９）は前記伝達されたロー信号をハイ
信号に反転させる。したがって、前記インバータ（１０
９）のハイ信号がゲートに印加されることにより第１ｐ
ＭＯＳトランジスタ（１１１）はオフされる。
【００３４】そして、第２トランスミッションゲート
（１０４）では前記第２ＮＯＲゲート（１０７）の出力
信号であるローがｎＭＯＳトランジスタのゲートに印加
され、前記第２ＮＯＲゲート（１０７）の出力信号がイ
ンバータ（１０８）でハイに反転された信号がｐＭＯＳ
トランジスタのゲートに印加されることにより前記第２
トランスミッションゲート（１０４）がオフされる。
（１０４）では前記第２ＮＯＲゲート（１０７）の出力
信号であるローがｎＭＯＳトランジスタのゲートに印加
され、前記第２ＮＯＲゲート（１０７）の出力信号がイ
ンバータ（１０８）でハイに反転された信号がｐＭＯＳ
トランジスタのゲートに印加されることにより前記第２
トランスミッションゲート（１０４）がオフされる。
【００３５】一方、プルダウンパス（２００）では、出
力イネーブル（ＯＥ）信号がローであると、第１、第２
ＮＡＮＤゲート（２０１）（２０６）の出力信号は他側
の入力信号にかかわらずハイとなる。この際に、第３ト
ランスミッションゲート（２０２）では、前記第２ＮＡ
ＮＤゲート（２０６）の出力信号であるハイがｐＭＯＳ
トランジスタのゲートに印加され、前記第２ＮＡＮＤゲ
ート（２０６）の出力信号がインバータ（２０７）で反
転された信号がｎＭＯＳトランジスタのゲートに印加さ
れるので、前記第３トランスミッションゲート（２０
２）がオフとなる。
力イネーブル（ＯＥ）信号がローであると、第１、第２
ＮＡＮＤゲート（２０１）（２０６）の出力信号は他側
の入力信号にかかわらずハイとなる。この際に、第３ト
ランスミッションゲート（２０２）では、前記第２ＮＡ
ＮＤゲート（２０６）の出力信号であるハイがｐＭＯＳ
トランジスタのゲートに印加され、前記第２ＮＡＮＤゲ
ート（２０６）の出力信号がインバータ（２０７）で反
転された信号がｎＭＯＳトランジスタのゲートに印加さ
れるので、前記第３トランスミッションゲート（２０
２）がオフとなる。
【００３６】そして、第４トランスミッションゲート
（２０３）では、前記第２ＮＡＮＤゲート（２０６）の
出力信号がインバータ（２０７）でローに反転された信
号がｐＭＯＳトランジスタのゲートに印加されることに
より、前記第４トランスミッションゲート（２０３）が
オンとなったスイッチの役割をすることとなる。
（２０３）では、前記第２ＮＡＮＤゲート（２０６）の
出力信号がインバータ（２０７）でローに反転された信
号がｐＭＯＳトランジスタのゲートに印加されることに
より、前記第４トランスミッションゲート（２０３）が
オンとなったスイッチの役割をすることとなる。
【００３７】したがって、第４トランスミッションゲー
ト（２０３）が第１ＮＡＮＤゲート（２０１）の出力信
号であるハイをインバータ（２０９）に伝達し、インバ
ータ（２０９）は前記伝達されたハイ信号をロー信号に
反転させる。これにより、ロー信号がゲートに印加され
た第２ｎＭＯＳトランジスタ（２１１）がオフされる。
このようにＯＥ信号がローであると、本発明による出力
バッファ回路は動作しない。
ト（２０３）が第１ＮＡＮＤゲート（２０１）の出力信
号であるハイをインバータ（２０９）に伝達し、インバ
ータ（２０９）は前記伝達されたハイ信号をロー信号に
反転させる。これにより、ロー信号がゲートに印加され
た第２ｎＭＯＳトランジスタ（２１１）がオフされる。
このようにＯＥ信号がローであると、本発明による出力
バッファ回路は動作しない。
【００３８】そして、ＯＥ信号がハイでありデータ信号
がローであると、第１ＮＯＲゲート（１０２）の出力信
号はハイとなる。この際に、以前の出力信号の状態がロ
ーであると、第２ＮＯＲゲート（１０７）の出力信号も
ハイとなる。したがって、第２トランスミッションゲー
ト（１０４）のｎＭＯＳトランジスタのゲートにはハイ
信号が印加され、ｐＭＯＳトランジスタのゲートにはロ
ー信号が印加されるので前記第２トランスミッションゲ
ート（１０４）がオンとなる反面、第１トランスミッシ
ョンゲート（１０３）はオフとなる。
がローであると、第１ＮＯＲゲート（１０２）の出力信
号はハイとなる。この際に、以前の出力信号の状態がロ
ーであると、第２ＮＯＲゲート（１０７）の出力信号も
ハイとなる。したがって、第２トランスミッションゲー
ト（１０４）のｎＭＯＳトランジスタのゲートにはハイ
信号が印加され、ｐＭＯＳトランジスタのゲートにはロ
ー信号が印加されるので前記第２トランスミッションゲ
ート（１０４）がオンとなる反面、第１トランスミッシ
ョンゲート（１０３）はオフとなる。
【００３９】したがって、前記第２トランスミッション
ゲート（１０４）が前記第１ＮＯＲゲート（１０２）の
出力信号であるハイをインバータ（１１０）に伝達する
こととなる。
ゲート（１０４）が前記第１ＮＯＲゲート（１０２）の
出力信号であるハイをインバータ（１１０）に伝達する
こととなる。
【００４０】続けて、前記インバータ（１１０）でロー
に反転された信号が第２ｐＭＯＳトランジスタ（１１
２）のゲートに印加されると、前記第２ｐＭＯＳトラン
ジスタ（１１２）がオンとなり、パッドに連結されたロ
ードキャパシタンス（Ｃ）が充電され始める。
に反転された信号が第２ｐＭＯＳトランジスタ（１１
２）のゲートに印加されると、前記第２ｐＭＯＳトラン
ジスタ（１１２）がオンとなり、パッドに連結されたロ
ードキャパシタンス（Ｃ）が充電され始める。
【００４１】ところで、前記ロードキャパシタンス
（Ｃ）が充電されるにつれて出力電圧（Ｖｏｕｔ）のレ
ベルが第２ＮＯＲゲート（１０７）のスレショルド電圧
（Ｖｔｈ）に至ると、前記第２ＮＯＲゲート（１０７）
の出力信号がローに変わって前記第２トランスミッショ
ンゲート（１０４）がオフとなり、その代わりに第１ト
ランスミッションゲート（１０３）がオンとなる。
（Ｃ）が充電されるにつれて出力電圧（Ｖｏｕｔ）のレ
ベルが第２ＮＯＲゲート（１０７）のスレショルド電圧
（Ｖｔｈ）に至ると、前記第２ＮＯＲゲート（１０７）
の出力信号がローに変わって前記第２トランスミッショ
ンゲート（１０４）がオフとなり、その代わりに第１ト
ランスミッションゲート（１０３）がオンとなる。
【００４２】したがって、前記第１トランスミッション
ゲート（１０３）が前記第１ＮＯＲゲート（１０２）の
出力信号であるハイをインバータ（１０９）に伝達する
と、前記インバータ（１０９）でローに反転された信号
が第１ｐＭＯＳトランジスタ（１１１）のゲートに印加
されることにより、前記第１ｐＭＯＳトランジスタ（１
１１）がオンとなり、パッドに連結されたロードキャパ
シタンス（Ｃ）が続けて充電される。
ゲート（１０３）が前記第１ＮＯＲゲート（１０２）の
出力信号であるハイをインバータ（１０９）に伝達する
と、前記インバータ（１０９）でローに反転された信号
が第１ｐＭＯＳトランジスタ（１１１）のゲートに印加
されることにより、前記第１ｐＭＯＳトランジスタ（１
１１）がオンとなり、パッドに連結されたロードキャパ
シタンス（Ｃ）が続けて充電される。
【００４３】このように、前記ロードキャパシタンス
（Ｃ）は第２ＮＯＲゲート（１０７）のスレショルド電
圧（Ｖｔｈ）に応じて第１ｐＭＯＳトランジスタ（１１
１）または第２ｐＭＯＳトランジスタ（１１２）のよう
に経路を異なって充電することとなる。
（Ｃ）は第２ＮＯＲゲート（１０７）のスレショルド電
圧（Ｖｔｈ）に応じて第１ｐＭＯＳトランジスタ（１１
１）または第２ｐＭＯＳトランジスタ（１１２）のよう
に経路を異なって充電することとなる。
【００４４】次いで、ＯＥ信号がハイであり、データ信
号がハイであると、第１ＮＡＮＤゲート（２０１）の出
力信号がローとなる。この際に、以前の出力信号の状態
がハイであると、第２ＮＡＮＤゲート（２０６）の出力
信号もローとなる。
号がハイであると、第１ＮＡＮＤゲート（２０１）の出
力信号がローとなる。この際に、以前の出力信号の状態
がハイであると、第２ＮＡＮＤゲート（２０６）の出力
信号もローとなる。
【００４５】したがって、第３トランスミッションゲー
ト（２０２）のｎＭＯＳトランジスタのゲートにはハイ
信号が印加され、ｐＭＯＳトランジスタのゲートにはロ
ー信号が印加されるので、前記第３トランスミッション
ゲート（２０２）がオンとなり、第４トランスミッショ
ンゲート（２０３）がオフとなる。
ト（２０２）のｎＭＯＳトランジスタのゲートにはハイ
信号が印加され、ｐＭＯＳトランジスタのゲートにはロ
ー信号が印加されるので、前記第３トランスミッション
ゲート（２０２）がオンとなり、第４トランスミッショ
ンゲート（２０３）がオフとなる。
【００４６】したがって、前記第３トランスミッション
ゲート（２０２）が前記第１ＮＡＮＤゲート（２０１）
の出力信号であるローをインバータ（２０８）に伝達す
ることとなる。
ゲート（２０２）が前記第１ＮＡＮＤゲート（２０１）
の出力信号であるローをインバータ（２０８）に伝達す
ることとなる。
【００４７】続けて、前記インバータ（２０８）でハイ
に反転された信号が第１ｎＭＯＳトランジスタ（２１
０）のゲートに印加されると、前記第１ｎＭＯＳトラン
ジスタ（２１０）がオンとなり、パッドに連結されたロ
ードキャパシタンス（Ｃ）から放電が始まる。
に反転された信号が第１ｎＭＯＳトランジスタ（２１
０）のゲートに印加されると、前記第１ｎＭＯＳトラン
ジスタ（２１０）がオンとなり、パッドに連結されたロ
ードキャパシタンス（Ｃ）から放電が始まる。
【００４８】ところで、ロードキャパシタンス（Ｃ）が
放電されるにつれて前記出力電圧（Ｖｏｕｔ）のレベル
が第２ＮＡＮＤゲート（２０６）のスレショルド電圧
（Ｖｔｈ）に至ると、前記第２トランスミッションゲー
ト（２０６）の出力信号がハイに変わり、前記第３トラ
ンスミッションゲート（２０２）がオフされ、その代わ
りに第４トランスミッションゲート（２０３）がオンと
なる。
放電されるにつれて前記出力電圧（Ｖｏｕｔ）のレベル
が第２ＮＡＮＤゲート（２０６）のスレショルド電圧
（Ｖｔｈ）に至ると、前記第２トランスミッションゲー
ト（２０６）の出力信号がハイに変わり、前記第３トラ
ンスミッションゲート（２０２）がオフされ、その代わ
りに第４トランスミッションゲート（２０３）がオンと
なる。
【００４９】したがって、前記第４トランスミッション
ゲート（２０３）が前記第１ＮＡＮＤゲート（２０３）
の出力信号をインバータ（２０９）に伝達し、前記イン
バータ（２０９）でハイに反転された信号が第２ｎＭＯ
Ｓトランジスタ（２１１）のゲートに印加されることに
より前記第２ｎＭＯＳトランジスタ（２１１）がオンと
なり、パッドに連結されたロードキャパシタンス（Ｃ）
から放電が続けられる。
ゲート（２０３）が前記第１ＮＡＮＤゲート（２０３）
の出力信号をインバータ（２０９）に伝達し、前記イン
バータ（２０９）でハイに反転された信号が第２ｎＭＯ
Ｓトランジスタ（２１１）のゲートに印加されることに
より前記第２ｎＭＯＳトランジスタ（２１１）がオンと
なり、パッドに連結されたロードキャパシタンス（Ｃ）
から放電が続けられる。
【００５０】このように、前記ロードキャパシタンス
（Ｃ）は第２ＮＡＮＤゲート（２０６）のスレショルド
電圧（Ｖｔｈ）に応じて第１ｎＭＯＳトランジスタ（２
１０）または第２ｎＭＯＳトランジスタ（２１１）のよ
うに経路を異なって放電することとなる。
（Ｃ）は第２ＮＡＮＤゲート（２０６）のスレショルド
電圧（Ｖｔｈ）に応じて第１ｎＭＯＳトランジスタ（２
１０）または第２ｎＭＯＳトランジスタ（２１１）のよ
うに経路を異なって放電することとなる。
【００５１】図２において、グラフＡは一般の出力バッ
ファ回路で電流が放電されるときの波形であり、グラフ
Ｂはピーク電流を低めるために使用された従来の技術に
よる出力バッファ回路で電流が放電されるときの波形で
ある。ここで、グラフＢは遅延時間（τ）により経路を
異なって出力される電流Ｂ１とＢ２を合わせた値であ
る。
ファ回路で電流が放電されるときの波形であり、グラフ
Ｂはピーク電流を低めるために使用された従来の技術に
よる出力バッファ回路で電流が放電されるときの波形で
ある。ここで、グラフＢは遅延時間（τ）により経路を
異なって出力される電流Ｂ１とＢ２を合わせた値であ
る。
【００５２】しかし、グラフＣの場合では、スピードが
遅くならない範囲での遅延時間（通常３〜４ｎｓ）では
２つのｎＭＯＳトランジスタがほとんど同時にオンとな
る場合が大部分を占めるので、実際には一般の出力バッ
ファ回路での電流波形と大きい差がないことがわかる。
遅くならない範囲での遅延時間（通常３〜４ｎｓ）では
２つのｎＭＯＳトランジスタがほとんど同時にオンとな
る場合が大部分を占めるので、実際には一般の出力バッ
ファ回路での電流波形と大きい差がないことがわかる。
【００５３】グラフＣは本発明による出力バッファ回路
で、電流が放電されるときの電流波形で、グラフＣは出
力電圧のレベルに応じて経路を異なって出力される電流
Ｃ１とＣ２を合わせた値で、ピーク電流の抑制効果が従
来技術による出力バッファ回路よりずっと良好であるこ
とがわかる。
で、電流が放電されるときの電流波形で、グラフＣは出
力電圧のレベルに応じて経路を異なって出力される電流
Ｃ１とＣ２を合わせた値で、ピーク電流の抑制効果が従
来技術による出力バッファ回路よりずっと良好であるこ
とがわかる。
【００５４】
【発明の効果】以上説明したように、本発明による出力
バッファ回路では、充電時および放電時に出力電圧のレ
ベルに応じて経路を異なって充電または放電されるよう
にして瞬間的なピーク電流を低めることにより、出力回
路から出力されるデータ信号が歪曲される現象を除去す
る効果がある。
バッファ回路では、充電時および放電時に出力電圧のレ
ベルに応じて経路を異なって充電または放電されるよう
にして瞬間的なピーク電流を低めることにより、出力回
路から出力されるデータ信号が歪曲される現象を除去す
る効果がある。
【００５５】また、前記第２ＮＯＲゲート（１０７）と
第２ＮＡＮＤゲート（２０６）のスレショルド電圧（Ｖ
ｔｈ）を調整すると、前記経路間の電流の比を調整する
ことができる。
第２ＮＡＮＤゲート（２０６）のスレショルド電圧（Ｖ
ｔｈ）を調整すると、前記経路間の電流の比を調整する
ことができる。
【図１】本発明による出力バッファ回路の構成図であ
る。
る。
【図２】リードインダクタンスの電流波形比較図であ
る。
る。
【図３】従来技術による出力バッファ回路の構成図であ
る。
る。
【図４】図３の各部の電流波形図である。
１００ プルアップパス １０１ インバータ １０２ 第１ＮＯＲゲート １０３ 第１トランスミッションゲート １０４ 第２トランスミッションゲート １０５ フローティング防止用ｎＭＯＳトランジスタ １０６ フローティング防止用ｎＭＯＳトランジスタ １０７ 第２ＮＯＲゲート １０８ インバータ １０９ インバータ １１０ インバータ １１１ 第１ｐＭＯＳトランジスタ １１２ 第２ｐＭＯＳトランジスタ ２００ プルダウンパス ２０１ 第１ＮＡＮＤゲート ２０２ 第３トランスミッションゲート ２０３ 第４トランスミッションゲート ２０４ フローティング防止用ｐＭＯＳトランジスタ ２０５ フローティング防止用ｐＭＯＳトランジスタ ２０６ 第２ＮＡＮＤゲート ２０７ インバータ ２０８ インバータ ２０９ インバータ ２１０ 第１ｎＭＯＳトランジスタ ２１１ 第２ｎＭＯＳトランジスタ
Claims (6)
- 【請求項１】 ２つの並列経路を形成する第１および第
２スイッチング手段が出力端子の電圧レベルによりそれ
ぞれ選択されて出力端子に接続されたキャパシタを充電
させるプルアップパスと、 ２つの並列経路を形成する第３および第４スイッチング
手段が出力端子の電圧レベルによりそれぞれ選択されて
出力端子に接続されたキャパシタを放電させるプルダウ
ンパスとを備えたメモリ素子の出力バッファ回路であっ
て、 前記プルアップパスは、データ信号とインバータで反転
された出力イネーブル信号とをＮＯＲ演算する第１ＮＯ
Ｒゲートと、 出力端子の電圧と、インバータで反転された出力イネー
ブル信号とをＮＯＲ演算する第２ＮＯＲゲートと、 前記第２ＮＯＲゲートの出力信号に応答して、前記第１
ＮＯＲゲートの出力信号を前記第１および第２スイッチ
ング手段にそれぞれ伝達する第１および第２トランスミ
ッションゲートを備えて構成されることを特徴とする、
メモリ素子の出力バッファ回路。 - 【請求項２】 前記第２ＮＯＲゲートは、スレッショル
ド電圧の調整により並列充電経路のスイッチングタイム
を調整することができることを特徴とする、請求項１記
載のメモリ素子の出力バッファ回路。 - 【請求項３】 ２つの並列経路を形成する第１および第
２スイッチング手段が出力端子の電圧レベルによりそれ
ぞれ選択されて出力端子に接続されたキャパシタを充電
させるプルアップパスと、 ２つの並列経路を形成する第３および第４スイッチング
手段が出力端子の電圧レベルによりそれぞれ選択されて
出力端子に接続されたキャパシタを放電させるプルダウ
ンパスとを備えたメモリ素子の出力バッファ回路であっ
て、 前記プルダウンパスは、データ信号と出力イネーブル信
号とをＮＡＮＤ演算する第１ＮＡＮＤゲートと、 出力端子の電圧と出力イネーブル信号とをＮＡＮＤ演算
する第２ＮＡＮＤゲートと、 前記第２ＮＡＮＤゲートの出力信号に応答して前記第１
ＮＡＮＤゲートの出力信号を前記第３および第４スイッ
チング手段にそれぞれ伝達する第３および第４トランス
ミッションゲートを備えて構成されることを特徴とす
る、メモリ素子の出力バッファ回路。 - 【請求項４】 前記第２ＮＡＮＤゲートは、スレッショ
ルド電圧の調整により並列放電経路のスイッチングタイ
ムを調整することができることを特徴とする、請求項３
記載のメモリ素子の出力バッファ回路。 - 【請求項５】 第１および第２スイッチング手段が出力
端子の電圧レベルによりそれぞれ選択されて出力端子に
接続されたキャパシタを充電させるプルアップパスと、 第３および第４スイッチング手段が出力端子の電圧レベ
ルによりそれぞれ選択されて出力端子に接続されたキャ
パシタを放電させるプルダウンパスとを備えたメモリ素
子の出力バッファ回路であって、 前記プルアップパスは、データ信号と反転された出力イ
ネーブル信号とを論理演算する第１論理回路と、 出力端子の電圧と反転された出力イネーブル信号とを論
理演算する第２論理回路と、 前記第２論理回路の出力信号に応答して前記第１論理回
路の出力信号を前記第１および第２スイッチング手段に
伝達する第１および第２トランスミッションゲートを含
むことを特徴とする、メモリ素子の出力バッファ回路。 - 【請求項６】 前記プルアップパスの第１論理回路およ
び第２論理回路は、ＮＯＲゲートにて構成されることを
特徴とする、請求項５記載のメモリ素子の出力バッファ
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026223A KR0127220B1 (ko) | 1994-10-13 | 1994-10-13 | 메모리소자의 출력버퍼회로 |
| KR94P26223 | 1994-10-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08124382A JPH08124382A (ja) | 1996-05-17 |
| JP3032694B2 true JP3032694B2 (ja) | 2000-04-17 |
Family
ID=19395042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7041808A Expired - Fee Related JP3032694B2 (ja) | 1994-10-13 | 1995-03-01 | メモリ素子の出力バッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5537060A (ja) |
| JP (1) | JP3032694B2 (ja) |
| KR (1) | KR0127220B1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5486782A (en) * | 1994-09-27 | 1996-01-23 | International Business Machines Corporation | Transmission line output driver |
| US5568084A (en) * | 1994-12-16 | 1996-10-22 | Sgs-Thomson Microelectronics, Inc. | Circuit for providing a compensated bias voltage |
| US5877647A (en) * | 1995-10-16 | 1999-03-02 | Texas Instruments Incorporated | CMOS output buffer with slew rate control |
| US5801563A (en) * | 1996-01-19 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Output driver circuitry having a single slew rate resistor |
| US5701275A (en) * | 1996-01-19 | 1997-12-23 | Sgs-Thomson Microelectronics, Inc. | Pipelined chip enable control circuitry and methodology |
| KR0175279B1 (ko) * | 1996-04-04 | 1999-04-01 | 김광호 | Cmos 출력버퍼회로 |
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| US5760634A (en) * | 1996-09-12 | 1998-06-02 | United Microelectronics Corporation | High speed, low noise output buffer |
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| US6191606B1 (en) * | 1998-09-10 | 2001-02-20 | Intel Corporation | Method and apparatus for reducing standby leakage current using input vector activation |
| US6169419B1 (en) | 1998-09-10 | 2001-01-02 | Intel Corporation | Method and apparatus for reducing standby leakage current using a transistor stack effect |
| US20020000872A1 (en) | 1998-09-11 | 2002-01-03 | Yibin Ye | Method and apparatus for reducing standby leakage current using a leakage control transistor that receives boosted gate drive during an active mode |
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| KR100833414B1 (ko) * | 2002-06-29 | 2008-05-29 | 주식회사 하이닉스반도체 | 트리 스테이트 버퍼 |
| US6879191B2 (en) * | 2003-08-26 | 2005-04-12 | Intel Corporation | Voltage mismatch tolerant input/output buffer |
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| US7760006B2 (en) * | 2008-05-08 | 2010-07-20 | Texas Instruments Incorporated | Method and system to reduce electromagnetic radiation from semiconductor devices |
| JP6333028B2 (ja) * | 2013-04-19 | 2018-05-30 | 株式会社半導体エネルギー研究所 | 記憶装置及び半導体装置 |
| CN106249453B (zh) * | 2016-03-25 | 2023-08-15 | 北京集创北方科技股份有限公司 | 一种低功率源极驱动电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6310818A (ja) * | 1986-06-30 | 1988-01-18 | Mitsubishi Electric Corp | 出力バツフア回路 |
| US4959561A (en) * | 1989-01-04 | 1990-09-25 | Motorola, Inc. | MOS output buffer with reduced supply line disturbance |
| KR920002426B1 (ko) * | 1989-05-31 | 1992-03-23 | 현대전자산업 주식회사 | 집적회로의 출력버퍼회로 |
| US5319260A (en) * | 1991-07-23 | 1994-06-07 | Standard Microsystems Corporation | Apparatus and method to prevent the disturbance of a quiescent output buffer caused by ground bounce or by power bounce induced by neighboring active output buffers |
| US5332932A (en) * | 1991-09-16 | 1994-07-26 | Advanced Micro Devices, Inc. | Output driver circuit having reduced VSS/VDD voltage fluctuations |
| US5426376A (en) * | 1993-04-23 | 1995-06-20 | Vlsi Technology, Inc. | Noise isolated I/O buffer that uses two separate power supplies |
-
1994
- 1994-10-13 KR KR1019940026223A patent/KR0127220B1/ko not_active IP Right Cessation
- 1994-12-22 US US08/362,301 patent/US5537060A/en not_active Expired - Lifetime
-
1995
- 1995-03-01 JP JP7041808A patent/JP3032694B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960016140A (ko) | 1996-05-22 |
| US5537060A (en) | 1996-07-16 |
| JPH08124382A (ja) | 1996-05-17 |
| KR0127220B1 (ko) | 1998-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000125 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 14 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |