JP3449752B2 - 低スイッチングノイズ出力バッファ - Google Patents

低スイッチングノイズ出力バッファ

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    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ技術で集積可
能な高速で容量性負荷を駆動するためのバッファに関す
る。本発明の回路の典型的な適用は、メモリ又は類似の
デバイスのような高スイッチング速度で動作しなければ
ならない集積回路の出力ノードの駆動である。
【０００２】
【従来技術とその問題点】集積回路の出力バッファがあ
る論理レベルから他の論理レベルへその出力ノードの電
圧をスイッチしてあるデータをその入力ノードから外界
へ伝達するとき、誘導過電圧がサプライレール（ＶDD及
びＶSS）上に生ずる。誘導された過電圧はパラシチック
ラインインダクタンスＬ（典型的には約数ｎＨと約15ｎ
Ｈの間である）とその出力ノードに接続された負荷のキ
ャパシタンスを迅速に充電又は放電するためにバッファ
により運ばれる出力電流ＩOUT の時間導関数の積により
与えられる。この過電圧（一般にスイッチングノイズと
して参照される）は、バッファがその一部を成す集積回
路の正確な機能に有害となるようなレベルにまで達する
ことがある。問題となるのは、多くの場合同じ集積回路
で、多数の出力ノードで同時にスイッチングを起こすこ
とが可能際の速度及び容量性負荷（例えば高速メモリの
データ出力）に関して同様の駆動要件を有する複数の出
力ノードがあることである。
【０００３】スイッチング速度を過度に遅くすることな
くスイッチングノイズを減少させる問題は既に多くの提
案により試みられている。例えば「データ出力バッファ
回路を有する半導体集積回路」と題するＳ．オーシマら
の1988年３月22日出願のヨーロッパ出願公開0,284,357
号は、出力電圧のスイッチング後にデバイスの内部回路
のサプライライン上に誘導されるノイズを減少するため
に、集積回路の「内部」部分のサプライパッド及び金属
ラインをバッファに電力を与えるための専用サプライパ
ッド及び金属ラインから「分離」して維持することを暗
示している。これはパッドとピンの間の接続ワイヤ（結
合ワイヤ）に起因してサプライラインのパラシチックな
インダクタンスに大きく寄与する。このアプローチは有
用であるが十分ではない。スイッチングノイズを減少さ
せるための他の既知の技術は、異なったノードの同じ符
号の同時スイッチングの効果が合計されることを防止す
るために、異なった出力ノードのスイッチング間に適切
なフェーズシフトを導入することから成っている。他の
類似の技術は、バッファの複数のプルアップ及び／又は
プルダウントランジスタのスイッチングを好適にフェー
ズシフトすることに加えて、バッファのシングルプルア
ップ及びシングルプルダウントランジスタをそれぞれ複
数の並列トランジスタで置換することから成っている
（ＩＥＥＥ Ｊ．ソリッド−ステート・サーキット、Ｓ
Ｃ23巻、５号、1988年10月、1095〜1103頁のＤ．Ｔ．ウ
ォンらの「0.5 μｍデバイスを有する11−ｎｓ８Ｋ×18
ＣＭＯＳスタチックＲＡＭ」参照）。これらの技術は製
造プロセスに強く依存し、いずれの場合にも正確な実験
による特性付けを必要とするという欠点がある。
【０００４】スイッチングを行う前に出力に、ＶSS及び
ＶDD間の中間電圧レベルを予備充電することを中心とす
るいくつかの技術が知られている（Ｔ．ワダらの「トリ
プルポリシリコンを使用する34ｎｓ１ビットＣＭＯＳ−
ＳＲＡＭ」ＩＥＥＥ、Ｊ．ソリッド・ステート・サーキ
ット第ＳＣ22巻、５号、1987年10月、727 〜732 頁、又
はＨ．オカヤマらの「７ｎｓ32Ｋ×８ＣＭＯＳ−ＳＲＡ
Ｍ」ＩＥＥＥ、Ｊ．ソリッド・ステート・サーキット第
ＳＣ23巻、５号、1988年10月、1054〜1059頁参照）。こ
の方法ではスイッチング時の出力ノードの電圧スイング
が幾分か減少し、スイッチングに伴う電流の時間変数に
ついてもそうである。この技術は、当業者には周知なよ
うに、例えばメモリ回路の場合のように新データの「リ
クエスト」と実際のその読出しの間にデッドタイムがあ
る場合に有用である。
【０００５】類似の技術が、「半導体集積回路」と題す
るＳ．タカヤスにより1987年12月９日に出願された欧州
特許出願公開0,271,331 号に記載されている。この文献
によると、出力ノードの予備充電は、スタート時の出力
レベルが論理的に高く（「１」）かつそれが電子回路の
入力に印加されるときに論理的に高いレベルとして現れ
ることができる出力電圧値（例えば2.5 Ｖ）に達する機
能を有するときにのみ実行される。逆にスタート時の出
力レベルが論理的に低いと（「０」）このような状況は
重要でないと考えられるため予備充電は行われない。上
述のメモリに適用できる予備充電技術は問題点を減少さ
せるが完全に除去することはできない。
【０００６】スイッチングノイズを減少させるための広
い適用を有する他の技術は、伝達される出力電流ＩOUT
がスイッチング速度要求に合致するようにできるだけ小
さいその時間導関数（dIOUT /dt)のピーク値を有するよ
うに、プルアップ及びプルダウン出力トランジスタの駆
動をコントロールすることから成る。例えばプルアップ
及びプルダウン出力トランジスタのゲート電極を、ゲー
ト又は該ゲート電極を駆動する論理回路の正の及び／又
は負のサプライレールと直列に接続された抵抗を通して
駆動することが提案されている。スローダウンの目的で
予備設定された時間定数を通して、前記ゲート電極に印
加される駆動電圧の上昇及び下降がバッファにより伝達
される出力電流の変化を急激なものとしない（Ｍ．ナガ
ヌマにより1987年６月25日に出願され「ＣＭＯＳ出力バ
ッファ回路」と題された欧州特許出願公開0,251,910
号、あるいはＫ．Ｌ．ウォンらの「選択されたｐ−ウェ
ルアレイを有する21ｎｓ32×８ ＣＭＯＳスタチックＲ
ＡＭ」ＩＥＥＥ、Ｊ．ソリッド・ステート・サーキット
第ＳＣ22巻、５号、1987年10月、704 〜711 頁）。活性
ネットワークにより駆動電圧のこのようなコントロール
を行うことも提案されている（Ｗ．Ｃ．Ｈ．グベルスら
の「40ns/100pF低パワーフル−ＣＭＯＳ 256Ｋ（32Ｋ×
８）ＳＲＡＭ」ＩＥＥＥ、Ｊ．ソリッド・ステート・サ
ーキット第ＳＣ22巻、５号、1987年10月、741 〜747
頁、あるいはＳ．Ｔ．チューらの「25ns低パワーＣＭＯ
Ｓ１−ビット（128 Ｋ×８）ＳＲＡＭ」ＩＥＥＥ、Ｊ．
ソリッド・ステート・サーキット第ＳＣ23巻、５号、19
88年10月、1078〜1084号参照）。
【０００７】発明者がＦ．マロベルティ、Ｓ．ポルタル
リ及びＧ．トレリである本願の出願人による1991年12月
20日出願の先の欧州出願第91121952.5号には、スイッチ
ングノイズを減少させるために意図的に発生させた電圧
ランプの使用により出力プルアップ及びプルダウントラ
ンジスタを駆動する出力バッファが記載されている。従
来技術のレベルは、メモリの場合に極度に小さいアクセ
スタイムの達成を許容する高速を同時に確保しながら、
サプライライン上に生ずる過電圧（スイッチングノイ
ズ）を最小にすることに関してこのような出力バッファ
の性能を更に改良する余地がある。
【０００８】
【発明の目的】この点に関する顕著な進展が本発明によ
り達成され、その目的は高速かつ低スイッチングノイズ
で容量性負荷を駆動できる改良された方法及び回路を提
供することである。
【０００９】
【発明の構成】基本的に本発明方法は、第１の時間イン
ターバルの間に第１の符号を有し実質的に一定な時間導
関数を有する出力電流により、第２の時間インターバル
の間に前記第１の符号とは逆の符号を有し実質的に一定
な時間導関数を有する電流により、バッファの前記出力
ノードを該出力ノードに前もって存在する電圧及び一般
にあるデータの論理電圧の代表である予備設定した電圧
間の中間電圧に予備充電し、最後に第３の時間インター
バルの間に実質的に一定な時間導関数を有する電流によ
りバッファ回路の入力ノードに印加される論理シグナル
の関数として出力ノード電圧のスイッチングを行うこと
から成っている。
【００１０】好ましくは、３回の時間インターバルの間
にバッファの異なった出力電流の時間導関数は同一の絶
対値を有している。少なくとも前記第１及び第２の時間
インターバルの間に時間導関数が同一の絶対値を有して
いるという事実は、このような予備充電フェーズ間に実
質的に三角形である（より正確には二等辺三角形の形状
を有する）バッファの出力ノードを通して伝達される電
流の波形を生成する。勿論出力電流の時間導関数の絶対
値に関する条件の一定性は真の回路の挙動がそのように
なる傾向を有する理想状態である。実際に第理想状態に
近づく「ソフトな」つまり「フィリット状の」波形が得
られる。本発明方法の基本的な要件は、出力電流が、予
備充電フェーズ間の電流の時間導関数の符号が反転する
ときつまり出力電流が上昇フェーズから下降フェーズに
移行する瞬間での一定性への特別の強調を持って、全ス
イッチングサイクルの間、つまり予備充電フェーズ間及
び引き続く出力電圧のスイッチングフェーズ間にコント
ロールされることである。「予備充電」の用語はキャパ
シタンス充電プロセス及びキャパシタンス放電プロセス
つまりキャパシタンスのチャージのある（中間）状態を
「予備的にアレンジする」プロセスを意味する。このよ
うなコントロールが行われずそして例えば出力電圧があ
る予備設定中間値に達したときに予備充電プロセスが突
然停止すると、出力電流（予備充電電流）の鋭い下降が
起こり、これから極度に高くなることがあるスイッチン
グノイズピークが続くことがある。従ってスイッチング
ノイズの最小化は出力電流の波形に任意の他の不連続性
がなく予備充電フェーズ間に傾斜の反転ポイントがない
ときに満足できるように達成される。実際に実質的に三
角形の波形の予備充電電流が得られる。
【００１１】本発明の回路はこれらの本質的な条件の実
現を意図する。基本的に本発明の回路は、出力プルアッ
プブランチ用の第１のコントロールブロック（つまりそ
れと等価なトランジスタ又はネットワーク）と出力プル
ダウンブランチ用の第２のコントロールブロックを含ん
で成り、これらは回路の第１のノード上に存在する第１
の使用可能シグナルとコントロールシグナルにより駆動
される。これらの２種類のシグナルは２種類のコントロ
ールブロックのそれぞれの使用可能及びコントロールシ
グナル入力に印加される。少なくとも１個の第１のイン
バーターが回路の出力ノードと第１のブロックのコント
ロールシグナル入力間に第１のスイッチを通して機能的
に接続されている。少なくとも１個の第２のインバータ
ーが出力ノードと第２のブロックのコントロールシグナ
ル入力間に第２のスイッチを通して機能的に接続されて
いる。予備充電フェーズ間に第３のスイッチを通して回
路の接続第１のノードを駆動できる少なくとも１個の第
３のインバーターはグラウンドポテンシャルに容量的に
結合している入力を有しかつ回路の出力ノードに第４の
スイッチを通して接続されている。少なくとも３個の他
のスイッチが、スイッチングフェーズ及びスタチックな
活性フェーズ間に回路の入力ノードと前記２個のブロッ
クの前記コントロールシグナル入力を接続し、かつスイ
ッチングフェーズ間に回路の前記第１のノード間を接続
する。
【００１２】全てのスイッチは２対の逆相のタイミング
シグナルの使用により駆動される。都合の良いことに前
記第２のインバーターは、グラウンドに容量的に結合さ
れかつ前記第４のスイッチを通して少なくとも前記スイ
ッチングフェーズ及び前記スタチックな活性フェーズ間
に回路の出力ノードに接続され、前記予備充電フェーズ
間は前記出力から遮断される回路の前記ノードに存在す
る電圧の関数として変化するスレッショルド電圧を有す
ることができる。
【００１３】本発明は添付図面を参照しながら行う引き
続く好ましい態様の説明により更に容易に理解されるで
あろう。図１は本発明の回路の機能的ブロックダイアグ
ラムである。図２は本発明の一態様による回路ダイアグ
ラムである。図３は本発明の回路の理想的な挙動によ
る、予備充電フェーズ間の波形を示す出力電流ダイアグ
ラムである。図４はバッファのプルダウン部と等価な回
路である。
【００１４】
【好ましい態様の説明】本発明の適用の特別な重要性を
考慮して同じチップ上に集積された16個の類似するデー
タ出力バッファを含んで成るメモリデバイス用のデータ
出力バッファとしての利用に関して本発明を説明する。
一般的な態様では、これらのメモリデバイスはデータ出
力バッファの異なった動作状態に対応する３種の異なっ
た動作状態を取ることができる。
【００１５】１．スタンバイフェーズ このフェーズの間は、チップは使用不能となりメモリデ
ータの出力ピンは高インピーダンス状態に維持されなけ
ればならない。これは、このような動作のスタンバイフ
ェーズ間の電力消費を最小にするために、バッファの回
路で機能的に接続されたこの目的専用の複数のトランジ
スタを通して、バッファのプルアップ及びプルダウン出
力ブランチの非通電状態を決定できる専用コントロール
シグナル（ＳＢ）により一般に行われる。
【００１６】２．読出しフェーズ この動作フェーズの間はメモリデバイスは使用可能にさ
れ、アドレスされたメモリセルが読出される。この動作
フェーズは実際に３種類のステップ又はピリオドに分割
される。第１のステップ（読出要件特定ピリオド）の間
は、読出要件が特定されかつアドレスする回路がセット
される。このステップの間に高く維持される専用タイミ
ングシグナルＣＫＯにより定義される第２のステップ
（センシングピリオド）では、アドレスされたセル中に
記憶された情報がセンスされかつ解読される。シグナル
ＣＫＯが１又は０の遷移を受けることで始まる第３のス
テップつまり最後のステップ（データ出力遷移ピリオ
ド）では、各データ出力ノードを、対応する出力バッフ
ァにより読出データの値に対応する電圧レベル（それぞ
れのアドレスされたセルの「１」又は「０」論理状態に
つきＶOH又はＶOL）にする。
【００１７】３．スタチックな活性フェーズ このフェーズの間は、チップが使用可能にされ、前もっ
て読出されかつラッチされたデータがデバイスのデータ
出力ピンを通して連続的に伝達される。この動作フェー
ズの間は、必要であればバッファの低出力インピーダン
スを使用する。
【００１８】この種の適用では、読出フェーズ（高状態
のＣＫＯシグナル）の時間インターバルはメモリのアク
セス時間に実質的に影響を与えることなく出力ノードを
好適な中間電圧レベルに予備設定するために設定され
る。このアプローチは、これが必要になるときはいつで
もスイッチングを行うために（つまり動作読出フェーズ
の第３のステップの間）出力ノードに生成されなければ
ならない電圧ステップの減少を狙っている。これにより
実際のスイッチングが行われる短い時間ピリオドの間に
出力を通して通過しなければならない電気チャージの量
が減少し、ある時間インターバル内でスイッチングを行
うために電流のピーク振幅も減少する。勿論この予備充
電フェーズは、システムが新規なデータをシステムに伝
達しなければならないと「センス」する瞬間と、システ
ムに伝達されなければならない論理レベルを利用できる
ようにする引き続く瞬間の間の「デッド」タイムがある
ときのみに行うことができる。スタンバイから活性条件
への回路の変換、又はアドレスシグナルの変化を通して
読出要件が第１に検知され次いで新規アドレスに対応す
るメモリセルが読出され最後に読出データが出力ターミ
ナルに伝達されるため、この態様の下のメモリ回路は典
型的な例を提示する。従ってメモリセルが読出されてい
る間の時間ピリオドは出力ノードの予備充電フェーズを
実施するために利用することができる。第２の意図され
る条件は（つまり出力電流に対して行われる特別なコン
トロール）、出力バッファにより伝達される出力電流の
時間導関数のピーク値を従ってサプライライン上に生ず
るノイズ（LdI/dt) を最小にする目的を有している。
【００１９】本発明のバッファの機能的ブロックダイア
グラムが図１に示され、一方図１の機能的ブロックの特
定を容易にするために必要な場合には点線の境界により
特定した本回路の態様が図２に示されている。図２の回
路では一般的なｎ−チャンネルトランジスタがラベルナ
ットにより特定されている。基本的には、回路の動作フ
ェーズをコントロールするタイミングシグナルはＳＢ
（これにより回路のスタンバイ条件が決定される）及び
ＣＫＯ（前述の通りデータ用の読出時間インターバルを
出力ノードへ伝達する）である。それにもかかわらず、
ＣＫＯシグナルはスタンバイフェーズ間も高く維持され
ることができる。勿論通常のようにそれぞれの反転シグ
ナル〔ＳＢ（上線付）及びＣＫＯ（上線付）〕を利用す
るよう仮定することもできる。
【００２０】メモリセルの読出ピリオドの正確な特定の
目的で、かつこのようなピリオド間に出力ノードの予備
設定（予備充電）を許容するために、この目的のために
使用できる機能的な回路を詳細に説明することなく当業
者には明らかな通常技術に従って、ＣＫＯ及びＳＢ
〔（上線付）〕シグナルのＡＮＤシグナルとして都合良
く発生させることのできる利用可能な付加的なコントロ
ールシグナルＰＲつまりＰＲ〔ＰＲ（上線付）〕を有す
ることが必要である。ＰＲ〔ＰＲ（上線付）〕シグナル
は出力ノードフェーズの全予備充電の間に高く維持さ
れ、他のバッファの動作フェーズの間は低くされる。
【００２１】下記は本発明の回路の個々の動作フェーズ
の間のコントロールシグナルの論理状態を示している。 ＳＢ ＣＫＯ 動作フェーズ ０ ０ 活性状態（読出フェーズ外）、ＰＲ＝０ ０ １ メモリセルの読出フェーズ、ＰＲ＝１（出力ノード の予備充電がこのピリオド間に行われる） １ １ スタンバイ（ＰＲ＝０） １ ０ インイクジステント
【００２２】図面を参照すると、図１に示されたスイッ
チは図２のようにされる。つまりＭＴ１Ａ及びＭＴ２Ａ
で構成されるスイッチＳ１（ＣＫＯが低いと活性）ＭＴ
３及びＭＴ４で構成されるスイッチＳ２（ＣＫＯが高い
ときに活性）、ＭＴ１及びＭＴ２で構成されるスイッチ
Ｓ３（ＣＫＯが低いときに活性）、ＭＴ５及びＭＴ６で
構成されるスイッチＳ４（ＣＫＯが高いときに活性）、
ＭＰ３及びＭＰ４で構成されるスイッチＳ５（ＣＫＯが
低いときに活性）、ＭＰ１及びＭＰ２で構成されるスイ
ッチＳ６（ＣＫＯが高いときに活性）、ＭＫ６及びＭＫ
７で構成されるスイッチＳ７（ＰＲが低いときに活
性）。その結果読出サイクルの間特に新データの出力へ
の伝達フェーズの間（つまり出力バッファのスイッチン
グフェーズ間）及び回路のスタチックな活性状態の間
は、スイッチＳ１、Ｓ３、Ｓ５及びＳ７は閉じられる。
予備充電フェーズ間にスイッチＳ２、Ｓ４及びＳ６は閉
じられる。最後にスタンバイフェーズの間にスイッチＳ
２、Ｓ４、Ｓ６及びＳ７は閉じられる。動作スタンバイ
フェーズはある用途のみに存在し、一方予備充電フェー
ズ間及び引き続くデータを出力へ伝達するスイッチング
フェーズ間更に勿論スタチックな活性状態間の出力レベ
ルをスタチックに保持するフェーズの間に出力電流のコ
ントロールを行うことに関連する本発明の対象に関する
限り、ノードＣ２及びＣ３の電圧を、データを出力へ伝
達するフェーズ間及び引き続くスタチックな活性フェー
ズ間でバッファの入力ノードに存在する「データ」の電
圧によりコントロールする（等しくする）ことが全体と
して重要である。逆にノードＣ２及びＣ３は出力ノード
予備充電フェーズの間出力電圧ＶO により（インバータ
ーＩ１及びＩ３を通して）コントロールされなければな
らない。ノードＣ１は、データを出力へ伝達するフェー
ズの間及びスタチックな活性フェーズの間はバッファの
入力に存在するデータによりコントロールされなければ
ならない。逆にノードＣ１は、本明細書で後述するよう
に、予備充電フェーズの初期及び後の予備充電フェーズ
間にバッファ出力ノードに存在する電圧Ｖopr,i により
（インバーターＩ２を通して）コントロールされなけれ
ばならない。
【００２３】図１の機能的ダイアグラムを参照すると、
出力トランジスタＭＵ及びＭＤのそれぞれ用の２個のコ
ントロールブロックＰＵ（プルアップコントロール）及
びＰＤ（プルダウンコントロール）のそれぞれにつき使
用可能シグナル入力（ＥＮＡＢＬＥ）及びコントロール
シグナル入力（ＣＯＮＴＲＯＬ）を認識することができ
る。
【００２４】ＰＵブロックの使用可能シグナル入力（Ｅ
ＮＡＢＬＥ）が低いと、ブロックの出力シグナルは常に
高くなり、従ってＭＵ（プルアップ）トランジスタはス
イッチオフされる。使用可能シグナル入力（ＥＮＡＢＬ
Ｅ）が高いと、ＰＵブロックの出力は、コントロールシ
グナル入力（ＣＯＮＴＲＯＬ）の値に依存して高くある
いは低くなる。ＣＯＮＴＲＯＬノードも高いとブロック
の出力シグナルは低くなり、従ってＭＵトランジスタは
スイッチオンされ出力ノードをより高い電圧（最大値＝
ＶDD）に向かって充電する。一方ＣＯＮＴＲＯＬノード
が低いとブロックの出力シグナルは高くなり従ってトラ
ンジスタＭＵはスイッチオフされる。
【００２５】ＰＤブロックの動作も同様である。使用可
能シグナル入力ノード〔ＥＮＡＢＬＥ（上線付）〕が高
いと、ブロックＰＤの出力は常に低く，従ってＭＤトラ
ンジスタはスイッチオフされる。逆に使用可能シグナル
入力ノード（ＥＮＡＢＬＥ）が低くかつコントロールシ
グナル入力ノード（ＣＯＮＴＲＯＬ）も低いと、ブロッ
クＰＤの出力電圧は高いレベルとなり、従ってＭＤトラ
ンジスタは通電されかつ出力ノードを低い電圧値に向け
て放電し（最小値＝グラウンドポテンシャル）、又コン
トロールシグナル入力ノード（ＣＯＮＴＲＯＬ）が高い
と、ブロックＰＤの出力が低くなり従ってＭＤトランジ
スタはスイッチオフされる。
【００２６】２個のそれぞれのコントロールブロックＰ
Ｕ及びＰＤのＥＮＡＢＬＥ及びＥＮＡＢＬＥ〔（上線
付）〕ターミナルに印加される電圧は同じでありつまり
バッファ回路のノードＣ１に存在する電圧は同じであ
る。データの出力への伝送フェーズの間及びバッファの
スタチックな活性フェーズの間は、Ｓ５が閉じＳ６が開
き、スイッチＳ１及びＳ３が閉じＳ２及びＳ４が開いて
いるため、２個のコントロールブロックＰＵ及びＰＤを
それぞれのシグナル入力に加えられるデータシグナル
（ＤＡＴＵＭ）を有し、従って２個のコントロールブロ
ックＰＵ及びＰＤはデータ自身によりコントロールされ
る。
【００２７】予備充電フェーズの間、２個のコントロー
ルブロックの「使用可能」は、スイッチＳ６が閉じＳ５
及びＳ７が開いていることから、インバーターＩ２の使
用により予備充電フェーズの開始前にバッファの出力ノ
ードが有している電圧（Ｖopr,i ）の値に依存する。更
にスイッチＳ２及びＳ４が閉じスイッチＳ１及びＳ３が
開き、従って２個のブロックＰＵ及びＰＤはインバータ
ーＩ１及びＩ３の使用により出力電圧ＶO により「コン
トロール」される。データの出力への伝達フェーズの間
（及びスタチックな活性フェーズの間）に出力電圧がバ
ッファの入力ノードに存在するデータ（ＤＡＴＵＭ）と
同じ論理レベルに移行される（維持される）。
【００２８】予備充電フェーズの間に、コントロールブ
ロックＰＵ又はコントロールブロックＰＤのいずれかは
存在する出力電圧Ｖopr,i がそれぞれ高いか低いかに依
存してアクチベートされる。２個のブロックＰＵ及びＰ
Ｄ用のＣＯＮＴＲＯＬシグナルはそれぞれその入力がバ
ッファの出力ノードに接続されているインバーターＩ１
及びＩ３の出力シグナルであるため、スタートレベルと
逆のレベルに向かう出力ノードの予備充電が達成され
る。しかしバッファの出力ノードの電圧がある量だけ降
下（又は上昇）すると、その出力が２個のコントロール
ブロックの使用可能な方にＣＯＮＴＲＯＬシグナルを与
えるインバーター（Ｉ３又はＩ１）がスイッチしあるポ
イントで通電したいた出力トランジスタがスイッチオフ
する。勿論他の出力トランジスタもその時点で充電が終
了する。勿論対応する（他の）コントロールブロックが
使用不能にされているため、充電フェーズを通じて他の
トランジスタはオフ状態に維持される。
【００２９】コントロールブロックＰＵ及びＰＤのそれ
ぞれはその出力電圧のコントロールを意図し、これによ
り駆動されている出力トランジスタ（ＭＵ及びＭＤ）に
より伝達される電流値は、少なくとも出力トランジスタ
により伝達される電流がそのゲート電圧レベルにより決
定されるまでつまり通電出力トランジスタがその特性で
ある飽和ゾーンで動作している限り、ほぼ直線関係で時
間の関数として変化する。実際に２個のコントロールブ
ロックＰＵ及びＰＤの使用可能な方は時間の平方根の関
数として実質的に変化する出力電圧を発生させ、従って
駆動されている出力トランジスタ（ＭＵ及びＭＤ）によ
り伝達される電流は時間の関数である直線的変化を提示
する。このようなコントロールは、データの出力への伝
達フェーズの間及び予備充電フェーズの間に２個のコン
トロールブロックの一方又は他方により行われ、従って
バッファの動作の全てのフェーズを通してスイッチング
ノイズが効率良く最小にされる。通電している出力トラ
ンジスタが所謂その特性のトリオード領域に入ると（つ
まりスイッチングフェーズの最後の部分の間）、出力電
流は突然の変化を受けることなく減少する。
【００３０】予備充電フェーズの間のある瞬間ｔ0 につ
まり出力電圧がある予備設定した値に到達した瞬間に、
その瞬間に活性な回路のコントロールシグナル（ＣＯＮ
ＴＲＯＬ）が、ブロックが活性なままであるにもかかわ
らず、スイッチすることを注目することは重要である。
コントロールシグナル（ＣＯＮＴＲＯＬ）のスイッチン
グ後に予備充電電流の勾配の反転が起こる。絶対値で表
されるこの予備充電電流はある瞬間ｔ0 まで上昇し、こ
の瞬間後は減少し始め、そしてある時間インターバル後
は零になり、従って図３のダイアグラムに示した通り予
備充電プロセスが終わる。予備充電フェーズ間の出力電
流のこの勾配の反転は異なったスレッショルド電圧を有
する２個のインバーターＩ１及びＩ３の使用により得ら
れ、Ｉ１はＩ３より小さいスレッショルド値を有してい
る。第３のインバーターＩ２は好ましくは他の２個のイ
ンバーターＩ１及びＩ３のスレッショルド電圧の間のあ
るスレッショルド電圧を有している。２個のインバータ
ーＩ１及びＩ３のスレッショルド電圧は予備充電フェー
ズの終期における出力電圧の値が望ましくなることが正
確に起こるように設計しなければならない。
【００３１】好ましい態様によると、回路の動作を最適
化するために、特に存在する出力電圧Ｖopr,i がどのよ
うな値であろうと予備充電フェーズ間の良好な性能を確
保するために、インバーターＩ３は存在する出力電圧Ｖ
opr,i の値によりコントロールされる変化するスレッシ
ョルドを有することが好ましい。Ｉ３のスレッショルド
電圧が存在する出力電圧Ｖopr,i の値の減少に伴って減
少することが特に好ましい。これは例えば図２に示した
回路により得ることができる。ＭＡ７トランジスタのゲ
ート電圧はＶopr,i の値に、電圧Ｖopr,i が増加すると
きに減少するように依存する。これはＭＡ12により伝達
される電流の変化を決定し、これはＶopr,i の増加、Ｖ
opr,i が増加したときに減少するＭＡ13により伝達され
る電流の増加、及びＶopr,i の上昇とともに増加するＭ
Ａ１により抗される「抵抗」の増加とともに増加する。
これは、望ましいように、Ｖopr,i の値の上昇後にイン
バーターＩ３のスレッショルド電圧の増加を導く。図２
のダイアグラムでは変化できるスレッショルドを有する
インバーターＩ３にカスケード接続されたＭＡ８・・・
ＭＡ11から構成される２個のインバーターは、好適な論
理レベルを有するコントロールシグナルをＰＤブロック
へ供給するために、インバーターの全伝達特性を「２
乗」する目的を有する。
【００３２】図２に示した回路は、デバイスがスタンバ
イ状態（つまりシグナルＳＢが高い）にあり従ってこの
ようなスタンバイフェーズの間にバッファ回路の電流を
引くことを実質的に零にするときに、バッファを高出力
インピーダンス状態（つまりいわゆる「トリステート」
出力回路）をけいせする）に位置させることのできるト
ランジスタも含んで成っている。
【００３３】図２に示す回路では、プルアップトランジ
スタＭＵが、トランジスタＭ23、Ｍ24、Ｍ24Ｂ及び抵抗
Ｒ0 （最終的には実質的に零になる）から成るネットワ
ークにより置換される。このネットワークはバッファの
「プルアップブランチ」を表している。プルアップ出力
ブランチのこの態様の目的は、出力ノードには既に典型
的には比較的高いＷ／Ｌ比を有するｎ−チャンネルプル
ダウントランジスタが接続されているため、比較的高い
電流を伝達できるｐ−チャンネルトランジスタをバッフ
ァの出力ノードに直接接続することを防止することであ
る。高いＷ／Ｌ比を有する２個の相補トランジスタの直
接接続は実際にラッチアップの問題を生じさせる。
【００３４】勿論図示されたバッファは、該バッファの
スタチックな活性条件の間に中間程度の時間インターバ
ルの間、スタチックな出力レベルを維持することができ
る。これはコントロールブロックＰＵ及びＰＤによって
も得られる。この動作フェーズでデータ電圧レベルが高
いと、ＰＵブロックの出力が低くかつＰＤブロックの出
力も低くなり、従って出力プルダウンブランチがオフと
なり従って出力が高い論理状態に維持される。データが
論理的に低い状態になると逆のことが起こる。最後に、
それぞれの駆動シグナル間の関係のため、２個のブロッ
クＰＵ及びＰＤは、明らかに最小に維持されなければな
らない遷移現象の間を除いて２個の出力トランジスタＭ
Ｕ及びＭＤを同時に通電状態にすることを除外する。
【００３５】当業者には明らかなように、回路の動作フ
ェーズは図示の態様に関して説明したものと異なってい
ても良く、これらは図示の例で利用したコントロールシ
グナルつまりＣＫＯ及びＰＲそして更に選択したＳＢと
比較して異なった数のコントロールシグナルの使用及び
／又は異なった使用方法を意図することができる。明ら
かなように、必要とされあるいは望ましいコントロール
シグナルの決定は用途の特殊な要件に依存する。例えば
付加的なコントロールシグナルＭＥＭを活性なスタチッ
ク条件等の制限（決定）の目的で使用することができ
る。
【００３６】本発明の出力バッファの適用の最も重要な
分野は多数の出力データピンを有する高速メモリであ
る。勿論本発明の出力バッファは、高速で比較的強い容
量性負荷を、特に高出力平行現象で集積回路に接続され
た外部負荷を駆動する必要がある他のデジタル回路でも
有用である。他方、予備充電フェーズを行うために、出
力バッファが使用される集積回路の動作が、存在するレ
ベルとは異なった新しいレベルが出力に伝達されなけれ
ばならないことを検知する瞬間と、出力に伝達されなけ
ればならない論理シグナルが出力バッファの入力ノード
で利用される引き続く瞬間の間に「デッド」タイムを提
示することが必須である。この説明が集積回路の出力バ
ッファの場合を参照しているにもかかわらず、本発明の
バッファは、特別な条件がこのようなバッファの使用を
保証しかつ主要なスイッチングノイズの発生がサプライ
ラインのパラシチックなインダクタンスに関連する現象
であることを考慮することにより、集積回路の内部容量
性負荷の駆動にも好適であることが明らかである。
【００３７】発明の出力バッファの動作 図２に示されメモリデバイスとして特に適した回路の動
作は次の通りである。 出力遷移 このピリオドの初期には、トランジスタＭ５（Ｇ５）の
ゲート電極は低いレベルにあり、一方トランジスタＭ24
及びＭ24Ｂ（Ｇ24）のゲート電極は高いレベルにある
（容易に判るように、出力トランジスタは出力予備充電
フェーズの終期にはオフ状態にある）。初期出力電圧は
ＶOPR に等しく、これは後述するように、ＶDD及びＶSS
値の間の好適な中間レベルを有している。
【００３８】出力遷移ピリオドはシグナルＣＫＯが低く
なるときに始まる。メモリセルから読出されるデータの
論理レベルはノードＣ１、Ｃ２及びＣ３に伝達される。
駆動回路ＰＵ及びＰＤに含まれるトランジスタＭＸ10及
びＭＸ11は出力遷移ピリオド（ＣＫＯ＝０）の間に維持
され短絡回路として認識できる。
【００３９】読出されたデータが論理「０」であると仮
定すると、出力ノードはＶOPR からグラウンドポテンシ
ャルに向かって放電される必要があり、ノードＣ１、Ｃ
２及びＣ３は低レベルにされる。バッファのプルアップ
セクションが関連する限り、ノードＣ１はＭＸ３をオン
にしＭＸ４をオフにし、そしてノードＣ２はＭ20をオン
に維持する（一方ＭＸ９、Ｍ13及びＭ14はオフに維持さ
れる）。従ってノードＧ24は高レベルに維持される。ト
ランジスタＭ24及びＭ24Ｂはオフ状態に維持され、プル
アップブランチは出力電流に何の寄与もしない。
【００４０】プルダウンセクションを参照すると、トラ
ンジスタＭＸ６はオフであり一方トランジスタＭ６及び
ＭＸ５はオンであり、短絡として認識できる。ノードＣ
３はトランジスタＭ11、Ｍ12及びＭＸ12をオンにしトラ
ンジスタＭ１をオフにする。Ｍ５のゲート電極はＭ11、
Ｍ12及びＭ７（ダイオードとして実質的に作用する）と
Ｍ12の直列接続を介して充電が開始される。従ってＭ５
は通電を開始し、バッファの負荷キャパシタンスＣL の
放電を許容する。ノードＧ５の電圧が増加するにつれ従
ってＭ５により降下した出力電流を増加させると、Ｍ12
とＭ７により構成されるブランチを通る電圧が減少し、
従ってブランチ自身を通って流れる電圧値が減少する。
従ってノードＧ５は時間の関数として減少する電流で充
電される。
【００４１】負荷キャパシタンスを放電する回路の等価
ダイアグラムを図４に示した。ここでＣ５及びＩV は、
それぞれノードＧ５の全キャパシタンス及びこのキャパ
シタンスを充電する駆動回路ＰＤによりソースに加えら
れる時間に依存する電流を示す。Ｍ５がその飽和領域で
動作すると仮定すると、出力電流ＩOUT は次の式であり
得られ、 ＩOUT ＝（ｋ’Ｗe ）（２Ｌe ）（Ｖgs− Ｖth）2 (1) ここでｋ’、Ｗe 及びＬe は、それぞれトランジスタＭ
５の導電性因子、効果的幅及び効果的長さであり、Ｖgs
及びＶthはそのゲート−ソース電圧及びそのスレッショ
ルド電圧である。時間導関数を取ると、次の式が得られ
る。
【００４２】 dIout ／dt ＝（ｋ’Ｗe ）／Ｌe ×（Ｖgs− Ｖth）dVgs/dt (2) コンデンサーＣ５の電流−電圧関係式は次の的で与えら
れる。 ＩV ＝Ｃ5 dVgs/dt (3) (3) 式を(2) を式に代入すると、次の式が得られる。 dIout/dt ＝ｋ’（Ｗe ／Ｌe ）（Ｖgs−Ｖth）ＩV ／Ｃ5 (4)
【００４３】出力電流(dIout/dt)の時間導関数を一定値
にするためには、電圧差（Ｖgs−Ｖth）及び電流ＩV は
互いに反比例しなければならない。従ってＶgsが増加し
ているときＩV は減少しなければならない。駆動回路Ｐ
Ｄでは、上述通り、これはダイオード接続トランジスタ
Ｍ７及びトランジスタＭ12の直列接続により得られる。
従って出力電流ＩOUT はＭ５がその飽和領域で動作する
限り時間に対して実質的に直線的な変化を示す。
【００４４】Ｍ５が所謂トリオード動作領域に入ると、
その電流駆動能力は減少する。駆動回路ＰＤの及びトラ
ンジスタＭ５の設計を最適化して、Ｇ５ノードの電圧が
その最大値に達したときに（ＶDDを越えない）、Ｍ５ト
ランジスタがそのトリオード領域で動作しかつドレーン
電流が出力電圧によりコントロールされるようにするこ
とができる。従って出力電流ＩOUT はそれがスタチック
な低レベル値に達するまでシャープな変化なしに減少
し、これによりグラウンドラインのパラシチックなイン
ダクタンスを通って生ずる大きな電圧ピークを防止する
ことができる。
【００４５】出力遷移ピリオド間で読出データを論理
「１」と仮定すると、出力ノードはＶOPR からＶDDに向
かって充電される必要がある。ノードＣ１及びＣ３は高
レベルにあり、従ってトランジスタＭＸ６及びＭ１はオ
ンに維持され、一方ＭＸ５はオフに維持され、Ｍ11、Ｍ
12及びＭＸ12もオフに維持される。従ってノードＧ５Ｈ
低いレベルに維持され、プルダウントランジスタＭ５は
オフ状態に維持される。読出データが「１」であるとき
の駆動回路ＰＵの動作は、読出データが「０」である駆
動回路ＰＤの動作と類似している。このピリオドの初期
にノードＧ24はサプライ電圧ＶDDで充電されると仮定す
る。トランジスタＭＸ４及びＭ19は短絡と認識でき、従
ってノードＧ24はＭ14、ＭＸ９及びＭ18及びＭ13の直列
接続を通して放電され、トランジスタＭ24及びＭ24Ｂを
オンにする。駆動回路ＰＵから供給されノードＧ24を放
電させるための電流は時間の増加とともに減少し、従っ
てＭ24からの出力電流は、トランジスタＭ24が飽和領域
で動作するまで及び／又はトランジスタＭ23のゲート−
ソース電圧が大きくそれがＭ24及びＭ23により構成され
るブランチ（高速プルアップブランチ）の電流駆動能力
に実質的に影響を与えなくなるまでほぼ一定の時間導関
数で増加する。そのソースに加えられる増加する電圧に
起因してトランジスタＭ23がスイッチオフされるとき、
トランジスタＭ24Ｂは負荷キャパシタンスの充電を継続
するために要求されかつスタチックな高レベル出力仕様
に合致する出力電流を与える。トランジスタＭ24Ｂはこ
の目的のためにプルアップ構造に含まれる。迅速な動的
動作間の出力電流へのその寄与はＭ24で与えられる寄与
より小さく、しかしバッファの設計の最適化の際には考
慮に入れなければならない。
【００４６】先行する場合のように（読出データ＝
０）、出力トランジスタの動作条件に起因して、プルア
ップ構造から生ずる出力電流はそのピーク電流からその
高レベルスタチック値に円滑に減少し、従ってＶDDライ
ンを通るパラシチックなインダクタンスを通して大きな
電圧ピークは生じない。
【００４７】スタチックな活性動作 バッファのこの動作条件はスイッチングフェーズの実行
を表し、「真の」動作フェーズではなく、そしてこの理
由のためコントロールシグナルＳＢ及びＣＫＯにより単
独では定義できない。このフェーズの間は、前もって読
出されラッチされたデータは低インピーダンス駆動条件
で出力ノードで連続的に利用すべきである。読出データ
が「０」であるとすると、ノードＧ５及びＧ24は高レベ
ルに維持される。トランジスタＭ24及びＭ24Ｂはオフ状
態に維持され、一方トランジスタＭ５はオンに維持さ
れ、従って出力ノードは低出力インピーダンスでグラウ
ンドポテンシャルにされる。
【００４８】読出データが「１」であるとすると、ノー
ドＧ５及びＧ24は低レベルに維持される。トランジスタ
Ｍ５はオフ状態に維持され、一方トランジスタＭ24及び
Ｍ24Ｂはオンに維持され、従って出力ノードは低出力イ
ンピーダンスで高レベルにする。上述した通り、ラッチ
アップの可能性を減少させるためには、大きなｎ−チャ
ンネルプルダウントランジスタ（Ｍ５）が既にそこに接
続されているため、大きなプルアップｐ−チャンネルト
ランジスタの出力ノードへの直接接続を回避することが
好ましい。従ってｎ−チャンネルデバイスＭ23（例えば
通常のトランジスタ）が都合良くＭ24と直列接続されて
いる。高レベル出力スタチック仕様に合致するために、
ｐ−チャンネルトランジスタＭ24Ｂが図示の通り高速プ
ルアップブランチに並列に接続することができる。この
トランジスタの縦横比Ｗ／Ｌは、該トランジスタを高レ
ベル出力仕様により丁度要求される電流を駆動できるよ
うに設計し、従ってそれはトランジスタＭ24より遙に小
さいディメンジョンを有するようにすることができる。
最後に抵抗ＲO は、ラッチアップの問題が関連する限り
回路の信頼性を落とさないようにＭ24Ｂに直列に接続す
ることができる。
【００４９】出力予備充電フェーズ 予備充電フェーズはシグナルＰＲが高くなるときに始ま
る。シグナル予備設定フェーズの間（ＳＢ＝０、ＣＫＯ
＝１、従ってＰＲ＝１）の回路動作の分析では、出力ノ
ードが初期において低レベルである（グラウンドポテン
シャル）場合を最初に考える。この場合出力予備設定ピ
リオドの間に出力ノードはＶOPR に充電されなければな
らない。ノードＧ24は初期は高レベルで、トランジスタ
Ｍ24及びＭ24Ｂはオフ状態である。予備充電ピリオドの
初期に存在する出力電圧Ｖ0iは内部キャパシタンスＣG
に記憶され、インバーターＩ２（例えば名目スレッショ
ルド値：ＶT2＝1.6 Ｖ）及びトランジスタＭＰ１及びＭ
Ｐ２から成る次のトランスファーゲートＳ６を通してノ
ードＣ１をコントロールする。ノードＣ１は高くされ、
ノードＧ５はグラウンドポテンシャルにされ、トランジ
スタＭ５は全出力予備設定ピリオドの間にオフ状態に維
持される。読出動作が低初期出力電圧の存在下でスタチ
ックな活性フェーズからスタートして実行しなければな
らない場合は、ノードＧ５は初期は高い電圧であり、従
ってそれは出力予備設定（予備充電）ピリオドの初期に
グラウンドポテンシャルに放電されなければならない。
ノードＧ５の放電は十分迅速にしてプルアップブランチ
を通しての負荷キャパシタンスの充電の迅速なスタート
を可能にし、サプライレールを通る直列接続された出力
プルアップ及びプルダウン構造を通して流れるクロスオ
ーバー電流を実質的に防止する。
【００５０】出力ノードは初期には低いレベルにあると
仮定され、インバーターＩ１の入力ノード（例えば名目
スレッショルド電圧ＶT1＝1.1 Ｖを有する）もそうであ
り、これはノードＧ２を高いレベルにコントロールす
る。出力予備充電ピリオドの初期にノードＧ１も高いレ
ベルにあるため、駆動回路ＰＵは、高いレベルが出力タ
ーミナルに伝達されなければならない出力遷移ピリオド
の間のように実質的に同じ動作条件（差異は予備充電ピ
リオド間にＭＸ10がオフに維持されることのみである）
にある。従ってノードＧ24は駆動回路ＰＵのコントロー
ル下で放電される。出力を通してトランジスタＭ24によ
り伝達される生成する電流は時間とともに増加し、ぼぼ
一定の時間導関数を示す。出力予備充電ピリオド間にノ
ードＧ24を放電させる電流値は、トランジスタＭＸ９が
ノードＧ24の放電プロセスに電流の寄与をしないため、
出力遷移ピリオド間のものより幾分小さい。実際に出力
遷移ピリオドの間に、それらが低いドレーン−ソース電
圧で動作するため、トランジスタＭ24及びＭ24Ｂのゲー
ト電極の僅かに速い放電が要求される。出力電圧がスレ
ッショルドレベルＶT1に達するときに、インバーターＩ
１の出力電圧は低くなり、トランジスタＭ13及びＭ14は
スイッチオフされトランジスタＭ20はスイッチオンされ
る。従ってノードＧ24はＶDDに向かって充電度が増加
し、トランジスタＭ24及びＭ24Ｂにより与えられる出力
電流は時間の進行とともに減少する。実際にはインバー
ターＩ１の出力のデジタルスイッチングは図３に示した
波形に従って出力電流ランプの勾配の反転を生じさせ
る。駆動回路ＰＵを形成するトランジスタの適切なサイ
ジングに起因して、出力予備充電ピリオドが終わる前
に、トランジスタＭ24及びＭ24Ｂを円滑にオフ状態に進
行する。従って出力遷移ピリオドが始まり出力バッファ
のコントロールがデータノードに復帰すると、出力予備
充電電流は既に零に降下し、従って出力電流のシャープ
な変化は防止される。
【００５１】出力ノードの予備充電ピリオド間に出力ノ
ードが初期の高レベルからＶOPR まで放電されなければ
ならないバッファ動作は上述の逆の場合の動作と類似す
る。このピリオドの間にノードＣ１は低いレベルに維持
され従ってトランジスタＭ24及びＭ24Ｂはオフ状態に維
持される。駆動回路ＰＤはトランジスタＭ５のゲート電
極を充電し、これは出力キャパシタンスＣL を放電する
ことを要求する電流を低下させることができるようにな
る。回路ＰＤ及びＰＵは類似し、２個のブロックのコン
トロールは類似の技術で行われ、従って上述と同じ考慮
及び特徴がこの場合にも適用できる。Ｍ５による出力電
流減少の直線的増加及び直線的減少をそれぞれに与える
理想的な法則によりノードＧ５はまず再充電され次いで
放電される。予備充電ピリオドの終期での出力電流は零
である。この場合にも動作の高速生が確保され、予備充
電ピリオドの初期の出力コントロールを通してクロスオ
ーバー電流を防止する。
【００５２】しかしこの場合には、出力電流ランプの勾
配の反転は、スレッショルド調節電圧を発生するトラン
ジスタＭＡ１−ＭＡ４、ＭＡ12、ＭＡ13及びトランジス
タＭＡ５、ＭＡ６及びＭＡ７により構成される可変スレ
ッショルド電圧を有するインバーターＩ３に基づくコン
トロール回路の使用により行われる。実際に出力予備充
電ピリオド間のバッファの最適動作を確保するために、
放電電流ランプの勾配反転を生じさせる出力電圧ＶOUT
の電流値は初期の出力電圧Ｖ0iの関数でなければならな
い。1.8 Ｖに等しい名目電圧ＶOPR に到達するために、
勾配反転はそれぞれＶOUT が3.4 Ｖに達し、Ｖ0iが５Ｖ
又は2.1 Ｖであり、Ｖoiが2.4 Ｖであるときに起こらな
ければならない。インバーターが固定したスレッショル
ド電圧ＶT3L を有し高初期出力電圧の存在下でスレッシ
ョルド電圧が比較的低い例えば2.1 Ｖであるとすると、
全予備充電ピリオド間のＭ５による出力電流減少は予備
充電ピリオドの終期において出力電圧を低くしすぎるこ
とがある。固定されたスレッショルド電圧（ＶT3H ）と
例えば3.4 Ｖの比較的高いスレッショルド電圧を有する
インバーターを使用すると、ＶT3H より小さい初期出力
電圧の存在下で、負荷キャパシタンスの放電は起こら
ず、かつ次の出力遷移フェーズの開始まで出力電圧は変
わらないままである。出力予備充電ピリオドの間に出力
ノードが低いレベルからＶOPR まで駆動回路ＰＵにより
予備充電されなければならない際にはこのタイプの問題
は存在しない。この場合には実際に、初期出力電圧は、
出力ノードが放電されなければならずかつ出力予備充電
動作が好適なスレッショルド電圧を有する通常の固定し
たスレッショルドのインバーター（Ｉ１）を使用して好
適に行われる場合より遙に小さい範囲中で変化する。
【００５３】都合の良いことに、予備充電ピリオドの
「初期」に存在しかつ内部キャパシタンスＣG に記憶さ
れる出力電圧はインバーターＩ３のスレッショルド電圧
（ＶT3V ）の変化を生じさせる。Ｖ0iが大きいときにス
レッショルド電圧（ＶT3V ）は増加し、Ｖ0iが小さいと
きに前記電圧が減少することは容易に判る。インバータ
ーの名目スレッショルド電圧は、例えば２Ｖから５Ｖま
で変化する初期出力電圧Ｖ0iの関数としてある範囲内で
修正される。これはＶSSからＶDDの範囲内でフィットす
る任意の値のＶ0iでバッファを正確に動作することを確
保する。インバーターＩ３にカスケード接続されトラン
ジスタＭＡ８及びＭＡ11で構成される２個のインバータ
ーは、インバーターの伝達特性の２乗を与え、これによ
りコントロールブロックＰＤを正確に駆動するために適
した出力電圧レベルを確保する。
【００５４】伝達遅れに起因して、ＶOUT が予備決定さ
れたスレッショルド値（ＶT1又はＶT3V ）に到達した瞬
間後に、幾らかの遅れで出力電流ランプの勾配は実際に
反転される。従ってランプの勾配反転が起こる前に付加
的なチャージが出力キャパシタンスに伝達される。予備
充電ピリオドの終期に出力ターミナルに存在する電圧へ
のこの寄与の効果は、負荷キャパシタンスＣL の値に依
存し、従ってバッファの設計は最大負荷仕様に合致する
よう最適化することができる。
【００５５】インバーターＩ２の入力に加えられる電圧
はキャパシタンスＣG でサンプルされる初期出力電圧Ｖ
0iであることができる。インバーターＩ２の出力ノード
は出力ノード予備充電ピリオド間にノードＣ１を駆動す
る。次いでノードＣ１はそれぞれトランジスタＭＸ３、
ＭＸ４及びＭＸ５、ＭＸ６により両コントロールブロッ
クＰＵ及びＰＤを駆動する。これにより比較的小さい負
荷キャパシタンスの存在下でも良好な出力電流のコント
ロールが達成される。例えば出力ノードは予備充電ピリ
オド間で放電しなければならず、かつこのような付加的
なコントロールが存在しないと仮定できる。ＣL が比較
的小さいと、出力電圧ＶOUT は出力ノード予備充電ピリ
オド間にスレッショルド電圧ＶT1より小さい値に達す
る。従ってノードＧ24は放電され、その結果トランジス
タＭ24は無視できない出力電流を与える。従って出力電
流の波形は望ましいものとは異なっている。更に後の出
力遷移フェーズが出力電流の極性の反転を必要とすると
きに予備充電フェーズの終期の前にトランジェントが終
わらないと出力電流のシャープな変化が生ずる。出力ノ
ード予備充電ピリオド間に負荷キャパシタンスが低いレ
ベルからＶOPR に充電されなければならないときに類似
の問題が生ずる。図２に示した本発明の対象であるバッ
ファの態様では、サンプルされた出力電圧Ｖ0iが入力コ
ントロール電圧として利用され従って上述の問題点が防
止されるため、ノードＣ１は全予備充電ピリオド間に正
確な電圧レベルに維持される。
【００５６】スタンバイ スタンバイピリオドの間（ＳＢ＝０、ＣＫＯ＝１）、ト
ランジスタＭ５及びＭ24及びＭ24Ｂはオフ状態に維持さ
れる。従って上側のノードは要求されるように高インピ
ーダンス状態に維持される。
【００５７】電流消費 スタンバイの間、出力ターミナルは外部回路により浮動
され又はコントロールされるため、出力ノード電圧は決
定されない。デバイスが活性フェーズにあると、特定さ
れたアクセスタイムの後の数インターバル間は、出力電
圧は、特定された動的及びスタチックなレベル間にある
値である。従って出力予備設定ピリオド間のみに動作す
ることが要求されるインバーターＩ１、Ｉ２及びＩ３
は、スタンバイ及びスタチックな活性フェーズ間のバッ
ファの電力消費を最小にするために、デバイスがこの動
作フェーズにないときは、都合良く使用不能にされる。
使用不能はシグナルＰＲ及びＰＲ（上線付）により行わ
れる。可変スレッショルドインバーターＩ３にカスケー
ド接続された２個のインバーターは、バッファが動作の
出力予備充電フェーズ中にないときにＩ３の「出力ノー
ド」がグラウンドに結合されているので、使用不能にさ
れる必要はない。
【００５８】スタンバイの間、シグナルＳＢは高く維持
され、従って出力電流の値にかかわらず駆動回路ＰＵ及
びＰＤはバイアス電流を引かない。スタチックな活性動
作の間、ノードＣ１、Ｃ２及びＣ３はＤＡＴＵＭライン
によりコントロールされ、このラインは例えばセンスピ
リオドが終わったときに読出セルメモリの内容に依存し
て「１」又は「０」の論理レベルに位置する。従ってこ
のフェーズの間は、全てのトランジェントは終わり、２
個の駆動ブロックＰＵ及びＰＤは電流を引かない。
【００５９】従って動作のスタンバイ及びスタチックな
活性フェーズ間の出力バッファの電力消費は漏洩電流に
起因するもののみである。出力予備充電及び遷移フェー
ズの間及び出力遷移フェーズ後のトランジェントの間、
多数の内部回路ノードが充電又は放電されなければなら
ず、従ってバッファの電流消費は無視できない。しかし
前述した通り、バッファにはクロスオーバー電流を最小
にできる回路的な配置が都合良く装着され、これは更に
消費を制限するだけでなくサプライライン上に生ずるノ
イズを減少することに寄与する。
【図面の簡単な説明】
【図１】本発明の回路の機能的ブロックダイアグラム。
【図２】本発明の一態様による回路ダイアグラム。
【図３】本発明の回路の理想的な挙動による、予備充電
フェーズ間の波形を示す出力電流ダイアグラム。
【図４】バッファのプルダウン部と等価な回路。
【符号の説明】
Ｉ１、Ｉ２、Ｉ３・・・インバーター Ｓ１、Ｓ２、Ｓ
３、Ｓ４、Ｓ５、Ｓ６、Ｓ７・・・スイッチ ＭＵ、Ｍ
Ｄ・・・出力トランジスタ ＰＵ、ＰＤ・・・ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャンマルコ・マルケシ イタリア国 リヴェルガロ 29029 ピ アッツァ・パオロ 36 (72)発明者 グイド・トレリ イタリア国 エッセ・アレッシオ 27016 ヴィア・カドルナ ４ (56)参考文献 特開 平２−7621（ＪＰ，Ａ) 特開 昭62−159917（ＪＰ，Ａ) 特開 昭63−24721（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 H03K 19/00

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力ノードへ印加される論理信号の関数
    として、出力ノードを予め確立した電圧の内の一つとさ
    せる前の異なる予め確立した電圧と出力ノードの前に存
    在していた電圧との間の中間電圧へ出力ノードをプレチ
    ャージさせることを包含しており、バッファ回路の入力
    ノードへ印加される或る論理信号の関数として出力ノー
    ドを予め確立した電圧とさせるための電流を発生するこ
    とが可能なバッファ回路によって発生されるスイッチン
    グノイズを減少させる方法において、 プレチャージの第一時間インターバル期間中に電流の第
    一符号の一定の時間導関数を、且つプレチャージの第二
    時間インターバル期間中に電流の反対の符号の一定の時
    間導関数を維持するようにプレチャージ電流を制御し、 相継ぐ第三時間インターバル期間中に一定の時間導関数
    を維持するために出力電圧を前記予め確立した電圧とさ
    せる充電電流を制御する、ことを特徴とする方法。
  2. 【請求項２】 請求項１において、同一の第一及び第二
    時間インターバル期間中の前記時間導関数が同一の絶対
    値を有していることを特徴とする方法。
  3. 【請求項３】 請求項１において、前記第三インターバ
    ル期間中の前記電流が先行する時間インターバルのプレ
    チャージ電流のものに等しい絶対値の時間導関数を有し
    ていることを特徴とする方法。
  4. 【請求項４】 入力ノードへ印加される論理信号の関数
    として、出力ノードを予め確立した電圧の内の一つとさ
    せる前の異なる予め確立した電圧と出力ノードの前に存
    在していた電圧との間の中間電圧へ出力ノードをプレチ
    ャージさせることにより、低スイッチングノイズで入力
    ノード（ＤＡＴＵＭ）へ印加される信号の関数として出
    力ノード（ＯＵＴ）へ接続されている容量性負荷を高速
    駆動するバッファ回路において、 プレチャージの第一時間インターバル期間中に電流の第
    一符号の一定の時間導関数を、且つプレチャージの第二
    時間インターバル期間中に電流の反対の符号の一定の時
    間導関数を維持するようにプレチャージ電流を制御し、
    且つ相継ぐ第三時間インターバル期間中に一定の時間導
    関数を維持するために出力電圧を前記予め確立した電圧
    とさせる充電電流を制御する制御ブロック（ＰＵ，Ｐ
    Ｄ）の夫々の入力（ＥＮＡＢＬＥ，ＥＮＡＢＬＥ＿、Ｃ
    ＯＮＴＲＯＬ）へ供給される第二即ち制御信号によって
    且つ本回路の第一ノード（Ｃ１）上に存在する第一即ち
    イネーブル信号によって駆動される出力プルアップブラ
    ンチ（ＭＵ）用の第一制御ブロック（ＰＵ）及び出力プ
    ルダウンブランチ（ＭＤ）用の第二制御ブロック（Ｐ
    Ｄ）、 出力ノードプレチャージフェーズ期間中に、出力ノード
    （ＯＵＴ）と、第一スイッチ（Ｓ２）を介して、第一制
    御ブロック（ＰＵ）の制御信号入力ノード（Ｃ２）との
    間に機能的に接続される第一インバータ（Ｉ１）、 プレチャージ期間中に、出力ノードと、第２スイッチ
    （Ｓ４）を介して、第二制御ブロック（ＰＤ）の制御信
    号入力ノード（Ｃ３）との間に機能的に接続される第二
    インバータ（Ｉ３）、 プレチャージフェーズ期間中に本回路の第一ノード（Ｃ
    １）を駆動可能であり且つ第三スイッチ（Ｓ６）を介し
    て接続され、且つ少なくとも本回路のスイッチングフェ
    ーズ及びアクティブスタティックフェーズ期間中に、接
    地電位へ容量結合（Ｃ）され且つ第四スイッチ（Ｓ７）
    を介して出力ノード（ＯＵＴ）へ接続される入力ノード
    を具備している第三インバータ（Ｉ２）、 本回路のスイッチングフェーズ期間中に、入力ノード
    （ＤＡＴＵＭ）を前記制御ブロック（ＰＵ及びＰＤ）の
    制御信号入力ノード（Ｃ２，Ｃ３）へ及び前記第一回路
    ノード（Ｃ１）へ接続させることが可能なスイッチ手段
    （Ｓ１，Ｓ３，Ｓ５）、 を有しており、前記スイッチ及びスイッチ手段が第一対
    の制御信号（ＣＫＯ，ＣＫＯ＿）及び第二対の制御信号
    （ＰＲ，ＰＲ＿）によって駆動されることを特徴とする
    バッファ回路。
  5. 【請求項５】 請求項４において、前記第二インバータ
    （Ｉ３）が、接地へ容量結合されている前記第三インバ
    ータ（Ｉ２）の入力ノードへ前記第四スイッチを介して
    接続されており且つ本回路の出力ノードへ接続している
    入力を具備しており且つプレチャージフェーズの開始に
    おいて前記接地へ容量結合されているノード上に存在す
    る電圧の関数として可変なスレッシュホールド電圧を有
    していることを特徴とするバッファ回路。
  6. 【請求項６】 請求項４において、前記出力プルアップ
    ブランチ（ＭＵ）が、第一Ｐチャンネルトランジスタが
    サプライノードへ接続されているソースを具備しており
    且つ相補的Ｎチャンネルトランジスタが本回路の出力ノ
    ードへ接続されているソースを具備している機能的に互
    いに直列接続されている一対の相補的トランジスタによ
    って実質的に構成されている第一ブランチと、本回路の
    出力ノードへ抵抗を介して接続されているドレインを具
    備する第二Ｐチャンネルトランジスタによって構成され
    ている第二ブランチとを具備するネットワークから構成
    されており、前記第一Ｐチャンネルトランジスタのゲー
    トと前記第二Ｐチャンネルトランジスタのゲートとが同
    一の信号によって駆動されることを特徴とするバッファ
    回路。
  7. 【請求項７】 請求項４において、更に、第三対の制御
    信号（ＳＢ，ＳＢ＿）によって駆動され本回路の高出力
    インピーダンス条件を決定可能であり、スタンバイフェ
    ーズ期間中に本回路によって引き出される電流を減少さ
    せる手段を有していることを特徴とするバッファ回路。
  8. 【請求項８】 請求項７において、前記手段が、少なく
    とも、前記第三対の制御信号の内の第一信号（ＳＢ＿）
    によってゲート端子を介して駆動され且つサプライノー
    ドと前記出力プルアップブランチ（ＭＵ）の駆動ノード
    との間に機能的に接続される第三Ｐチャンネルトランジ
    スタ、及び前記第三対の制御信号の内の他方の信号（Ｓ
    Ｂ）によってゲート端子を介して駆動され且つ前記出力
    プルダウンブランチ（ＭＤ）の駆動ノードと接地との間
    に機能的に接続される第二Ｎチャンネルトランジスタ、
    を有していることを特徴とするバッファ回路。
  9. 【請求項９】 請求項４において、可変スレッシュホー
    ルドを有する第二インバータ（Ｉ３）の出力ノードと第
    二スイッチ（Ｓ４）との間に、第二制御ブロック（Ｐ
    Ｄ）の制御信号入力へ適切な論理レベルを与えるために
    全体的な伝達特性を調節可能なカスケード接続されてい
    る付加的な２個のインバータが設けられていることを特
    徴とするバッファ回路。
  10. 【請求項１０】 請求項７において、前記第一対の制御
    信号（ＣＫＯ，ＣＫＯ＿）及び前記第三対の制御信号
    （ＳＢ，ＳＢ＿）が、本回路のスタティックアクティブ
    フェーズ又はスタンバイフェーズ期間中は、互いに同相
    にあり、且つ出力ノードプレチャージフェーズ期間中
    は、互いに逆相にあり、且つ前記第二対の制御信号の直
    接信号（ＰＲ）が論理ＡＮＤゲート回路の出力ノード上
    に発生され、該論理ＡＮＤゲートの入力に対して、前記
    第一対の制御信号の内の直接信号（ＣＫＯ）及び前記第
    三対の制御信号の内の反転信号（ＳＢ＿）が供給される
    ことを特徴とするバッファ回路。
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