DE69232170T2 - Puffer mit niedrigem Rauschen - Google Patents
Puffer mit niedrigem RauschenInfo
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Description
- Die vorliegende Erfindung bezieht sich auf einen Puffer, der in die CMOS- Technologie integriert werden kann, um eine kapazitive Last bei hoher Geschwindigkeit anzusteuern. Eine typische Anwendung der Schaltung der Erfindung ist das Ansteuern der Ausgangsknoten einer integrierten Schaltung, die mit einer hohen Schaltgeschwindigkeit arbeiten muß, wie z. B. ein Speicher oder eine ähnliche Vorrichtung.
- Wenn ein Ausgangspuffer einer integrierten Schaltung die Spannung an seinem Ausgangsknoten von einem Logikpegel zum anderen schaltet, um ein bestimmtes Datenelement von seinem Eingangsknoten zur Außenwelt zu übertragen, wird eine induktive Überspannung an den Versorgungsschienen (VDD und VSS) erzeugt, deren Wert durch das Produkt einer parasitären Leitungsinduktivität L (die typischerweise zwischen ein paar nH und etwa 15 nH enthalten ist) und der Zeitableitung des Ausgangsstroms IOUT gegeben ist, der vom Puffer geliefert wird, um die Kapazität einer Last schnell zu laden oder zu entladen, die an seinen Ausgangsknoten angeschlossen ist. Diese Überspannung (die häufig als Schaltrauschen bezeichnet wird) kann einen derartigen Pegel erreichen, daß sie für ein richtiges Funktionieren der integrierten Schaltung, deren Teil der Puffer ist, schädlich ist. Das Problem wird durch die Tatsache verschlimmert, daß es in vielen Fällen in der gleichen integrierten Schaltung mehrere Ausgangsknoten gibt, die hinsichtlich der Geschwindigkeit und der kapazitiven Last die gleichen Ansteuerungsanforderungen besitzen (z. B. die Datenausgänge eines Hochgeschwindigkeitsspeichers), wo das Auftreten eines gleichzeitigen Schaltens der gleichen Logikpolarität einer Anzahl von Ausgangsknoten möglich ist.
- Das Problem der Verringerung des Schaltrauschens ohne eine übermäßige Benachteiligung der Schaltgeschwindigkeit ist bereits in einer Anzahl von Vorschlägen angepackt worden. EP-A-0.284.357, eingereicht am 22. März 1988, von 5. Oshima u. a., mit dem Titel "Semiconductor Integrated Circuit Having a Data Output Buffer Circuit", schlägt z. B. vor, die Versorgungs- Anschlußinseln und die Metalleitungen des "internen" Abschnitts der integrierten Schaltung von den dedizierten Versorgungs-Anschlußinseln und den Metalleitungen für das Speisen der Puffer "separat" beizubehalten, um das Rauschen zu verringern, das in den Versorgungsleitungen der internen Schaltungsanordnung der Vorrichtung aufgrund der Umschaltungen der Ausgangsspannung induziert wird. Dies erfolgt mit Blick auf die Tatsache, daß der größere Beitrag der parasitären Induktivität einer Versorgungsleitung auf den Verbindungsdraht (Bonddraht) zwischen Anschlußinsel und Anschlußstift zurückzuführen ist. Dieser Zugang ist sicherlich brauchbar, aber unzureichend. Eine andere bekannte Technik für die Verringerung des Schaltrauschens besteht im Einführen geeigneter Phasenverschiebungen zwischen den Umschaltungen der verschiedenen Ausgangsknoten, um die Zusammenfassung der Wirkungen eines gleichzeitigen Umschaltens des gleichen Vorzeichens verschiedener Knoten zu vermeiden. Eine weitere ähnliche Technik besteht außer der geeigneten Phasenverschiebung der Umschaltungen der mehreren Hochzieh- und/oder Herunterzieh-Transistoren eines Puffers im Ersetzen eines einzelnen Hochzieh-Transistors und eines einzelnen Herunterzieh-Transistors des Puffers durch mehrere jeweils parallel geschaltete Transistoren (Literaturhinweis: D. T. Wong u. a.: "An 11-ns 8K · 18 CMOS Static RAM with 0.5 um Devices", IEEE J. Solid State Circuits, Bd. SC-23, Nr. 5, Okt. 1988, S. 1095-1103.) Diese Techniken besitzen den Nachteil, daß sie stark vom Herstellungsprozeß abhängen und sie in jedem Fall eine genaue experimentelle Charakterisierung benötigen.
- Es sind verschiedene Techniken bekannt, die auf dem Vorladen des Ausgangsknotens auf einen Zwischenspannungspegel zwischen VSS und VDD basieren, bevor das Schalten bewirkt wird (Literaturhinweis: T. Wada u. a.: "A 34-ns 1-Mbit CMOS SRAM Using Triple Polysilicon", IEEE J. Solid-State Circuits; Bd. SC-22, Nr. 5, Okt. 1987, S. 727-732, oder H. Okuyama u. a.: "A 7-ns 32K · 8 CMOS SRAM", IEEE J Solid State Circuits, Bd. SC-23, Nr. 5, Okt. 1988, S. 1054-1059.) In dieser Weise wird der Spannungshub am Ausgangsknoten zum Schaltzeitpunkt etwas verringert, und deshalb auch die zeitliche Variation des dem Schalten zugeordneten Stroms. Diese Technik ist nützlich, wenn es eine Totzeit zwischen einer "Anforderung" für ein neues Datenelement und dem tatsächlichen Lesevorgang des Datenelements gibt, wie z. B. in Speicherschaltungen, wie für den ausgebildeten Techniker offensichtlich sein wird.
- Eine ähnliche Technik ist in EP-A-0.271.331, eingereicht am 9. Dezember 1987, von S. Takayasu, mit dem Titel "Semiconductor Integrated Circuit", beschrieben. Gemäß diesem Literaturhinweis wird ein Vorladen des Ausgangsknotens nur ausgeführt, wenn der anfängliche Ausgangspegel logisch hoch ("1") ist, wobei es ausgeführt wird, um einen Wert der Ausgangsspannung zu erreichen, der als ein logisch hoher Pegel erscheinen kann, falls er an den Eingang einer elektronischen Schaltung angelegt wird (z. B. 2,5 V). Umgekehrt wird, wenn der anfängliche Ausgangspegel logisch tief ("0") ist, ein Vorladen nicht ausgeführt, weil eine derartige Situation nicht als kritisch betrachtet wird.
- Das Dokument US-A-5.057.711 beschreibt einen Ausgangspuffer, der den Spitzenwert des Ausgangsstroms begrenzen kann, indem er vor der tatsächlichen Schaltphase eine Vorladephase einfügt.
- Das Dokument US-A-4.983.860 beschreibt einen Ausgangspuffer, der eine Vorladetechnik verwendet, um den Ausgangsknoten ohne eine übermäßige Leistungsaufnahme vorzuladen. Unter dieser Aufgabe gibt es außerdem diejenige der Verringerung des Rauschens in den Versorgungsleitungen.
- Das Dokument EP-A-0 086 333 offenbart eine Vorladeschaltung für eine digitale Schaltungsanordnung, um den Vorladeprozeß zu beschleunigen, ohne übermäßig hohe Stromspitzen zu erzeugen.
- Das Dokument EP-A-5.028.818 offenbart einen Ausgangspuffer, der die Technik des Vorladens des Ausgangsknotens implementiert, um die Leistungsaufnahme zu verringern. Unter den Aufgaben gibt es außerdem die Verringerung des in der Versorgungsleitung induzierten Schaltrauschens.
- Die oben in Erinnerung gerufenen Vorladetechniken, die auf Speicher anwendbar sind, lindern das Problem, sie beseitigen es aber nicht.
- Eine anderer Technik, die breite Anwendung zur Verringerung des Schaltrauschens besitzt, besteht im Steuern des Ansteuerns der Hochzieh- und Herunterzieh-Ausgangstransistoren in einer derartigen Weise, daß der gelieferte Ausgangsstrom IoUT kompatibel mit den Anforderungen der Schaltgeschwindigkeit einen Spitzenwert seiner Zeitableitung (dIoUT/dt) so niedrig wie möglich aufweist. Es ist z. B. vorgeschlagen worden, die Gate-Elektroden der Hochzieh- und Herunterzieh-Ausgangstransistoren über einen zu den Gates oder zur positiven und/oder negativen Versorgungsschiene der Logikschaltungen, die die Gate-Elektroden ansteuern, in Reihe geschalteten Widerstand anzusteuern. Dies dient dem Zweck der Verlangsamung des Anstiegs und des Abfalls der Ansteuerspannung, die an diese Gate-Elektroden angelegt ist, über eine voreingestellte Zeitkonstante, wobei auf diese Weise die Variation des Ausgangsstroms, der durch den Puffer geliefert wird, weniger abrupt gemacht wird (Literaturhinweis: EP-A-0.251.910, eingereicht am 25. Juni 1987, von M. Naganuma, mit dem Titel: "CMOS Output Buffer Circuit" oder der Artikel von K. L. Wang u. a.; "A 21-ns 32K · 8 CMOS Static RAM with a Selectively Pumped p-Well Array", IEEE J. Solid-State Circuits, Bd. SC-22, Nr. 5, Okt. 1987, S. 704-711). Das Ausführen einer derartigen Steuerung der Ansteuerspannungen mittels aktiver Netzwerke ist außerdem vorgeschlagen worden (Literaturhinweis: W. C. H. Gubbels u. a.: "A 40-ns/100pF Low- Power Full- CMOS 256K (32K · 8) SRAM", IEEE J. Solid-State Circuits, Bd. SC-22, Nr. 5, Okt. 1987, S. 741-747; oder S. T. Chu u. a.: "A 25-ns Low-Power Full- CMOS 1-Mbit (128.K · 8) SRAM", IEEE J. Solid-State Circuits, Bd. SC-23, Nr. 5, Okt. 1988, S. 1078-1084).
- In einer früheren europäischen Patentanmeldung Nr. 91121952.5, eingereicht am 20. Dezember 1991, vom Anmelder der vorliegenden Erfindung, in der die Erfinder als F. Maloberti, S. Portaluri und G. Torelli benannt sind, ist ein Ausgangspuffer beschrieben, in dem die Hochzieh- und Herunterzieh-Transistoren durch die Verwendung von absichtlich erzeugten Spannungs-Sägezähnen angesteuert werden, um das Schaltrauschen zu verringern. Der Stand der Technik ist so, daß es Raum für die weitere Verbesserung der Leistung derartiger Ausgangspuffer hinsichtlich der Minimierung der in den Versorgungsleitungen induzierten Überspannungen (des Schaltrauschens) gibt, während gleichzeitig eine hohe Geschwindigkeit gesichert wird, die im Fall von Speichern das Erreichen äußerst kurzer Zugriffszeiten erlauben würde.
- Ein bemerkenswerter Prozeß für diesen Zweck wird durch die vorliegende Erfindung erreicht, deren Gegenstand ein verbessertes Verfahren und eine Schaltung zum Ansteuern einer kapazitiven Last mit niedrigem Schaltrauschen bei hoher Geschwindigkeit ist.
- Im wesentlichen besteht das Verfahren der Erfindung im Vorladen des Ausgangsknotens eines Puffers auf einen Zwischenpegel zwischen einer am Ausgangsknoten bereits vorhandenen Spannung und einer voreingestellten Spannung, die in allgemeinen Begriffen eine logische Spannung sein kann, die ein bestimmtes Datenelement darstellt, durch einen Ausgangsstrom, der eine Zeitableitung aufweist, die während eines ersten Zeitintervalls im wesentlichen konstant ist und ein erstes Vorzeichen aufweist, und der eine Zeitableitung aufweist, die während eines zweiten Zeitintervalls im wesentlichen konstant ist und ein zum vorausgehenden Vorzeichen entgegengesetztes Vorzeichen aufweist, und der schließlich während eines dritten Zeitintervalls ein Schalten der Spannung des Ausgangsknotens in Abhängigkeit eines bestimmten Logiksignals bewirkt, das an einen Eingangsknoten der Pufferschaltung durch einen Strom angelegt wird, der eine im wesentlichen konstante Zeitableitung aufweist.
- Vorzugsweise besitzen die Zeitableitungen der verschiedenen Ausgangsströme des Puffers während der drei Zeitintervalle einen gleichen Absolutwert. Die Tatsache, daß die Zeitableitungen wenigstens während der ersten und zweiten Zeitintervalle den gleichen Absolutwert besitzen, erzeugt während einer derartigen Vorladephase eine Signalform des durch den Ausgangsknoten des Puffers gelieferten Stroms, die im wesentlichen dreieckig ist (oder die präziser die Form eines gleichschenkligen Dreiecks besitzt). Selbstverständlich ist die Bedingung der Konstanz hinsichtlich des Absolutwertes der Zeitableitung des Ausgangsstroms eine ideale Bedingung, gegen die das Verhalten der realen Schaltung strebt. In der Praxis wird eine "weiche" oder "filetierte" Form der Signalform erhalten, die sich der idealen Bedingung im wesentlichen annähert. Eine grundlegende Anforderung des Verfahrens der Erfindung besteht darin, daß der Ausgangsstrom während eines ganzen Schaltzyklus gesteuert wird, d. h.: während einer Vorladephase und während einer anschließenden Schaltphase der Ausgangsspannung, mit einer besonderen Betonung des Zeitpunkts, zu dem das Vorzeichen der Zeitableitung des Stroms während der Vorladephase sich selbst umkehrt, d. h.: zu dem Zeitpunkt, zu dem der Ausgangsstrom von einer ansteigenden Phase zu einer abfallenden Phase übergeht. Durch den Begriff "Vorladen" ist es offensichtlich beabsichtigt, sowohl einen Ladeprozeß der Kapazität als auch einen Entladeprozeß der Kapazität zu kennzeichnen, d. h. einen Prozeß des "Einrichtens im voraus" in einen bestimmten Zustand (Zwischenzustand) des Ladens einer Kapazität. Falls eine derartige Steuerung nicht ausgelöst wird, wobei z. B. der Vorladeprozeß abrupt angehalten wird, wenn die Ausgangsspannung einen bestimmten vorgegebenen Zwischenwert erreicht, könnte ein scharfer Abfall des Ausgangsstroms (des Vorladestroms) auftreten, aus dem sich eine Spitze des Schaltrauschens ergeben könnte, die außerdem äußerst hoch sein könnte. Deshalb wird die Minimierung des Schaltrauschens zufriedenstellend erreicht, wenn die Signalform des Ausgangsstroms während der Vorladephase keine andere Unstetigkeit außer dem Punkt der Umkehrung der Neigung zeigen wird. In der Praxis wird dies mit einer im wesentlichen dreieckigen Signalform des Vorladestroms erhalten.
- Die Schaltung der Erfindung implementiert diese wesentlichen Bedingungen.
- Im wesentlichen umfaßt die Schaltung der Erfindung einen ersten Steuerblock für einen Ausgangshochziehzweig (d. h. einen Transistor oder ein dazu äquivalentes Netzwerk) und einen zweiten Steuerblock für einen Ausgangsherunterziehzweig (d. h. einen Transistor oder ein dazu äquivalentes Netzwerk), die durch ein erstes Freigabesignal, das an einen ersten Knoten der Schaltung anliegt, und ein Steuersignal angesteuert werden. Diese zwei Signale werden an die jeweiligen Freigabesignal- und Steuersignal-Eingänge der zwei Steuerblöcke angelegt. Wenigstens ein erster Inverter ist funktional zwischen den Ausgangsknoten der Schaltung und über einen ersten Schalter an den Steuersignaleingang des ersten Blocks geschaltet. Wenigstens ein zweiter Inverter ist funktional zwischen den Ausgangsknoten und über einen zweiten Schalter an den Steuersignaleingang des zweiten Blocks geschaltet. Wenigstens ein dritter Inverter, der während einer Vorladephase den ersten Knoten der Schaltung über einen dritten Schalter ansteuern kann, besitzt einen Eingang, der kapazitiv mit einem Massepotential verbunden ist, und der über einen vierten Schalter mit einem Ausgangsknoten der Schaltung verbunden ist. Wenigstens drei weitere Schalter verbinden einen Eingangsknoten der Schaltung während einer Schaltphase und einer statischen aktiven Phase der Schaltung mit den Steuersignaleingängen der zwei Blöcke und während einer Schaltphase mit dem ersten Knoten der Schaltung.
- Alle Schalter werden durch die Verwendung von zwei Paaren von Zeitsteuerungssignalen mit entgegengesetzten Phasen angesteuert.
- Der zweite Inverter kann vorteilhaft eine Schwellenspannung besitzen, die sich in Abhängigkeit der Spannung ändert, die an dem Knoten der Schaltung anliegt, der kapazitiv an Masse gekoppelt ist, und der wenigstens während der Schaltphase und der statischen aktiven Phase mit dem Ausgangsknoten der Schaltung über den vierten Schalter verbunden ist, und der von dem Ausgangsknoten während der Vorladephase getrennt ist.
- Die Erfindung wird durch die folgende Beschreibung einer bevorzugten Ausführungsform und durch Bezugnahme auf die beigefügte Zeichnung leichter verständlich, worin
- Fig. 1 ein funktionaler Blockschaltplan der Schaltung der Erfindung ist;
- Fig. 2 ein Stromlaufplan gemäß einer Ausführungsform der Erfindung ist;
- Fig. 3 eine Darstellung des Ausgangsstroms ist, die die Signalform während einer Vorladephase entsprechend einem idealen Verhalten der Schaltung der Erfindung zeigt; und
- Fig. 4 ein Schaltungsäquivalent eines Ausgangsherunterziehabschnitts eines Puffers ist.
- In Anbetracht der besonderen Wichtigkeit, die eine derartige Anwendung darstellt, wird die Schaltung der Erfindung in bezug auf die Verwendung als ein Datenausgangspuffer für eine Speichervorrichtung beschrieben, die 16 gleiche Datenausgangspuffer umfassen kann, die auf demselben Chip integriert sind.
- Gemäß der üblichen Praxis können diese Speichervorrichtungen drei verschiedene Betriebszustände annehmen, die den verschiedenen Betriebszuständen der Datenausgangspuffer entsprechen.
- 1) Die Bereitschaftsphase. Während dieser Phase ist der Chip gesperrt, wobei die Speicherdaten-Ausgangsanschlußstifte auf einem Zustand mit hoher Impedanz zu halten sind. Dies wird gewöhnlich mittels eines dedizierten Steuersignals (SB) bewirkt, das über die mehreren für diesen Zweck dedizierten Transistoren, die in den Schaltungen des Puffers funktional verbunden sind, einen nichtleitenden Zustand der Hochzieh- und Herunterzieh-Ausgangszweige des Puffers bestimmen kann, um die Leistungsaufnahme während einer derartigen Betriebsbereitschaftsphase zu minimieren.
- 2) Die Lesephase. Während dieser Betriebsphase ist die Speichervorrichtung freigegeben, wobei die adressierten Speicherzellen gelesen werden. Diese Betriebsphase ist eigentlich in drei Schritte oder Perioden unterteilt. Während eines ersten Schritts (der Leseanforderungs-Identifizierungsperiode) wird die Leseanforderung identifiziert und die Eingangs- und Adressierungsschaltungen werden gesetzt. In einem zweiten Schritt (der Abtastperiode), wie er mittels eines dedizierten Zeitsteuerungssignals CKO definiert ist, das während dieses Schritts hoch gehalten wird, werden die in den adressierten Zellen gespeicherten Informationen abgetastet und decodiert. In einem dritten Schritt oder letzten Schritt (der Datenausgangsübergangsperiode), der beginnt, wenn das Signal CKO einen Übergang von 1 zu 0 durchläuft, wird jeder Datenausgangsknoten durch einen jeweiligen Ausgangspuffer auf den Spannungspegel gebracht, der dem Wert des gelesenen Datenelements entspricht (VOH oder VOL für den logischen Zustand einer "1" oder einer "0" der entsprechenden adressierten Zelle).
- 3) Die statische aktive Phase. Während dieser Phase ist der Chip freigegeben, wobei die Daten, die vorausgehend gelesen und aufgefangen wurden, kontinuierlich über die Daten-Ausgangsanschlußstifte der Vorrichtung geliefert werden. Während dieser Betriebsphase ist eine niedrige Ausgangsimpedanz der Puffer erforderlich.
- In einer Anwendung dieser Art kann das Zeitintervall der Lesephase (das CKO-Signal befindet sich in einem hohen Zustand) ausgenutzt werden, um den Ausgangsknoten auf einen geeigneten Zwischenspannungspegel voreinzustellen, ohne die Zugriffszeit des Speichers erheblich zu beeinflussen. Dieser Zugang zielt auf die Verringerung der Spannungsstufe, die an einem Ausgangsknoten erzeugt werden muß, um das Schalten zu bewirken (d. h. während des dritten Schritts der operativen Lesephase), wann immer dies notwendig wird. In dieser Weise wird die Menge der elektrischen Ladung, die während der kurzen Zeitperiode, in der das tatsächliche Schalten ausgeführt wird, durch den Ausgang gehen muß, und auch die Spitzenamplitude des Stroms verringert, der geliefert werden muß, um das Schalten in einem bestimmten Zeitintervall auszuführen. Selbstverständlich kann diese Vorladephase lediglich ausgeführt werden, wenn es eine "Tot"-Zeit zwischen dem Zeitpunkt gibt, zu dem das System "abtastet", daß ein neues Datenelement zum Ausgang übertragen werden muß, und zu einem anschließenden Zeitpunkt, zu dem der Logikpegel, der zum Ausgang übertragen werden muß, verfügbar gemacht wird. Unter diesem Gesichtspunkt stellen die Speicherschaltungen ein typisches Beispiel dar, weil durch das Leiten der Schaltung aus einem Bereitschaftszustand in einen aktiven Zustand oder durch eine Änderung der Adressensignale zuerst eine Leseanforderung erfaßt wird, danach werden die der neuen Adresse entsprechenden Speicherzellen gelesen, und schließlich werden die gelesenen Daten zu den Ausgangsanschlüssen übertragen. Deshalb kann die Zeitperiode, während der die Speicherzellen gelesen werden, verwendet werden, um eine Vorladephase der Ausgangsknoten auszuführen. Der zweite implementierte Zustand (d. h. die spezielle auf den Ausgangsstrom ausgeübte Steuerung) besitzt den Zweck, den Spitzenwert der Zeitableitung des Ausgangsstroms, der durch den Ausgangspuffer geliefert wird, und deshalb das Rauschen (LdI/dt) zu minimieren, das in den Versorgungsleitungen induziert wird.
- Ein funktionaler Blockschaltplan eines Puffers der Erfindung ist in Fig. 1 gezeigt, während in Fig. 2 eine Ausführungsform der Schaltung gezeigt ist, worin außerdem die funktionalen Blöcke nach Fig. 1 wann immer es notwendig ist mittels gestrichelter Grenzen gekennzeichnet sind, um die Identifizierung zu erleichtern. In der Schaltung nach Fig. 2 sind die natürlichen n-Kanal- Transistoren durch die Marke nat gekennzeichnet.
- Die Zeitsteuerungssignale, die die Betriebsphasen der Schaltung steuern, sind im wesentlichen: SB (durch das ein Bereitschaftszustand der Schaltung bestimmt werden kann) und CKO (durch das, wie oben erwähnt ist, ein Lesezeitintervall für die zu den Ausgangsknoten zu übertragenden Daten bestimmt werden kann). Trotzdem kann das CKO-Signal außerdem während einer Bereitschaftsphase hoch bleiben. Selbstverständlich wird angenommen, daß die entsprechenden invertieren Signale ( und ) verfügbar sind, wie sie es normalerweise sind.
- Für den Zweck des Erreichens einer genauen Kennzeichnung der Leseperiode der Speicherzellen, und um während einer derartigen Periode eine Voreinstellung (ein Vorladen) der Ausgangsknoten zu erlauben, ist es notwendig, daß ein zusätzliches Steuersignal PR verfügbar ist, nämlich PR (- PR), das zweckmäßig als ein UND-Signal der CKO- und SB-Signale entsprechend einer üblichen Technik erzeugt wird, wie für einen ausgebildeten Techniker ohne die Notwendigkeit offensichtlich sein wird, die funktionale Schaltung ausführlich zu beschreiben, die für diesen Zweck verwendet werden kann. Das PR-Signal (das -Signal) wird während der gesamten Phase des Vorladens des Ausgangsknotens hoch sein, wobei es während der anderen Betriebsphase des Puffers tief sein wird.
- In der folgenden Tabelle sind die Logikzustände der Steuersignale während der verschiedenen Betriebsphasen der Schaltung der Erfindung dargelegt. TABELLE
- Unter Bezugnahme auf die Figuren können die in Fig. 1 dargestellten Schalter hergestellt sein, wie in Fig. 2 gezeigt ist; nämlich: der Schalter S1, der aus dem MT1A und dem MT2A aufgebaut ist (aktiv, wenn CKO tief ist); der Schalter S2, der aus dem MT3 und dem MT4 aufgebaut ist (aktiv, wenn CKO hoch ist); der Schalter S3, der aus dem MT1 und dem MT2 aufgebaut ist (aktiv, wenn CKO tief ist); der Schalter S4, der aus dem MT5 und dem MT6 aufgebaut ist (aktiv, wenn CKO hoch ist); der Schalter S5, der aus dem MP3 und dem MP4 aufgebaut ist (aktiv, wenn CKO tief ist); der Schalter S6, der aus dem MP 1 und dem MP2 aufgebaut ist (aktiv, wenn CKO hoch ist); und der Schalter S7, der aus dem MK6 und dem MK7 aufgebaut ist (aktiv, wenn PR tief ist). Als eine Folge sind die Schalter S1, S3, S5 und S7 während eines Lesezyklus und insbesondere während einer Phase der Übertragung eines neuen Datenelements zum Ausgang, (d. h. der Schaltphase des Ausgangspuffers) und während eines statischen aktiven Zustands der Schaltung geschlossen. Die Schalter S2, S4, S6 sind während einer Vorladephase geschlossen. Schließlich sind die Schalter S2, S4, S6 und S7 während einer Bereitschaftsphase geschlossen. Eine Betriebsbereitschaftsphase kann nur in bestimmten Anwendungen vorhanden sein, während, soweit wie der Gegenstand der vorliegenden Erfindung betroffen ist, der sowohl während einer Vorladephase und während einer anschließenden Schaltphase für das Übertragen des Datenelements an den Ausgang als auch selbstverständlich während einer Phase des statischen Beibehaltens des Ausgangspegels während einer statischen aktiven Phase an die Steuerung des Ausgangsstroms gebunden ist, es insgesamt wichtig ist, daß die Spannung an den Knoten C2 und C3 durch die Spannung des "Datenelements" gesteuert wird (zu ihm äquivalent ist), das am Eingangsknoten des Puffers während der Phase des Übertragens des Datenelements zum Ausgang und während einer anschließenden statischen aktiven Phase vorhanden ist. Umgekehrt müssen die Knoten C2 und C3 durch die Ausgangsspannung V0 (über die Inverter 11 und 13) während einer Vorladephase des Ausgangsknotens gesteuert werden. Der Knoten C 1 muß durch das Datenelement gesteuert werden, das während einer Phase des Übertragens des Datenelements zum Ausgang und während einer statischen aktiven Phase am Eingang des Puffers vorhanden ist. Umgekehrt muß der Knoten C 1 (über den Inverter 12) durch die Spannung Vopr,i, die am Anfang einer Vorladephase am Ausgangsknoten des Puffers vorhanden ist, während der folgenden Vorladephase gesteuert werden, wie später in dieser Beschreibung verdeutlicht wird.
- Unter Bezugnahme auf die funktionale Darstellung nach Fig. 1 kann für jeden der zwei Steuerblöcke PU (Hochzieh-Steuerung) und PD (Herunterzieh-Steuerung) für die Ausgangstransistoren MU bzw. MD ein Freigabesignaleingang (ENABLE) und ein Steuersignaleingang (CONTROL) erkannt werden.
- Falls der Freigabesignaleingang (ENABLE) des PU-Blocks tief ist, ist das Ausgangssignal des Blocks immer hoch, deshalb ist der MU-Transistor (Hochzieh-Transistor) ausgeschaltet. Wenn der Freigabesignaleingang (ENABLE) hoch ist, wird der Ausgang des PU-Blocks abhängig vom Wert des Steuersignaleingangs (CONTROL) entweder hoch oder tief sein: ist der CONTROL-Knoten ebenso tief, wird das Ausgangssignal des Blocks tief, deshalb ist der MU-Transistor eingeschaltet und lädt den Ausgangsknoten auf eine höhere Spannung (Maximalwert = VDD); falls der CONTROL-Knoten tief ist, ist das Ausgangssignal des Blocks hoch, wobei deshalb der Transistor MU ausgeschaltet ist.
- Der Betrieb des PD-Blocks ist ähnlich. Wenn der Freigabesignal-Eingangsknoten ( ) hoch ist, ist der Ausgang des Blocks PD immer tief, deshalb ist der MD-Transistor ausgeschaltet. Wenn umgekehrt der Freigabesignal-Eingangsknoten (ENABLE) tief ist, dann befindet sich, wenn der Steuersignal-Eingangsknoten (CONTROL) ebenso tief ist, die Ausgangsspannung des Blocks PD auf einem hohen Pegel, deshalb wird der MD-Transistor leitend und entlädt den Ausgangsknoten auf einen niedrigeren Spannungswert (Minimalwert = Massepotential); falls der Steuersignal-Eingangsknoten (CONTROL) hoch ist, geht der Ausgang des Blocks PD tief, wobei deshalb der MD-Transistor ausgeschaltet ist.
- Die Spannung, die an die ENABLE- und -Anschlüsse der zwei Steuerblöcke PU bzw. PD angelegt ist, ist die gleiche, d. h. die Spannung, die am Knoten C 1 der Pufferschaltung vorhanden ist.
- Während einer Phase der Übertragung eines Datenelements zum Ausgang und während einer statischen aktiven Phase des Puffers ist an die Signaleingänge der zwei Steuerblöcke PU und PD das Signal des Datenelements (DATUM) angelegt; weil 55 geschlossen ist, während S6 offen ist und die Schalter S1 und S3 geschlossen sind, während S2 und S4 offen sind, deshalb werden die zwei Steuerblöcke PU und PD durch das Datenelement selbst gesteuert.
- Während einer Vorladephase hängt das "Freigeben" der zwei Steuerblöcke durch die Verwendung des Inverters 12 und mit Blick auf die Tatsache, daß der Schalter S6 geschlossen ist, während S5 und S7 offen sind, von dem Wert ab, den der Ausgangsknoten des Puffers vor dem Beginn der Vorladephase aufwies (Vopr,i). Außerdem sind die Schalter S2 und S4 geschlossen, während die Schalter 51 und 53 offen sind, wobei deshalb die zwei Blöcke PU und PD durch die Verwendung der Inverter 11 und 13 durch die Ausgangsspannung V&sub0; "gesteuert" werden.
- Es kann leicht bemerkt werden, das während einer Übertragungsphase eines Datenelements zum Ausgang (und während einer statischen aktiven Phase) die Ausgangsspannung auf den gleichen Logikpegel des Datenelements (DA- TUM) gebracht wird (oder auf diesem aufrechterhalten wird), das am Eingangsknoten des Puffers vorhanden ist.
- Während einer Vorladephase ist abhängig davon, ob der Wert der vorhandenen Ausgangsspannung Vopr,i tief bzw. hoch ist, einer der Steuerblöcke, PU oder der Steuerblock PD, aktiviert. Weil die CONTROL-Signale für die zwei Blöcke PU und PD die Ausgangssignale der Inverter 11 bzw. 13 sind, von denen ein Eingang mit dem Ausgangsknoten des Puffers verbunden ist, wird ein Vorladen des Ausgangsknotens auf einen zum Anfangspegel entgegengesetzten Pegel erreicht. Wenn jedoch die Spannung am Ausgangsknoten des Puffers um einen bestimmten Betrag abgefallen sein wird (oder angestiegen sein wird), wird der Inverter (13 oder 11), dessen Ausgang das CONTROL- Signal für den freigegebenen Steuerblock der zwei Steuerblöcke bereitstellt, schalten, wobei folglich an einem bestimmten Punkt der Ausgangstransistor, der leitend war, ausgeschaltet wird. Selbstverständlich wird der andere Ausgangtransistor ebenfalls ausgeschaltet, wobei an diesem Punkt das Vorladen abgeschlossen wird. Selbstverständlich wird während der Vorladephase der andere Ausgangstransistor in einem Aus-Zustand verbleiben, weil der jeweilige (andere) Steuerblock gesperrt ist.
- Jeder der Steuerblöcke PU und PD implementiert eine Steuerung seiner Ausgangsspannung, wodurch sich der Wert des Stroms, der durch den angesteuerten Ausgangstransistor (MU oder MD) geliefert wird, wenigstens bis der durch den Ausgangsstrom gelieferte Strom im Prinzip durch seinen Gate- Spannungspegel bestimmt ist, d. h., soweit wie der leitende Ausgangstransistor in einer Sättigungszone seiner Kennlinie arbeitet, in Abhängigkeit von der Zeit mit einem etwa linearen Gesetz ändert. In der Praxis wird der freigegebene Steuerblock der zwei Steuerblöcke PU und PD ein Ausgangsspannung erzeugen, die sich im wesentlichen in Abhängigkeit von der Quadratwurzel der Zeit ändert, wobei folglich der durch den angesteuerten Ausgangstransistor (MU oder MD) gelieferte Strom eine lineare Variation in Abhängigkeit von der Zeit darstellt. Eine derartige Steuerung wird durch den einen oder den anderen der zwei Steuerblöcke während einer Übertragungsphase des Datenelements zum Ausgang während einer Vorladephase ausgeübt, wobei deshalb durch alle Phasen des Betriebs des Puffers das Schaltrauschen effektiv minimiert ist. Wenn der leitende Ausgangstransistor in ein sogenanntes Triodengebiet seiner Kennlinie eintritt (d. h. während eines Endabschnitts einer Schaltphase), wird der Ausgangsstrom abnehmen, ohne abrupten Änderungen zu unterliegen.
- Es ist wichtig anzumerken, das während einer Vorladephase zu einem bestimmten Zeitpunkt t&sub0;, d. h. zu dem Zeitpunkt, zu dem die Ausgangsspannung einen bestimmten voreingestellten Wert erreicht, das Steuersignal (CON- TROL) des Blocks, der zu diesem Zeitpunkt aktiv ist, schaltet, wobei der Block trotzdem aktiv bleibt. Aufgrund des Schaltens das Steuersignals (CON- TROL) tritt eine Umkehrung der Neigung des Vorladestroms auf. Dieser Vorladestrom, dessen Absolutwert zum Zeitpunkt t&sub0; anstieg, beginnt nach diesem Zeitpunkt abzufallen, wobei er nach einem bestimmten Zeitintervall null wird, wobei folglich der Vorladeprozeß endet, wie in der Darstellung nach Fig. 3 gezeigt ist. Diese Umkehrung der Neigung des Ausgangsstroms während einer Vorladephase wird durch die Verwendung der zwei Inverter I1 und I3 erreicht, die verschiedene Schwellenspannungen besitzen: I1 wird im allgemeinen eine Schwellenspannung besitzen, die niedriger als die von I3 ist. Der dritte Inverter I2 besitzt eine Schwellenspannung, die vorzugsweise zwischen den Schwellenspannungen der anderen zwei Inverter I1 und I3 enthalten ist. Die Schwellenspannungen der zwei Inverter I1 und I3 müssen genau bestimmt sein, um zu sichern, daß der Wert der Ausgangsspannung am Ende einer Vorladephase wie gewünscht ist.
- Gemäß einer bevorzugten Ausführungsform sollte der Inverter 13 vorzugsweise eine variable Schwelle besitzen, die durch den Wert der vorhandenen Ausgangsspannung Vopr,i gesteuert wird, um den Betrieb der Schaltung zu optimieren, und um insbesondere eine gute Leistung während der Vorladephasen zu sichern, was auch immer der Wert der vorhandenen Ausgangsspannung Vopr,i ist. Es ist besonders bevorzugt, daß die Schwellenspannung von 13 bei einer Abnahme des Wertes der vorhandenen Ausgangsspannung Vopri abnimmt. Dies kann z. B. mit der Schaltung erhalten werden, die in Fig. 2 dargestellt ist. Die Gate-Spannung des MA7-Transistors hängt vom Wert von Vopt,i in einer Weise ab, daß sie abnimmt, wenn die letztere Spannung zunimmt. Dies bestimmt sowohl eine Änderung des durch MA12 gelieferten Stroms, der bei einer Zunahme von Vopr,i zunimmt, und des durch MA 13 gelieferten Stroms, der abnimmt, wenn Vopri ansteigt, als auch des durch MA1 entgegengesetzten "Widerstands", der bei einem Anstieg von Vopri zunimmt. Dies führt wie gewünscht zu einer Zunahme der Schwellenspannung des Inverters 13 aufgrund des Anstiegs des Wertes von Vopri. Die zwei Inverter, die aus MA8, ...,MA11 aufgebaut sind, die in der Darstellung nach Fig. 2 in Kaskade mit dem Inverter 13 mit einer variablen Schwelle verbunden sind, besitzen den Zweck des "Quadrierens" der Gesamt-Übertragungskennlinie des Inverters, um dem PD-Block ein Steuersignal bereitzustellen, das einen geeigneten Logikpegel aufweist.
- Die in Fig. 2 gezeigte Schaltung umfaßt außerdem Transistoren, die den Puffer in einen Zustand mit hoher Ausgangsimpedanz versetzen können (d. h. zum Implementieren einer sogenannten "Tristate"-Ausgangschaltung), wenn sich die Vorrichtung in einem Bereitschaftszustand befindet (d. h. wenn das. Signal SB hoch ist), und folglich die Stromaufnahme der Pufferschaltung während einer derartigen Bereitschaftsphase im wesentlichen auf null verringern können.
- In der in Fig. 2 gezeigten Schaltung ist der Hochzieh-Transistor MU durch ein Netzwerk ersetzt, das aus den Transistoren M23, M24, M24B und dem Widerstand Ro (der eventuell im wesentlichen einen Wert von null aufweisen kann) aufgebaut ist. Dieses Netzwerk stellt einen "Hochzieh-Zweig" des Puffers dar. Der Zweck dieser Ausführungsform des Hochzieh-Ausgangszweigs besteht mit Blick auf die Tatsache, daß der Ausgangsknoten bereits mit einem n-Kanal-Herunterzieh-Transistor verbunden ist, der typischerweise ein relativ hohes W/L-Verhältnis aufweist, im Vermeiden einer direkten Verbindung eines p-Kanal-Transistors, der einen relativ hohen Strom liefern kann, mit dem Ausgangsknoten des Puffers. Eine direkte Verbindung der zwei komplementären Transistoren, die ein hohes W/L-Verhältnis aufweisen, könnte in der Tat Einklink-Probleme erzeugen.
- Selbstverständlich kann der gezeigte Puffer während eines aktiven statischen Zustands des Puffers einen statischen Ausgangspegel für eine unbestimmte Zeitperiode aufrechterhalten. Dies wird außerdem durch die Steuerblöcke PU und PD erreicht. Falls in dieser Betriebsphase der Spannungspegel des Datenelements hoch ist, ist der Ausgang des PU-Blocks tief, wobei der Ausgang des PD-Blocks außerdem tief ist, deshalb ist der Ausgangshochziehzweig leitend, während der Ausgangsherunterziehzweig ausgeschaltet ist, wobei deshalb der Ausgang in einem hohen Logikzustand aufrechterhalten wird. Das Gegenteil tritt auf, falls das Datenelement logisch tief ist.
- Schließlich sollte angemerkt werden, daß die zwei Blöcke PU und PD mit Ausnahme während Übergangsphänomenen, die offensichtlich auf ein Minimum eingeschränkt werden müssen, infolge der Beziehungen zwischen den entsprechenden Ansteuersignalen einen gleichzeitigen leitenden Zustand der zwei Ausgangstransistoren MU und MD ausschließen.
- Wie für einen ausgebildeten Techniker offensichtlich sein wird, können die Betriebsphasen der Schaltung von denjenigen verschieden sein, die in bezug auf die in den Figuren gezeigte Ausführungsform beschrieben sind, wobei sie eine verschiedene Anzahl von Steuersignalen und/oder eine verschiedene Verwendung dieser im Vergleich zu den Steuersignalen, in dem gezeigten Beispiel verwendet werden, nämlich CKO, PR und optional außerdem SB, für möglich halten können. Offensichtlich wird eine Bestimmung der Steuersignale, die benötigt oder gewünscht werden, von den besonderen Anforderungen der Anwendung abhängen. Es kann z. B. ein zusätzliches Steuersignal MEM für den Zweck des Definierens (des Bestimmens) eines aktiven statischen Zustands usw. verwendet werden.
- Das wichtigste Anwendungsgebiet des Ausgangspuffers der Findung liegt in den Hochgeschwindigkeitsspeichern, die eine große Anzahl von Ausgangsdatenanschlüssen besitzen. Selbstverständlich ist der Ausgangspuffer der Erfindung außerdem in anderen digitalen Schaltungen nützlich, in denen es eine Notwendigkeit gibt, relativ große kapazitive Lasten mit hoher Geschwindigkeit anzusteuern, insbesondere externe Lasten mit einer hohen Ausgangsparallelität, die mit der integrierten Schaltung verbunden sind. Andererseits ist es wesentlich, daß im Betrieb der integrierten Schaltung, in der der Puffer verwendet wird, eine "Tot"-Zeit zwischen einem Zeitpunkt, zu dem das System abtastet, daß ein neuer Pegel, der von einem vorhandenen Pegel verschieden ist, zum Ausgang übertragen werden muß, und einem nachfolgenden Zeitpunkt, zu dem einen Logiksignal, das zum Ausgang übertragen werden muß, am Eingangsknoten des Ausgangspuffers verfügbar gemacht wird, vorhanden ist, um eine Vorladephase ausführen zu können. Ungeachtet, daß sich diese Beschreibung auf den Fall eines Ausgangspuffers einer integrierten Schaltung bezieht, ist es offensichtlich, daß der Puffer der Erfindung außerdem geeignet ist, interne kapazitive Lasten der integrierten Schaltung anzusteuern, falls spezielle Bedingungen die Verwendung eines derartigen Puffers gewährleisten, insbesondere wenn in Betracht gezogen wird, durch die primäre Erzeugung des Schaltrauschens ein Phänomen ist, das mit den parasitären Induktivitäten der Versorgungsleitungen verbunden ist.
- Der Betrieb der in Fig. 2 gezeigten Schaltung, die für eine Speichervorrichtung besonders geeignet ist, ist wie folgt.
- Am Anfang dieser Periode befindet sich die Gate-Elektrode des Transistors M5 (GS) auf einem tiefen Pegel, während sich die Gate-Elektrode der Transistoren M24 und M24B (G24) auf einem hohen Pegel befindet (es wird gezeigt, daß sich die Ausgangstransistoren am Ende einer Ausgangsvorladephase in der Tat in einem Aus-Zustand befinden). Die anfängliche Ausgangsspannung ist gleich VOPR, die einen geeigneten Zwischenpegel zwischen den Werten VDD und Vss aufweist, wie später gezeigt wird.
- Die Ausgangsübergangsperiode beginnt, wenn das Signal CKO tief geht. Der Logikpegel des aus einer Speicherzelle gelesenen Datenelements wird zu den Knoten C1, C2 und C3 übertragen.
- Die Transistoren MX10 und MX11, die in den Ansteuerschaltungen PU und PD enthalten sind, werden während der Ausgangsübergangsperiode (CKO = 0) eingeschaltet gehalten, wobei sie als Kurzschlüsse betrachtet werden können.
- Wird angenommen, daß das gelesene Datenelement eine logische "0" ist, wird der Ausgangsknoten von VOPR auf Massepotential entladen werden müssen, wobei die Knoten C1, C2 und C3 auf einen tiefen Pegel gebracht werden.
- Soweit wie der Hochzieh-Abschnitt des Puffers betroffen ist, hält der Knoten C1 MX3 eingeschaltet und MX4 ausgeschaltet, wobei der Knoten C2 M20 eingeschaltet hält (während MX9, M13 und M14 ausgeschaltet gehalten werden). Deshalb wird der Knoten G24 auf einem hohen Pegel gehalten. Die Transistoren M24 und M24B verbleiben in einem Aus-Zustand, wobei der Hochzieh-Zweig keinen Beitrag zum Ausgangsstrom liefert.
- Unter Bezugnahme auf den Herunterzieh-Abschnitt ist der Transistor MX6 ausgeschaltet, während die Transistoren M6 und MX5 eingeschaltet sind, wobei sie als Kurzschlüsse betrachtet werden können. Der Knoten C3 hält die Transistoren M11, M12 und MX12 eingeschaltet und den Transistor M1 ausgeschaltet. Das Laden der Gate-Elektrode von M5 beginnt über M11, M12 und die Reihenschaltung von M7 (der im wesentlichen als eine Diode wirkt) mit M12. Deshalb beginnt M5 zu leiten und erlaubt, daß die Lastkapazität CL des Puffers entladen wird. Da die Spannung am Knoten GS zunimmt, wobei folglich der durch M5 aufgenommene Ausgangsstrom zunimmt, nimmt die Spannung über dem aus M12 und M7 aufgebauten Zweig ab, wobei folglich der Wert des Stroms, der durch den Zweig selbst fließt, abnimmt. Deshalb wird der Knoten GS mit einem Strom geladen, der in Abhängigkeit von der Zeit abnimmt.
- Eine äquivalente Darstellung der Schaltung, die die Lastkapazität entlädt, ist in Fig. 4 gezeigt, wo C5 und IV die Gesamtkapazität des Knotens GS bzw. den zeitabhängigen Strom darstellen, der von der Ansteuerschaltung PD stammt, um diese Kapazität zu laden.
- Vorausgesetzt, daß M5 in seinem Sättigungsgebiet arbeitet, ist der Ausgangsstrom Iout durch
- gegeben, wobei k', We und Le der Leitungsfaktor, die effektive Breite bzw. die effektive Länge des Transistors M5 sind, während Vss und Vth seine Gate- Source-Spannung und seine Schwellenspannung sind. Wird die Zeitableitung gebildet, wird das folgende erhalten:
- Die Strom-Spannung-Beziehung des Kondensators C5 ist durch
- gegeben. Wird (3) in die Gleichung (2) eingesetzt, wird das folgende erhalten:
- Um einen konstanten Wert der Zeitableitung des Ausgangsstroms (dIout/dt) zu erreichen, müssen die Spannungsdifferenz Vgs - Vth und der Strom Iv zueinander umgekehrt proportional sein. Deshalb sollte Iv, abnehmen, während Vgs zunimmt. In der Ansteuerschaltung PD, wie sie oben gezeigt ist, wird dies mittels der Reihenschaltung des diodengeschalteten Transistors M7 und des Transistors M12 erhalten. Deshalb zeigt der Ausgangsstrom Iout eine im wesentlichen lineare Variation mit der Zeit, solange wie M5 in seinem Sättigungsgebiet arbeitet.
- Wenn M5 in das sogenannte Trioden-Betriebsgebiet eintritt, nimmt seine Fähigkeit zur Ansteuerung eines Stroms ab. Die Konstruktion der Ansteuerschaltung PD und des Transistors M5 können optimiert werden, damit, wenn die Spannung am GS-Knoten ihren Maximalwert (nicht über VDD) erreicht, der M5-Transistor in seinem Triodengebiet arbeitet und sein Drain-Strom durch die Ausgangsspannung gesteuert wird. Deshalb nimmt der Ausgangsstrom Iout ohne irgendeine scharfe Variation ab, bis er einen statischen Tiefpegelwert erreicht und auf diese Weise hindert, daß große Spannungsspitzen über die parasitäre Induktivität der Masseleitungen induziert werden.
- Wird nun angenommen, daß das gelesene Datenelement eine logische "1" ist, wird während der Ausgangsübergangsperiode der Ausgangsknoten von VOPR auf VDD geladen werden müssen. Die Knoten C1 und C3 befinden sich auf einem hohen Pegel, deshalb werden die Transistoren MX6 und M1 eingeschaltet gehalten, während MX5 ausgeschaltet gehalten wird, wobei M11, M12 und MX12 außerdem ausgeschaltet gehalten werden. Deshalb wird der Knoten GS auf einem tiefen Pegel gehalten, wobei der Herunterzieh-Transistor M5 in einem Aus-Zustand verbleibt. Der Betrieb der Ansteuerschaltung PU, wenn das gelesene Datenelement "1" ist, ist ähnlich zum Betrieb der Ansteuerschaltung PD, wenn das gelesene Datenelement "0" ist. Am Anfang dieser Periode wird angenommen, daß der Knoten G24 auf die Versorgungsspannung VDD geladen ist. Die Transistoren MX4 und M19 können als Kurzschlüsse betrachtet werden, deshalb wird der Knoten G24 über M14, MX9 und die Reihenschaltung von M18 und M13 entladen, wobei folglich die Transistoren M24 und M24B durchsteuern. Der durch die Ansteuerschaltung PU bereitgestellte Strom zum Entladen des Knotens G24 nimmt mit zunehmender Zeit ab, deshalb wird der von M24 stammende Ausgangsstrom mit einer fast konstanten Zeitableitung zunehmen, bis der Transistor M24 in seinem Sättigungsgebiet arbeitet und/oder die "Gate-Source-Spannung des Transistors M23 so groß ist, daß sie die Fähigkeit zur Ansteuerung eines Stroms des Zweigs nicht wesentlich beeinflußt, der aus M24 und M23 aufgebaut ist (Hochgeschwindigkeits-Hochzieh-Zweig). Wenn der Transistör M23, verursacht durch die zunehmende Spannung, die an seiner Source angelegt ist, ausgeschaltet wird, stellt der Transistor M24B den Ausgangsstrom bereit, der erforderlich ist, um das Laden der Lastkapazität fortzusetzen und um die statischen Hochpegel- Ausgangsspezifikationen zu erfüllen. Der Transistor M24B ist gerade für diesen Zweck in der Hochzieh-Struktur enthalten. Sein Beitrag zum Ausgangsstrom während des schnellen dynamischen Betriebs ist kleiner als der von M24 bereitgestellte Beitrag; er sollte jedoch außerdem berücksichtigt werden, wenn die Konstruktion des Puffers optimiert wird.
- Wie im vorausgehenden Fall (gelesenes Datenelement = 0) nimmt der von der Hochzieh-Struktur stammende Ausgangsstrom aufgrund der Betriebsbedingungen der Ausgangstransistoren von seinem Spitzenwert zu seinem statischen Hochpegel-Wert glatt ab, wobei deshalb über die parasitäre Induktivität über der VDD-Leitung keine große Spannungsspitze induziert wird.
- Dieser Arbeitszustand des Puffers stellt die Durchführung einer Schaltphase dar, wobei er keine "reale" Betriebsphase ist, aus diesem Grund kann er durch die Steuersignale SB und CKO nicht eindeutig definiert werden. Während dieser Phase muß das Datenelement, das vorausgehend gelesen und aufgefangen worden ist, bei einer Ansteuerbedingung mit niedriger Impedanz kontinuierlich am Ausgangsknoten verfügbar sein.
- Falls das gelesene Datenelement "0" ist, werden die Knoten G5 und G24 auf einem hohen Pegel gehalten. Die Transistoren M24 und M24B werden in einem Aus-Zustand gehalten, während der Transistor M5 durchgesteuert gehalten wird, deshalb wird der Ausgangsknoten mit einer niedrigen Ausgangsimpedanz auf Massepotential gezwungen.
- Falls das gelesene Datenelement "1" ist, werden die Knoten GS und G24 auf einem tiefen Pegel gehalten. Der Transistor M5 wird gesperrt gehalten, während die Transistoren M24 und M24B durchgesteuert gehalten werden und dadurch der Ausgangsknoten mit einer niedrigen Ausgangsimpedanz auf einem hohen Pegel gezwungen wird.
- Wie oben verdeutlicht ist, ist es vorzuziehen, um die Möglichkeit des Einklinkens zu verringern, eine direkte Verbindung eines großen p-Kanal-Hochzieh- Transistors mit dem Ausgangsknoten zu vermeiden, weil ein großer n-Kanal- Herunterzieh-Transistor (M5) bereits mit diesem verbunden ist. Deshalb kann eine n-Kanal-Vorrichtung M23 (z. B. ein natürlicher Transistor) vorteilhaft mit M24 in Reihe geschaltet sein. Um die statischen Hochpegel-Ausgangsspezifikationen zu erfüllen, kann ein p-Kanal-Transistor M24B wie gezeigt zum Hochgeschwindigkeits-Hochzieh-Zweig parallel geschaltet sein. Das Seitenverhältnis W/L dieses Transistors kann so konstruiert sein, damit er gerade den Strom ansteuern kann, der durch die statischen Hochpegel-Ausgangsspezifikationen benötigt wird, wobei er deshalb drastisch kleinere Abmessungen als der Transistor M24 aufweisen kann. Schließlich kann ein Widerstand R&sub0; mit M24B in Reihe geschaltet werden, um die Zuverlässigkeit der Schaltung nicht herabzusetzen, soweit wie die Einklink-Möglichkeit betroffen ist.
- Eine Vorladephase beginnt, wenn das Signal PR hoch geht.
- In der Analyse des Betriebs der Schaltung während einer Ausgangsvoreinstellungsphase (SB = 0, CKO = 1 und deshalb PR = 1) wird der Fall, in dem sich der Ausgangsknoten anfangs auf einem niedrigen Pegel (Massepotential) befindet, zuerst betrachtet. In diesem Fall muß während der Ausgangsvoreinstellungsperiode der Ausgangsknoten auf VoPR geladen werden. Der Knoten G24 befindet sich anfangs auf einem hohen Pegel, während sich die Transistoren M24 und M24B in einem Aus-Zustand befinden. Die Ausgangsspannung V0i, die am Anfang der Vorladeperiode vorhanden ist, ist in der internen Kapazität CG gespeichert, wobei sie den Knoten C 1 über den Inverter 12 steuert (der z. B. einen nominellen Schwellenwert von VT2 = 1,6 V aufweisen kann), wobei das folgende Übertragungsgatter S6 aus den Transistoren MP 1 und MP2 aufgebaut ist. Der Knoten C1 ist hoch gezwungen, deshalb ist der Knoten GS auf Massepotential gezwungen, wobei der Transistor M5 während der ganzen Ausgangsvoreinstellungsperiode in einem Aus-Zustand gehalten wird. Es sollte angemerkt werden, daß, wenn beginnend von einer statischen aktiven Phase beim Vorhandensein einer tiefen anfänglichen Ausgangsspannung eine Leseoperation auszuführen ist, sich der Knoten GS anfangs auf einer hohen Spannung befindet, wobei er deshalb am Anfang der Ausgangsvoreinstellungsperiode (Vorladeperiode) auf Massepotential entladen werden muß. Das Entladen des Knotens GS wird schnell genug ausgeführt, um einen schnellen Beginn des Ladens der Lastkapazität über den Hochzieh-Zweig zu erlauben und im wesentlichen zu verhindern, daß Überkreuzströme über die Ausgangs- Hochzieh- und -Herunterzieh-Strukturen fließen, die über die Versorgungsschienen in Reihe geschaltet sind.
- Es wird angenommen, daß sich der Ausgangsknoten anfangs auf einem tiefen Pegel befindet, wobei sich deshalb der Eingangsknoten des Inverters 11 (der z. B. eine nominelle Schwellenspannung von VTI = 1,1 V besitzen kann) und der den Knoten G2 steuert, auf einem hohen Pegel befindet. Weil sich der Knoten G1 am Anfang der Ausgangsvorladeperiode außerdem auf einem hohen Pegel befindet, befindet sich die Ansteuerschaltung PU im wesentlichen in den gleichen Arbeitsbedingungen wie während der Ausgangsübergangsperiode, wenn ein hoher Pegel zum Ausgangsanschluß zu liefern ist (der einzige Unterschied bezieht sich auf MX10, der während einer Vorladeperiode gesperrt zu halten ist). Deshalb wird der Knoten G24 unter der Steuerung der Ansteuerschaltung PU entladen. Der resultierende Strom, der durch den Transistor M24 über den Ausgang geliefert wird, nimmt mit der Zeit zu, wobei er eine etwa konstante Zeitableitung zeigt. Der Wert des Stroms, der den Knoten G24 während der Ausgangsvorladeperiode entlädt, ist etwas kleiner als während der Ausgangsübergangsperiode, weil der Transistor MX9 keinen Strombeitrag zum Prozeß des Entladens des Knotens G24 gibt. Während einer Ausgangsübergangsperiode ist in der Tat ein ein wenig schnelleres Entladen der Gate-Elektroden der Transistoren M24 und M24B erforderlich, weil sie mit einer niedrigeren Drain-Source-Spannung arbeiten. Wenn die Ausgangsspannung den Schwellenpegel VT1 erreicht, geht die Ausgangsspannung des Inverters 11 tief, wobei die Transistoren M13 und M14 ausgeschaltet werden, während der Transistor M20 eingeschaltet wird. Deswegen wird der Knoten G24 zunehmend auf VDD geladen, wobei der von den Transistoren M24 und M24B stammende Ausgangsstrom mit dem Fortschreiten der Zeit abnimmt. In der Praxis verursacht das digitale Schalten des Ausgangs des Inverters 11 eine Umkehrung der Neigung des Sägezahns des Ausgangsstroms in Übereinstimmung mit der in Fig. 3 gezeigten Signalform. Aufgrund der richtigen Bemessung der Transistoren, die die Ansteuerschaltung PU implementieren, werden die Transistoren M24 und M24B glatt in einen Aus-Zustand gebracht, bevor die Ausgangsvorladeperiode vorbei ist. Wenn die Ausgangsübergangsperiode beginnt und die Steuerung des Ausgangspuffers zum Knoten des Datenelements zurückkehrt, ist deshalb der Ausgangsvorladestrom bereits auf null gefallen, wobei deshalb scharfe Variationen des Ausgangsstroms verhindert werden.
- Der Betrieb des Puffers, wenn der Ausgangsknoten während einer Vorladeperiode des Ausgangsknotens von einem anfänglichen hohen Pegel auf VOPR zu entladen ist, ist zum Betrieb im entgegengesetzten Fall ähnlich, der oben beschrieben ist. Während dieser Periode wird der Knoten C1 auf einem tiefen Pegel gehalten, deshalb werden die Transistoren M24 und M24B in einem Aus-Zustand gehalten. Die Ansteuerschaltung PD lädt die Gate-Elektrode des Transistors M5, der fähig wird, den Strom aufzunehmen, der erforderlich ist, um die Ausgangskapazität CL zu entladen. Die Schaltungen PD und PU sind ähnlich, wobei die Steuerung der zwei Blöcke durch ähnliche Techniken ausgeführt wird, deshalb sind die gleichen Betrachtungen und Merkmale, die oben erörtert sind, außerdem auf diesem Fall anwendbar. Der Knoten GS wird zuerst erneut geladen und dann entsprechend einem Gesetz entladen, das im Idealfall eine lineare Zunahme bzw. eine lineare Abnahme des durch M5 aufgenommenen Ausgangsstroms vorsieht. Der Ausgangsstrom am Ende der Vorladeperiode ist null. In diesem Fall ist außerdem eine hohe Geschwindigkeit des Betriebs gesichert, wobei die Überkreuzströme durch die Ausgangsstrukturen am Anfang der Vorladeperiode verhindert werden.
- In diesem Fall wird die Umkehrung der Neigung des Sägezahns des Ausgangsstroms jedoch durch die Verwendung einer Steuerschaltung ausgeführt, die auf einem Inverter 13 mit einer variablen Schwellenspannung basiert, der aus den Transistoren MA1-MA4, MA12, MA13 und den Transistoren MA5, MA6 und MA7, die die Spannung zur Einstellung der Schwelle erzeugen; aufgebaut ist. Um einen optimalen Betrieb des Puffers während der Ausgangsvorladeperiode zu sichern, muß der aktuelle Wert der Ausgangsspannung Vout; der die Umkehrung der Neigung des Sägezahns des Entladestroms verursacht, in der Tat eine Funktion der anfänglichen Ausgangsspannung V0i sein. Um die Nennspannung VOPR zu erreichen, die gleich 1,8 V sein kann, sollte die Umkehrung der Neigung auftreten, wenn Vout 3,4 V erreicht, wenn V01 5 V beträgt, bzw. 2,1 V erreicht, wenn V0i 2,4 V beträgt. Falls ein Inverter mit einer festen Schwellenspannung VT3L verwendet wird, und falls die Schwellenspannung relativ niedrig ist, z. B. 2,1 V, könnte beim Vorhandensein einer hohen anfänglichen Ausgangsspannung der durch M5 während der ganzen Vorladeperiode aufgenommene Ausgangsstrom die Ausgangsspannung am Ende der Vorladeperiode zu niedrig machen. Falls ein Inverter mit einer festen Schwellenspannung (VT3H) verwendet wird, der eine relativ hohe Schwellenspannung besitzt, z. B. 3,4 V, würde beim Vorhandensein einer anfänglichen Ausgangsspannung die niedriger als (VT3H) ist, kein Entladen der Lastkapazität auftreten, wobei die Ausgangsspannung bis zum Anfang der folgenden Ausgangsübergangsphase unverändert bleiben würde. Dieser Problemtyp ist nicht vorhanden, wenn während der Ausgangsvorladeperiode der Ausgangsknoten durch die Ansteuerschaltung PU von einem tiefen Pegel auf VOPR vorgeladen werden muß. In diesem Fall kann sich die anfängliche Ausgangsspannung in der Tat innerhalb eines Bereichs ändern, der viel kleiner als in dem Fall ist, in dem der Ausgangsknoten entladen werden muß, wobei die Ausgangsvorladeoperation geeignet unter Verwendung eines herkömmlichen Inverters (I1) mit fester Schwelle ausgeführt wird, der eine geeignete Schwellenspannung besitzt.
- Vorteilhaft verursacht die Ausgangsspannung, die am Anfang einer Vorladeperiode vorhanden ist, und die in der internen Kapazität CG gespeichert ist, eine Änderung der Schwellenspannung (VT3v) des Inverters 13. Es ist leicht ersichtlich, daß die Schwellenspannung (VT3v) zunimmt, wenn V0i groß ist, während sie abnimmt, wenn V0i tief ist, wie es erforderlich ist. Die nominelle Schwellenspannung des Inverters wird innerhalb eines bestimmten Bereichs in Abhängigkeit von der anfänglichen Ausgangsspannung Vol modifiziert, die sich z. B. von 2 V bis 5 V ändern kann. Dies sichert einen richtigen Betrieb des Puffers mit irgendeinem Wert von V01, der in den Bereich von V55 bis VDD paßt. Die zwei mit dem Inverter 13 in Kaskade geschalteten Inverter, die aus den Transistoren MA8 bis MA11 aufgebaut sind, stellen eine Quadrierung der Übertragungskennlinie des Inverters bereit, wobei sie folglich Pegel der Ausgangsspannung sichern, die geeignet sind, um den Steuerblock PD richtig anzusteuern.
- Verursacht durch die Ausbreitungsverzögerungen wird die Neigung des Sägezahns des Ausgangsstroms tatsächlich mit irgendeiner Verzögerung nach dem Zeitpunkt invertiert, zu dem Vout den vorgegebenen Schwellenwert (VT1 oder VT3v) erreicht. Deshalb wird durch die Ausgangskapazität zusätzliche Ladung geliefert; bevor die Umkehrung der Neigung des Sägezahns stattfindet. Die Wirkung dieses Beitrags zur Spannung, die am Ende der Vorladeperiode am Ausgangsanschluß vorhanden ist, hängt vom Wert der Lastkapazität CL ab, wobei deshalb die Konstruktion des Puffers optimiert werden kann, um die Spezifikationen der maximalen Last zu erfüllen.
- Die an den Eingang des Inverters 12 angelegte Spannung kann die anfängliche Ausgangsspannung V0i sein, wie sie an der Kapazität CG abgetastet wird. Der Ausgangsknoten des Inverters I2 steuert den Knoten C1 während der Vorladeperiode des Ausgangsknotens an. Der Knoten C1 steuert wiederum beide Steuerblöcke PU und PD mittels der Transistoren MX3, MX4, bzw. MX5, MX6 an. Auf diese Weise wird außerdem beim Vorhandensein einer relativ kleinen Lastkapazität eine bessere Steuerung des Ausgangsstroms erreicht. Es kann z. B. angenommen werden, daß der Ausgangsknoten während einer Vorladeperiode entladen werden muß und daß eine derartige zusätzliche Steuerung fehlt. Wenn CL relativ klein ist, kann die Ausgangsspannung Vout während der Vorladeperiode des Ausgangsknotens einen Wert erreichen, der niedriger als die Schwellenspannung VT1 ist. Deshalb würde der Knoten G24 entladen, und als eine Folge würde der Transistor M24 einen nichtvernachlässigbaren Ausgangsstrom bereitstellen. Deshalb würde sich die Signalform des Ausgangsstroms von der gewünschten Signalform unterscheiden. Außerdem könnte eine scharfe Variation des Ausgangsstroms auftreten, falls die Übergangsvorgänge vor dem Ende der Vorladeperiode nicht vorbei sind, wenn die folgende Ausgangsübergangsphase eine Umkehrung der Polarität des Ausgangsstroms erfordert. Ein ähnliches Problem würde auftreten, wenn die Lastkapazität während einer Vorladeperiode des Ausgangsknotens von einem niedrigen Pegel auf VOPR aufzuladen ist. In der in Fig. 2 gezeigten Ausführungsform eines Puffers, der Aufgabe der vorliegenden Erfindung ist, wird der Knoten C1 während der ganzen Vorladeperiode auf einem richtigen Spannungspegel aufrechterhalten, weil die abgetastete Ausgangsspannung V0i als eine Eingangssteuerspannung verwendet wird, wobei deshalb die oben angemerkten Probleme verhindert werden.
- Während einer Bereitschaftsperiode (SB = 1, CKO = 1) werden die Transistoren M5 und M24 und M24B in einem Aus-Zustand gehalten. Deshalb wird der Aufwärtsknoten wie erforderlich in einem Zustand mit hoher Impedanz aufrechterhalten.
- Während der Bereitschaft ist die Spannung des Ausgangsknotens unbestimmt, weil der Ausgangsanschluß entweder schwebend ist oder durch eine externe Schaltung gesteuert wird. Wenn sich die Vorrichtung in einer aktiven Phase befindet, befindet sich die Ausgangsspannung für irgendein Zeitintervall nach einer spezifizierten Zugriffszeit auf einem Wert, der zwischen dem spezifizierten dynamischen Pegel und dem spezifizierten statischen Pegel enthalten ist. Deshalb können die Inverter I1, I2 und I3, die lediglich während der Ausgangsvoreinstellungsperiode arbeiten müssen, zweckmäßig gesperrt werden, wenn sich die Vorrichtung nicht in dieser Arbeitsphase befindet, um die Leistungsaufnahme des Puffers sowohl während der Bereitschaftsphase als auch während der aktiven statischen Phase zu minimieren. Das Sperren ist durch die Signale PR und PR implementiert.
- Die zwei mit dem Inverter 13 mit variabler Schwelle in Kaskade geschalteten Inverter müssen nicht gesperrt werden, da der "Ausgangsknoten" von 13 an Masse gebunden ist, wenn sich der Puffer nicht in der Ausgangsvorladephase des Betriebs befindet.
- Während der Bereitschaft wird das Signal SB hoch gehalten, wobei deshalb die Ansteuerschaltungen PU und PD ungeachtet des Wertes der Ausgangsspannung keinen Vorstrom ziehen.
- Während eines statischen aktiven Betriebs werden die Knoten C1, C2 und C3 durch die DATUM-Leitung gesteuert, die z. B. abhängig vom Inhalt der gelesenen Speicherzelle, wenn die Abtastperiode vorbei ist, auf einen Logikpegel "1" oder "0" gesetzt werden kann. Deshalb ziehen die zwei Ansteuerblöcke PU und PD während dieser Phase keinen Strom, wenn alle Übergangsvorgänge vorbei sind.
- Deshalb ist die Verlustleistung des Ausgangspuffers während der Bereitschaftsphase und der statischen aktiven Phase des Betriebs nur von Leckströmen verursacht.
- Sowohl während der Ausgangsvorladephase und der Ausgangsübergangsphase als auch während den in einer Ausgangsübergangsphase folgenden Übergangsvorgängen muß eine Anzahl interner Schaltungsknoten geladen oder entladen werden, deshalb kann die Stromaufnahme des Puffers nicht vernachlässigt werden. Wie bereits oben gezeigt ist, kann der Puffer jedoch vorteilhaft mit Schaltungsanordnungen versehen sein, die die Überkreuzströme minimieren können, wobei dies außer der Begrenzung des Verbrauchs weiter zur Verringerung des Rauschens beiträgt, das in den Versorgungsleitungen induziert wird.
Claims (10)
1. Verfahren zum Verringern des Schaltrauschens, das durch eine
Pufferschaltung verursacht wird, die einen Strom erzeugen kann, um einen
Ausgangsknoten in Abhängigkeit von einem an einen Eingangsknoten des Puffers
angelegten bestimmten Logiksignal auf eine voreingestellte Spannung zu
bringen, umfassend das Vorladen des Ausgangsknotens auf eine
Zwischenspannung zwischen einer bereits vorhandenen Spannung des Ausgangsknotens
und einer anderen voreingestellten Spannung, bevor der Ausgangsknoten in
Abhängigkeit von dem an den Eingang angelegten Logiksignal auf eine der
voreingestellten Spannungen gebracht wird, gekennzeichnet durch
Steuern eines Vorladestroms, um während eines Vorladezeitintervalls
eine konstante Zeitableitung mit einem ersten Vorzeichen des Stroms und
während eines zweiten Vorladezeitintervalls eine konstante Stromzeitableitung
mit entgegengesetztem Vorzeichen des Stroms aufrechtzuerhalten;
Steuern des Ladestroms, der die Ausgangsspannung auf die
voreingestellte Spannung bringt, um während eines nachfolgenden dritten
Zeitintervalls eine konstante Zeitableitung aufrechtzuerhalten.
2. Verfahren nach Anspruch 1, bei dem die Zeitableitungen während
gleicher erster und zweiter Zeitintervalle den gleichen Absolutwert besitzen.
3. Verfahren nach Anspruch 1, bei dem der Strom während des dritten
Intervalls eine Zeitableitung mit einem Absolutwert besitzt, der gleich jenem
des Vorladestroms der vorhergehenden Zeitintervalle ist.
4. Pufferschaltung mit niedrigem Schaltrauschen zur
Hochgeschwindigkeitsansteuerung einer an einen Ausgangsknoten (OUT) der Schaltung
angeschlossenen kapazitiven Last in Abhängigkeit von einem an einen
Eingangsknoten (DATUM) der Schaltung angelegten Signal durch Vorladen des
Ausgangsknotens auf eine Zwischenspannung zwischen einer bereits vorhandenen
Spannung des Ausgangsknotens und einer anderen voreingestellten Spannung,
bevor der Ausgangsknoten in Abhängigkeit von dem an den Eingang
angelegten Logiksignal auf eine der voreingestellten Spannungen gebracht wird,
wobei der Puffer umfaßt:
einen ersten Steuerblock (PU) für einen Hochzieh-Ausgangszweig (MU)
und einen zweiten Steuerblock (PD) für einen Herunterzieh-Ausgangszweig
(MD), die durch ein erstes oder Freigabesignal, das an einem ersten Knoten
(C1) der Schaltung anliegt, und durch ein zweites oder Steuersignal, das den
jeweiligen Eingängen (ENABLE, , CONTROL) der Steuerblöcke
(PU, PD) zugeführt wird, angesteuert werden, einen Vorladestrom steuern, um
während eines ersten Vorladezeitintervalls eine konstante Zeitableitung mit
einem ersten Vorzeichen des Stroms und während eines zweiten
Vorladezeitintervalls eine konstante Stromzeitableitung mit entgegengesetztem
Vorzeichen des Stroms aufrechtzuerhalten, und den Ladestrom, der die
Ausgangsspannung auf die voreingestellte Spannung bringt, steuern, um während eines
nachfolgenden dritten Zeitintervalls eine konstante Zeitableitung
aufrechtzuerhalten;
einen ersten Inverter (I1), der während einer
Ausgangsknoten-Vorladephase funktional mit dem Ausgangsknoten (OUT) und über einen ersten
Schalter (S2) mit dem Steuersignaleingangsknoten (C2) des ersten
Steuerblocks (PU) verbunden ist;
einen zweiten Inverter (13), der während der Vorladephase funktional mit
dem Ausgangsknoten und über einen zweiten Schalter (S4) mit dem
Steuersignal-Eingangsknoten (C3) des zweiten Steuerblocks (PD) verbunden ist;
einen dritten Inverter (12), der während der Vorladephase den ersten
Knoten (C1) der Schaltung ansteuern kann und daran über einen dritten
Schalter (S6) angeschlossen ist und einen Eingangsknoten besitzt, der mit
Massepotential kapazitiv gekoppelt (C) ist und wenigstens während einer Schaltphase
und einer aktiven Phase des Pufferbetriebs über einen vierten Schalter (57) an
den Ausgangsknoten (OUT) angeschlossen ist;
Schaltmittel (S1, S3 und S5), die den Eingangsknoten (DATUM)
während der Schaltphase des Puffers an die Steuersignal-Eingangsknoten (C2, C3)
der Steuerblöcke (PU und PD) und an den ersten Schaltungsknoten (C1)
anschließen können;
wobei die Schalter und Schaltmittel durch ein erstes Paar (CKO, )-
und ein zweites Paar (PR,
) Steuersignale angesteuert werden.
5. Schaltung nach Anspruch 4, wobei der zweite Inverter (I3) einen
Eingang besitzt, der an den Eingangsknoten des dritten Inverters (I2)
angeschlossen ist, der seinerseits kapazitiv mit Masse gekoppelt ist und an den
Ausgangsknoten des Puffers über den vierten Schalter angeschlossen ist und eine
Schwellenspannung besitzt, die in Abhängigkeit von der Spannung, die bei
Beginn der Vorladephase an dem mit Masse kapazitiv gekoppelten Knoten
anliegt, variabel ist.
6. Schaltung nach Anspruch 4, wobei der Ausgangshochziehzweig (MU)
aus einem Netzwerk aufgebaut ist, das einen ersten Zweig besitzt, der im
wesentlichen durch ein Paar komplementärer Transistoren gebildet ist, die
miteinander funktional in Reihe geschaltet sind, wobei ein erster p-Kanal-
Transistor mit seiner Source an einen Versorgungsknoten angeschlossen ist,
während der komplementäre n-Kanal-Transistor mit seiner Source an den
Ausgangsknoten der Schaltung angeschlossen ist und mit seinem Gate an eine
konstante Spannung angeschlossen ist, und wobei das Netzwerk einen zweiten
Zweig besitzt, der durch einen zweiten p-Kanal-Transistor gebildet ist, der mit
seinem Drain über einen Widerstand an den Ausgangsknoten der Schaltung
angeschlossen ist; wobei das Gate des ersten p-Kanal-Transistors und das Gate
des zweiten p-Kanal-Transistors durch dasselbe Signal angesteuert werden.
7. Schaltung nach Anspruch 4, die ferner Mittel umfaßt, die durch ein
drittes Paar Steuersignale (SB, ) angesteuert werden und einen Zustand mit
hoher Ausgangsimpedanz der Schaltung bestimmen können, um den während
einer Betriebsbereitschaftsphase von der Schaltung gezogenen Strom zu
verringern.
8. Schaltung nach Anspruch 7, wobei die Mittel wenigstens einen dritten p-
Kanal-Transistor, der über seinen Gate-Anschluß durch ein erstes Signal ( )
des dritten Paars Steuersignale angesteuert wird und funktional zwischen
einen Versorgungsknoten und einen Ansteuerungsknoten des Hochzieh-
Ausgangszweiges (MU) geschaltet ist, und einen zweiten n-Kanal-Transistor,
der über seinen Gate-Anschluß durch das andere Signal (SB) des dritten Paars
Steuersignale angesteuert wird und funktional zwischen einen
Ansteuerungsknoten des Herunterzieh-Ausgangszweiges (MD) und Masse geschaltet ist,
umfassen.
9. Schaltung nach Anspruch 4, wobei zwischen den Ausgangsknoten des
zweiten Inverters (13) mit variabler Schwelle und den zweiten Schalter (54)
zwei zusätzliche Inverter in Kaskade geschaltet sind, die die
Gesamtübertragungscharakteristik quadrieren können um geeignete Logikpegel für das in
den zweiten Steuerblock (PD) eingegebene Steuersignal zu schaffen.
10. Schaltung nach Anspruch 7, wobei das erste Paar Steuersignale (CKO,
) und das dritte Paar Steuersignale (SB, ) während einer statischen
aktiven Phase einer Betriebsbereitschaftsphase der Schaltung zueinander in
Phase sind und während einer Ausgangsknoten-Vorladephase des Betriebs
zueinander entgegengesetzte Phasen aufweisen und das direkte Signal (PR)
des zweiten Paars Steuersignale am Ausgangsknoten einer logischen UND-
Gatterschaltung erzeugt wird, in deren Eingang das direkte Signal (CKO) des
ersten Paars Steuersignale und das invertierte Signal ( ) des dritten Paars
Steuersignale eingegeben werden.
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US5698994A (en) * | 1994-07-29 | 1997-12-16 | Nkk Corporation | Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit |
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US5949259A (en) * | 1997-11-19 | 1999-09-07 | Atmel Corporation | Zero-delay slew-rate controlled output buffer |
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US6411120B1 (en) * | 2000-05-01 | 2002-06-25 | Macronix International Co., Ltd. | Output buffer drive circuit with initial drive for semiconductor devices |
US6448837B1 (en) * | 2001-01-04 | 2002-09-10 | Hewlett-Packard Company | Reduced current variability I/O bus termination |
US6559678B1 (en) * | 2001-12-24 | 2003-05-06 | Nanoamp Solutions, Inc. | Node predisposition circuit |
JP2004226115A (ja) * | 2003-01-20 | 2004-08-12 | Elpida Memory Inc | 半導体装置及びその試験方法 |
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US7161379B2 (en) * | 2004-04-14 | 2007-01-09 | Hewlett-Packard Development Company, L.P. | Shunted current reduction |
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KR910002748B1 (ko) * | 1988-04-12 | 1991-05-04 | 삼성 반도체통신 주식회사 | 반도체장치에 있어서 데이타 출력 버퍼회로 |
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KR920002426B1 (ko) * | 1989-05-31 | 1992-03-23 | 현대전자산업 주식회사 | 집적회로의 출력버퍼회로 |
US5028818A (en) * | 1990-02-28 | 1991-07-02 | Integrated Device Technology, Inc. | Ground bounce limiting driver using non-linear capacitor |
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