DE68907451T2

DE68907451T2 - Ausgangstreiberschaltung für Halbleiter-IC.

Info

Publication number: DE68907451T2
Application number: DE89112693T
Authority: DE
Inventors: Hiroshi Intellectual Iwahashi; Shigeru Intellectual P Kumagai; Hiroto Intellectual Prop Nakai
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-07-11
Filing date: 1989-07-11
Publication date: 1993-10-21
Anticipated expiration: 2009-07-12
Also published as: DE68907451D1; KR900002457A; KR920010984B1; JPH0221721A; US4985646A; EP0350879B1; EP0350879A3; EP0350879A2; JP2573320B2

Description

Die vorliegende Erfindung betrifft integrierte Schaltungen und insbesondere eine Ausgangstreiberschaltung.
Eine Datenausgabeschaltung oder eine Ausgangstreiberschaltung zum Treiben einer externen Last einer großen Kapazität wird als eine Schaltung zum Ausgeben der Daten verwendet, die in einem Halbleiter-Integrierten Schaltkreis (im folgenden als IC bezeichnet) erzeugt werden, nach draußen.
Die Ausgangstreiberschaltung wird im allgemeinen mit einem Eingangsknoten und einem Ausgangsknoten und Ausgangstransistoren, die abhängig von einem Signal, welches an den Eingangsknoten angelegt ist, leitend sind, bereitgestellt. Der Lastkondensator, der mit dem Ausgangsknoten verbunden ist, wird mit einer Spannungsquellenspannung über die leitenden Ausgangstransistoren geladen oder entladen. Solche Ausgangstransistoren verfügen über die Fähigkeit, extrem große Ströme zu treiben, um in einer kurzen Zeit den Lastkondensator mit einem großen Wert, z.B. 100 pF, zu laden oder zu entladen.
Die Spannungsquellenspannung und die Massespannung werden über Drähte dem in einem Gehäuse befindlichen IC zugeführt. Wenn die Ausgangstransistoren den Lastkondensator laden oder entladen, fließt ein großer Strom durch die Drähte. Die große Änderungsrate bezüglich des Treiberstroms kann einen großen Spannungsabfall über die Induktivitäten der Drähte und des Gehäuses herbeiführen. Das resultierende Rauschen in der internen Spannungsversorgungsspannung und der Massespannung verursacht eine fehlerhafte Arbeitsweise des ICs.
Das zum Stand der Technik gehörende Dokument EP-A- 0 251 910 offenbart eine Ausgangstreiberschaltung, welche einen ersten MOS-Transistor und einen zweiten MOS- Transistor umfaßt, dessen leitende Pfade in Reihe zwischen einem ersten und einem zweiten Versorgungspoten tial verbunden sind, und dessen Gates durch Zeitkonstantenschaltungen gesteuert sind. Jede von diesen Zeitkonstantenschaltungen umfaßt eine Treiberschaltung und einen Widerstand, wobei die Treiberschaltungen aus Invertierern bestehen, welche aus in Reihe verbundenen p- und n-Kanal-FETs aufgebaut sind.
Es ist Aufgabe der vorliegenden Erfindung, eine Ausgangstreiberschaltung bereitzustellen, welche das Auftreten der fehlerhaften Arbeitsweise eines ICs durch das Reduzieren eines Spannungsabfalls infolge des Ladens oder Entladens einer externen Lastkapazität, minimiert.
Um diese Aufgabe zu erfüllen und entsprechend der vorliegenden Erfindung ist die Ausgangstreiberschaltung, wie in Anspruch 1 spezifiziert, bereitgestellt.
Der vorangegangene Aspekt und die Merkmale der vorliegenden Erfindung werden in der folgenden Beschreibung in Verbindung mit den beiliegenden Abbildungen erklärt, wobei:
Fig. 1 ein Schaltplan einer Ausgangstreiberschaltung entsprechend eines ersten Ausführungsbeispiels der vorliegenden Erfindung ist;
Fig. 2A bis 2J Spannungswellenformen an Schlüsselstellen in der Ausgangstreiberschaltung nach Fig. 1 zeigen;
Fig. 3 ein Diagramm ist, welches eine Spannungsstromcharakteristik einer Schaltung zum Treiben eines Ausgangstransistors, wie er in der Ausgangstreiberschaltung entsprechend der vorliegenden Erfindung verwendet wird, im Vergleich zur Spannungsstromcharakteristik einer herkömmlichen Ausgangstreiberschaltung zeigt;
Fig. 4 ist ein Diagramm, welches die Spannungswellenformen an Knoten in der Ausgangstreiberschaltung entsprechend der vorliegenden Erfindung im Vergleich zu den Spannungswellenformen an entsprechenden Knoten in einer herkömmlichen Ausgangstreiberschaltung zeigt;
Fig. 5 ist ein Diagramm, welches ein di/dt (Änderungsrate des Drainstroms) gegenüber der Gatespannung eines Ausgangstransistors in der Ausgangstreiberschaltung entsprechend der vorliegenden Erfindung;
Fig. 6 zeigt ein Blockdiagramm eines Halbleiterspeichers, der eine Ausgangstreiberschaltung entsprechend der vorliegenden Erfindung beinhaltet;
Fig. 7 ist ein Schaltplan einer Ausgangstreiberschaltung entsprechend einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 8 ist ein Schaltplan einer Ausgangstreiberschaltung entsprechend einem dritten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 9 ist ein Schaltplan einer Ausgangstreiberschaltung entsprechend eines vierten Ausführungsbeispiels der vorliegenden Erfindung;
Fig. 10 ist ein Diagramm, welches eine Drainspannung/Drainstrom-Charakteristik eines Transistors zum Treiben eines Ausgangstransistors zeigt, welcher in dem zweiten Ausführungsbeispiel verwendet wird; und
Fig. 11 ist ein Schaltplan einer Ausgangstreiberschaltung entsprechend eines fünften Ausführungsbeispiels der vorliegenden Erfindung.
Zunächst wird auf Fig. 1 Bezug genommen, welche eine Schaltungsanordnung eines Ausgangstreibers (eine Datenausgangsschaltung) entsprechend des ersten Ausführungsbeispiels der vorliegenden Erfindung zeigt.
Das Datum Dout', welches in einem Halbleiter-Integrierten Schaltkreis (IC) erzeugt wird, wird einem Ausgangsknoten 11 des Ausgangstreibers entsprechend der vorliegenden Erfindung zugeführt. Das Datum Dout', welches an dem Eingangsknoten 11 empfangen wird, wird an einem NOR-Gate G1 und einem NAND-Gate G2 angelegt. Wie gezeigt, ist das NOR-Gate G1 aus P-Kanal-Transistoren 12 und 14 und N-Kanal-Transistoren 13 und 15 geformt. Das NAND-Gate G2 ist aus P-Kanal-Transistoren 20 und 21 und N-Kanal-Transistoren 19 und 22 ausgeformt. Ein Steuersignal OD1 ist an das NOR-Gate G1 angelegt. Ein weiteres Steuersignal OD2 ist an das NOR-Gate G2 angelegt. Ein Ausgangssignal des NOR-Gates G1 ist an einen Invertierer IN1 angelegt, der aus einem P-Kanal-Transistor 16 und einem N-Kanal-Transistor 17 geformt ist. Ein Ausgangssignal des NAND-Gates G2 ist an einen Invertierer IN2 angelegt, der aus einem P-Kanal-Transistor 23 und einem N-Kanal-Transistor 24 geformt ist.
Ein Ausgangssignal des Invertierers IN1 ist an das Gate eines P-Kanal-Transistors 18 (im folgenden als ein Ausgangstransistor bezeichnet) angelegt, der eine Ausgangsstufe bildet. Ein Ausgangssignal des Invertierers IN2 ist an das Gate eines N-Kanal-Transistors 25 (nachfolgend als ein Ausgangstransistor bezeichnet) angelegt, welcher eine Ausgangsstufe bildet. Das Source des Ausgangstransistors 18 ist mit der internen Spannungsversorgungsguelle VDD verbunden, und dessen Drain ist mit einem Ausgangsknoten 26 verbunden. Das Source des Ausgangstransistors 25 ist mit einer internen Spannungsquelle VSS verbunden und dessen Drain ist mit dem Ausgangsknoten 26 verbunden. Der Ausgangsknoten 26 ist mit einem Lastkondensator 27 gekoppelt.
Ein Widerstand 28 ist zwischen dem Drain des Transistors 23 in dem Invertierer IN2 und dem Gate des Ausgangstransistors 25 verbunden. Dieser Widerstand 28 ist durch eine Polysiliziumschicht oder eine Diffusionsschicht ausgeformt.
In Fig. 1 bezeichnet die Referenzziffer 30 eine externe Spannungsquelle. Die Referenzziffer 31 repräsentiert eine Leitungsinduktivität zwischen dem Ausgangstreiber und VDD (Spannungsquelle 30). Die Referenzziffer 32 repräsentiert eine Lastinduktivität zwischen dem Ausgangstreiber und VSS (Masse, Spannungsquelle 30). In diesem gegenwärtigen Ausführungsbeispiel ist die Bauelementgröße, d.h. die Kanalweite von jedem Ausgangstransistor 18 und 28 groß, um hohe Treiberströme zu erreichen.
Die Arbeitsweise der Ausgangstreiberschaltung, die so vereinbart ist, wird nun beschrieben.
Zunächst sei das Datumsignal Dout' mit einer logischen "0" an den Eingangsknoten 11 angelegt. Falls das Steuerungssignal OD1 logisch "0" ist, wird das Ausgangssignal des NOR-Gates G1 "1", und das Ausgangssignal des Invertierers IN1 wird "0". Folglich ist der Ausgangstransistor 18 eingeschaltet. Der Lastkondensator 27, der mit dem Ausgangsknoten 26 gekoppelt ist, wird auf die Spannungsversorgungsspannung VDD über den Transistor 18 aufgeladen. Als ein Ergebnis erscheint das Ausgangsdatum Dout mit einem Pegel "1" an dem Ausgangsknoten 26. Unter einer Bedingung, daß das Steuersignal OD2 den logischen Pegel "1" besitzt, wenn das Datum Dout' mit "1" dem Ausgangsknoten 11 zugeführt ist, dann geht das Ausgangssignal des NAND-Gates G2 auf niedrig ("0") und deshalb das Ausgangssignal des Invertierers IN2 auf hoch ("1"). Dementsprechend ist der Ausgangstransistor 25 eingeschaltet, so daß der Lastkondensator 27, der mit dem Ausgangsknoten 26 verbunden ist, auf Massespannung VSS entladen ist. Folglich erscheint das Ausgangsdatum Dout an dem Äusgangsknoten 26 mit einer logischen "0"
Eine weitere Beschreibung der Arbeitsweise des Ausgangstreibers wird mit Bezug auf die Fig. 2A bis 2J gegeben, die Spannungs- und Stromwellenformen an Schlüsselstellen in dem Ausgangstreiber, der diskutiert wird, zeigen.
Fig. 2A und 2B zeigen Wellenformen des Steuerungssignals OD1 (ein logisches "0") und OD2 (ein logisches "1"); Fig. 2C zeigt eine Wellenform des Datensignals Dout', welches dem Eingangsknoten 11 zugeführt ist;
Fig. 2D zeigt eine Wellenform der Spannung an dem Gateknoten "a" des Ausgangstransistors 18; Fig. 2E zeigt eine Wellenform der Spannung an dem Gateknoten "b" des Ausgangstransistors 25; Fig. 2F zeigt eine Wellenform des Ausgangsknotens 26; Fig. 2G zeigt eine Wellenform des Drainstroms des Ausgangstransistors 18; Fig. 2H zeigt eine Wellenform des Drainstroms des Ausgangstransistors 25; Fig. 2I und 2J zeigen Wellenformen der internen Spannungsversorgungsspannung VDD und der internen Massespannung VSS.
Aus den Wellenformen ist zu sehen, daß nachdem das Datensignal Dout' bezüglich des logischen Pegels wechselt, die Gatespannungen der Ausgangstransistoren 18 und 25 wechseln, um umgeschaltet zu werden. Als ein Ergebnis fließt der Drainstrom Is des Ausgangstransistors 18 oder der Drainstrom It des weiteren Ausgangstransistors 25. Der Stromfluß verursacht einen Spannungsabfall über der Induktivität 31 oder 32, wie dies in Fig. 2I und 2J gezeigt ist.
Wie zu sehen ist, kann ein großer Strom durch die Ausgangsstufe fließen, wenn der Lastkondensator geladen oder entladen wird, mit dem Ergebnis, daß die internen Spannungen VDD und VSS geändert werden. Die verursachte Spannungsänderung führt zu einer fehlerhaften Arbeitsweise des ICs. Die fehlerhafte Arbeitsweise des ICs infolge der Ladung/Entladung des Lastkondensators 27 tritt häufiger in dem IC auf, für den eine Hochgeschwindigkeitsarbeitsweise erforderlich ist, d.h. eine Hochgeschwindigkeitsladung/entladung des Lastkondensators. Der Grund dafür ist, daß ein solcher IC hohe Treiberströme benötigt.
Fig. 6 zeigt eine Anordnung eines Halbleiterspeichers, der eine Ausgangstreiberschaltung entsprechend der vorliegenden Erfindung beinhaltet. Wie gezeigt ist der Halbleiterspeicher aus einem Reihendecoder (RD) 110, der mit einer Ausgangstreiberschaltung (IB) 108 gekoppelt ist, dem Reihenadreßeingangssignale zugeführt werden, aus einer Vielzahl von Speicherzellenarrays (MCA) 114l bis 114n, welche mit dem Reihendecoder (RD) 110 über Reihenleitungen 112 gekoppelt sind, aus einer Vielzahl von Spaltenauswählschaltungen (CSC) 118l bis 118n, welche mit den Speicherzellenarrays (MCA) 114l bis 114n über Spaltenleitungen 116 gekoppelt sind, aus einem Spaltendecoder (CD) 120, der mit den Spaltenauswählschaltungen (CSC) 118l bis 118n gekoppelt ist, und der Spaltendecoder 120 ist an die Ausgangssignale von einer weiteren Eingangstreiberschaltung (IB) 109 angelegt, an welche Spaltenadreßsignale angelegt sind. Ferner ist eine Vielzahl von Abfrage-/Lese-Verstärkern (SA) 122l bis 122n jeweils mit den Spaltenauswählschaltungen (CSC) 118l bis 118n gekoppelt. Eine Vielzahl von Ausgangstreiberschaltungen (OB) 124l bis 124n ist mit den Abfrage-/Lese-Verstärkern (SA) 122l bis 122n gekoppelt. Die Ausgangsanschlüsse der Ausgangstreiberschaltungen (OB) 124l bis 124n sind mit Ausgangsanschlüssen gekoppelt.
Die fehlerhafte Arbeitsweise des so vereinbarten ICs wird nun mit Bezug auf Fig. 6 beschrieben.
Der Wechsel der internen Spannung VDD und der internen Spannung VSS wird innerhalb des ICs verursacht, d.h., wobei Daten von den Ausgangstreiberschaltungen 124l bis 124n ausgegeben werden. Die Adressensignale werden an die Eingangstreiberschaltungen 108 und 109 von einem weiteren IC (nicht gezeigt) angelegt. Folglich ändert sich der Spannungspegel des Adreßsignals nicht, auch wenn sich die internen Spannungen VDD und VSS innerhalb der IC-Datenausgabe ändern. Es wird nun angenommen, daß das Adreßsignal mit logisch "0" dem IC zugeführt ist. Wenn die interne Spannung VSS des Ics negativ wird, erkennen die Eingangstreiberschaltungen 108 und 109 dieses ICs, wobei die interne Spannung VSS als ein Referenzpotential angelegt ist, das "0"-Eingangsdatum manchmal irrtümlich als "1"-Datum. Insbesondere wird die Potentialdifferenz zwischen dem "0"-Eingangsdatum und der internen Spannung VSS vergrößert, da die interne Spannung VSS negativ wird. Folglich erkennen die Eingangstreiberschaltungen 108 und 109 das Eingangsdatum mit "0" irrtümlich als das Datum "1", und übertragen ihre fehlerhafte Erkenntnis in das Innere des ICs. Dies hat eine fehlerhafte Arbeitsweise des ICs zur Folge. Umgekehrt erkennen die Eingangstreiberschaltungen 108 und 109 ein "1"-Eingangsdatum manchmal irrtümlich als "0"- Datum, wenn die interne Spannung VSS positiv wird.
Die Beschreibung, die nun folgt, veranschaulicht, wie die Ausgangstreiberschaltung des gegenwärtigen Ausführungsbeispiels die fehlerhafte Arbeitsweise eines ICs infolge des Wechsels der internen Spannungsversorgung minimiert.
Zunächst wird die theoretische Basis für die Vorteile der Ausgangstreiberschaltung entsprechend der vorliegenden Erfindung mit Bezug auf Fig. 5 beschrieben.
Es wird zunächst der Fall der Entladung des Lastkondensators 27, der auf die Spannungsversorgungsspannung VDD geladen ist, betrachtet. Wenn das Entladen des Lastkondensators 27 gestartet ist, steigt die Gatespannung des Ausgangstransistors 25. Der Transistor 25 ist eingeschaltet und der Lastkondensator 27 wird über den Transistor 25 entladen. Zu diesem Zeitpunkt wird der Ausgangstransistor 25 im Sättigungsbereich arbeiten, bis das Potential am Ausgangsknoten 26, d.h. die Drainspannung des Transistors 25, unter die Gatespannung fällt durch eine Spannung ähnlich der Schwellenspannung. Für eine vorbestimmte Zeitspanne nach dem Beginn der Entladung arbeitet der Transistor 25 im Sättigungsbereich. Die folgende Beziehung zwischen dem Drainstrom ID und der Drainspannung VD gilt allgemein, wenn der MOS-Transistor im Sättigungsbereich arbeitet,
ID = 1/2 β (VG - VT)² ...(1)
wobei β = konstant, VT = Schwellenspannung und VG = Gatespannung.
Aus der Beziehung (1) ist zu sehen, daß der Drainstrom ID, der durch den Ausgangstransistor 25 fließt, proportional dem Quadrat der Gatespannung VG ist. Es wird angenommen, daß die Gatespannung VG des Transistors 25 durch eine lineare Funktion der Zeit angenähert ist. Dann kann die Spannung VG durch VG = a x t ausgedrückt werden, wobei "a" konstant ist und "t" die Zeit ist. Wird die lineare Gleichung für VG in die Beziehung (1) eingesetzt und bezüglich der Zeit "t" differenziert, ergibt sich
dID/dt = β (a² t - a VT) ... (2)
wobei dID/dt einen Stromzuwachs pro Zeiteinheit repräsentiert. Die Beziehung (2) beschreibt, daß dID/dt mit der Zeit anwächst. Wird die Beziehung VG = a x t nach "t" aufgelöst, erhalten wirt = VG/a. Wird die vereinbarte Beziehung t = VG/a in die Beziehung (2) eingesetzt, dann ergibt sich
dID/dt = β (a VG - a VT) = β a(vG - VT) ... (3)
Eine graphische Abbildung der Beziehung (3) ist in Fig. 5 veranschaulicht. Im Graph repräsentiert die x-Achse VG - VT, die y-Achse dID/dt. Die Beziehung (3) ist durch eine gerade Linie Y ausgedrückt, die mit einem Winkel ß a geneigt ist. Wie zu sehen ist, steigt dID/dt, wenn die Gatespannung VG ansteigt. Wenn VG - VT A, z.B. +5 V, erreicht, erreicht dID/dt einen Wert B.
Anschließend wird beschrieben, wie sich dID/dt ändert, wenn sich die Gatespannung VG ändert.
Wenn die Gatespannung VG entsprechend der Beziehung VG = a x t ansteigt, wird die Beziehung zwischen VG - VT und dID/dt durch eine gerade Linie bzw. Gerade Y ausgedrückt, welche mit dem Winkel ß a geneigt ist. Zum Beispiel ist diese Beziehung durch die gerade Linie X, die mit einem Winkel von ß 2a geneigt ist, ausgedrückt, wenn die Gatespannung VG entsprechend der Beziehung VG = 2a x t steigt. Der Wert dID/dt am Punkt A ist zweimal so groß wie der der geraden Linie Y. Eine Zeit, die benötigt wird, um Punkt A zu erreichen, ist t = (A+VT)/a, wenn VG = a x t ist, während sie t = (A+VT)/2a ist, wenn VG = 2a x t ist. Im zweiten Fall wird Punkt A in der halben Zeit des ersten erreicht. Wenn die Gatespannung VG entsprechend der Beziehung VG = (1/2)a x t steigt, wird die obige Beziehung durch eine weitere gerade Linie Z, die mit einem Winkel von ß (1/2)a geneigt ist, ausgedrückt. Der Wert dID/dt am Punkt A ist halb so groß wie der der geraden Linie Y. Eine Zeit, die benötigt wird, den Punkt A zu erreichen, beträgt t = 2(A+VT)/a. Diese Zeit ist verdoppelt. Auf diese Weise ist die Zeit, die beansprucht wird Punkt A zu erreichen, kurz, wenn die Beziehung zwischen VG - VT und dID/dt in den oberen Bereich bzw. Oberbereich gesetzt ist, aber dID/dt ist groß. Wenn die Beziehung zwischen VG - VT und dID/dt in den unteren Bereich bzw. Unterbereich gesetzt ist, ist die Zeit, die benötigt wird, Punkt A zu erreichen, groß, aber dID/dt ist klein.
Nun wird der Fall erwägt, daß sich die Neigung der geraden Linie X am Punkt C in Fig. 5 ändert.
Die gerade Linie X steigt mit der Neigung ß 2a bis zum Punkt C. Nachdem der Punkt C passiert ist, steigt dID/dt mit der Neigung ß (1/2) a. In diesem Fall ist ein Wert von dID/dt am Punkt A auf der VG - VT-Achse ebenso groß wie der, wenn sich dID/dt entlang der geraden Linie Y ändert. Jedoch ist die Zeit, die benötigt wird, um Punkt A zu erreichen, kürzer, weil sich dID/dt oberhalb der Linie Y ändert. In anderen Worten kann die Ladegeschwindigkeit vergrößert werden, wobei dID/dt von B in der folgenden Art gehalten werden kann. In einem Bereich, wo die Gatespannung VG niedrig ist und dID/dt gering ist, ist die Anwachsgeschwindigkeit der Gatespannung hoch. In einem Bereich, wo die Gatespannung VG groß ist und dID/dt groß ist, ist die Anwachsgeschwindigkeit der Gatespannung niedrig.
In Erwägung der oben beschriebenen theoretischen Grundlage, besitzt die Ausgangstreiberschaltung entsprechend der vorliegenden Erfindung den Widerstand 28, der zwischen dem Gate des Transistors 25, der die Ausgangsstufe bildet, und dem Drain des Transistors 23 in dem Invertierer IN2 zum Treiben des Gates des Ausgangstransistors 25 (siehe Fig. 1) eingefügt ist. Wenn die Gatespannung des Ausgangstransistors 25 ansteigt und sich in transienter Weise von einem AN-Zustand zu einem AUS- Zustand ändert, ist das Laden auf den Knoten "b" in der folgenden Art durchgeführt. In dem Bereich, wo die Gatespannung niedrig ist (di/dt des Stroms des Ausgangstransistors 25 ist gering), wird der Knoten "b" sehr rasch geladen. In dem Bereich, wo die Gatespannung groß ist (di/dt ist groß), wird der Knoten "b" wegen der Existenz des Widerstandes 28 nur allmählich geladen. Aus diesem Grund ist die Entladegeschwindigkeit des Ausgangsknotens 26 größer, wenn di/dt der vorliegenden Schaltung ebenso groß ist wie das einer konventionellen. Wenn die Entladegeschwindigkeit die gleiche ist, wird di/dt der vorliegenden Schaltung verglichen mit dem einer konventionellen gering, was zu einer geringeren Änderung des internen VSS führt.
Der obige Sachverhalt wird mit Bezug auf Fig. 3 weiter ausgeführt.
Eine Beziehung der Spannung des Knotens b (Fig. 1) gegenüber dem Drainstrom ID des Transistors 23 ist in Fig. 3 mit der Gatespannung VG des Transistors 23 als ein Parameter abgebildet. Um die Charakteristikkurven zu zeichnen, wurde das Source des Transistors auf der Massespannung VSS gehalten, und die Spannung an dem Knoten b wurde von 0 V auf die negative Polarität vergrößert. In dem Diagramm repräsentieren durchgezogene Linien die Charakteristikkurven des Transistors 23 im herkömmlichen Fall. Die Kurven mit den gepunkteten Linien repräsentieren die Charakteristikkurven einer Schaltung dieser Erfindung, welche durch den Transistor 23 und den Widerstand 28, der in Reihe mit Transistor 23 verbunden ist, geformt ist. Das Diagramm von Fig. 3 zeigt, daß durch die Verwendung des Widerstands 28, wenn die Gatespannung VG niedrig wird, d.h. der negative Wert der Gatespannung wird groß, wird die Schaltung einen konstanten Widerstandswert aufweisen. In einem Bereich, in dem die Gatespannung VG niedrig ist und die Drainspannung VD groß ist (der Bereich, wo VD nahe 0 V ist), ist der Strom ID des Transistors 23, der mit dem Widerstand 28 gekoppelt ist, stärker eingeschränkt als der des Transistors 23, der nicht mit dem Widerstand 28 gekoppelt ist. Umgekehrt fließt in einem Bereich, in dem die Drainspannung VD des Transistors 23 niedrig ist und die Gatespannung niedrig ist, der Drainstrom ID stärker als der des Transistors 23, der nicht mit dem Widerstand 28 gekoppelt ist. In anderen Worten wird die Schaltung in dem Bereich, wo die Gatespannung niedrig ist und ein Leitungswiderstand des Transistors 23 gering ist, die Schaltung durch die Charakteristik des Widerstands 28 stark beeinflußt, so daß die ID - VD-Charakteristik linearer ist. Selbstverständlich ist der Leitungswiderstand des Transistors 23, der mit dem Widerstand 28 verbunden ist, kleiner als der des konventionellen Transistors ohne den Widerstand 28.
In diesem Ausführungsbeispiel, wobei der Wert des Widerstandes 28 10 kΩ beträgt, ist der Leitungswiderstand des Transistors 23 ungefähr 10 kΩ, welcher durch das Anlegen von -5 V an das Gate und das Drain des Transistors 23 gemessen ist. In diesem Fall besitzen der Widerstand 28 und der Transistor 23 nahezu den gleichen Widerstandswert. In dem Transistor 23, der in diesem Ausführungsbeispiel verwendet wird, beträgt die Dicke der gateisolierenden Schicht 280 Å, die Schwellenspannung ist -1 V und die Kanalweite und -länge sind 14,7 pm bzw. 3,7 um. Der Transistor 23, der in der konventionellen Ausgangstreiberschaltung verwendet wird, besitzt eine Kanalweite und -länge von 7,2 um bzw. 3,7 um.
In der Schaltung von Fig. 1 ist der Transistor 23 eingeschaltet, wenn das Eingangssignal des Invertierers IN2 logisch "0" wird. Das Gate des Ausgangstransistors 25 wird über den Widerstand 28 und Transistor 23 geladen, und der fließende Strom folgt der Charakteristikkurve für VG = -5 V in Fig. 3. Sofort nach dem Beginn des Ladens ist eine Potentialdifferenz zwischen dem Knoten b und der internen Spannung VDD groß. Daher fließt viel Strom, um das Gate des Ausgangstransistors 25 (Knoten b) rasch zu laden. Unter dieser Bedingung ist die Ladegeschwindigkeit größer als die in der konventionellen Schaltung. Wenn das Gate des Ausgangstransistors 25 geladen ist und dessen Potential das Potential an einem Punkt, wo die durchgezogene Kurve für VG = -5 V die gepunktete Kurve der Erfindung schneidet (siehe Fig. 3), überschreitet, wird die Potentialdifferenz zwischen dem Knoten b und der internen Spannung VDD allmählich gering. Folglich wird bei der gleichen Spannung des Knotens b wie der in der herkömmlichen Schaltung der Strom klein, wie dies durch die gepunkteten Linien angezeigt ist. Unter dieser Bedingung ist die Ladegeschwindigkeit des Gates des Ausgangstransistors 25 geringer als die der herkömmlichen Schaltung.
Nun wird Bezug auf Fig. 4 genommen, wo Spannungsänderungen an den Knoten "a" und "b" (die Gates der Ausgangstransistoren 18 und 25) in der Ausgangstreiberschaltung der gegenwärtigen Erfindung und der herkömmlichen Schaltung gezeichnet sind. In dem Graph sind die Spannungsänderungen, die mit durchgezogenen Linien bezeichnet sind, jene Änderungen der herkömmlichen Ausgangstreiberschaltung. Die Spannungsänderungen der Ausgangstreiberschaltung entsprechend des Erfindungsbeispiels sind durch gepunktete Linien angezeigt. Wie zu sehen ist, lädt die Spannung Vb am Knoten "b" bei niedrigen Spannungen das Gate des Ausgangstransistors 25 rascher als das durch eine durchgezogene Linie in der herkömmlichen Schaltung angezeigt ist auf. Wenn die Spannung Vb weiter anwächst, wird die Laderate des Gates des Transistors 25 geringer als die entsprechende Spannung, die durch eine durchgezogene Linie in der konventionellen Schaltung angezeigt ist.
Folglich wird in der Ausgangstreiberschaltung des gegenwärtigen Ausführungsbeispiels der Knoten "b" rascher geladen als der entsprechende in der konventionellen Schaltung. Folglich wird der Lastkondensator 27, der mit dem Ausgangsknoten 26 gekoppelt ist, rascher entladen. Der Spitzenwert von di/dt ist jedoch genauso groß wie der der konventionellen Schaltung. In dem gegenwärtigen Ausführungsbeispiel kann, wenn die Entladegeschwindigkeit des Lastkondensators 27 so eingestellt ist, daß sie annähernd so groß ist wie die der konventionellen Schaltung, das di/dt des Entladestroms, der durch den Ausgangstransistor 25 fließt, und dessen Spitzenstrom auf Werte gesetzt werden, die geringer sind als jene der herkömmlichen Schaltung. Diese Tatsache zeigt an, daß die Änderung der internen Massespannung VSS geringer sein kann als die der konventionellen Schaltung, und folglich, daß es möglich ist, die fehlerhafte Arbeitsweise des ICs infolge der Änderung der internen Massespannung zu verhindern.
Es ist offensichtlich, daß die vorliegende Erfindung nicht auf das obige spezifische Ausführungsbeispiel begrenzt ist, sondern auf verschiedene Weise innerhalb der Lehre der vorliegenden Erfindung geändert und modifiziert werden kann. Zum Beispiel kann der Widerstand 28, der zwischen das Drain des Transistors 23 und das Gate des Ausgangstransistors 25 eingefügt ist, durch ein anderes resistives Element ersetzt werden, um die Bauelementgröße zu reduzieren. In einem zweiten Ausführungsbeispiel einer Ausgangstreiberschaltung entsprechend der vorliegenden Erfindung, wie in Fig. 7 gezeigt ist, wird ein N-Kanal-Verarmungstyp-MOS-Transistor 41 anstelle des Widerstandes 28 verwendet. In diesem Fall ist das Datum Dout' an das Gate des Transistors 41 angelegt. Falls notwendig, ist die Spannung VDD an das Gate des Transistors 41 angelegt. In einem dritten Ausführungsbeispiel der vorliegenden Erfindung, welches in Fig. 8 gezeigt ist, ist der Widerstand 28 durch zwei Transistoren, N-Kanal-Verarmungstyp-MOS-Transistor 41' und N-Kanal-Anreicherungstyp-MOS-Transistor 42 ersetzt. Die Source-Drain-Pfade der zwei Transistoren sind parallel miteinander verbunden. Alternativ kann nur der Transistor 42 wie in einem vierten Ausführungsbeispiel der Fig. 9 verwendet werden.
Fig. 10 zeigt den Drainstrom ID gegenüber der Spannung des Knotens b -Charakteristikkurven mit einem Parameter der Gatespannung VG des Transistors 23, wenn der Verarmungstyp-MOS-Transistor 41 verwendet wird, wie in Fig. 7 gezeigt. Um die Charakteristikkurven zu zeichnen, ist das Source des Transistors 23 mit der Masse verbunden und die Spannung des Knotens b wird von 0 V auf negative Polarität erhöht.
Die Charakteristikkurven zeigen, daß ein größerer Drainstrom fließt, wenn die Spannung klein ist, im Vergleich zu dem Fall, wenn der Widerstand 28 verwendet wird, und daß bei einer großen Drainspannung ein geringerer Drainstrom fließt. Daher macht die Verwendung des Transistors 41 die Arbeitsweise einer Ausgangstreiberschaltung entsprechend der Erfindung effektiver.
Während in dem ersten Ausführungsbeispiel von Fig. 1 der Widerstand 28 zwischen dem Drain des Transistors 23 und dem Gate des Ausgangstransistors 25 verbunden ist, kann der andere Widerstand 29 zwischen dem Drain des N-Kanal-Transistors 17 und dem Gate des Ausgangstransistors 18 eingefügt werden, wie dies in Fig. 11, die ein fünftes Ausführungsbeispiel der vorliegenden Erfindung zeigt, gezeigt ist. Das gegenwärtige Ausführungsbeispiel reduziert eine Änderung der internen Spannungsversorgungsspannung VDD, wobei ferner die Charakteristiken der Ausgangstreiberschaltung verbessert werden.
Wie aus der vorangegangenen Beschreibung zu sehen ist, ist eine Ausgangstreiberschaltung entsprechend der vorliegenden Erfindung so angeordnet, daß der Stromfluß in den Ausgangstransistor hinein durch die Verwendung eines resistiven Bauelements gesteuert wird. Mit einer solchen Anordnung kann eine Potentialänderung der internen Versorgungsspannung, welche durch ein Laden oder Entladen einer externen Lastkapazität verursacht ist, mit einer großen Geschwindigkeit des Ladens oder Entladens minimiert werden.

Claims

1. Ausgangstreiber zum Erzeugen von Ausgangsdaten an einem Ausgangsanschluß (26), welcher umfaßt:

einen ersten MOS-Transistor (18) zum Laden des Ausgangsanschlusses (26) auf ein erstes Versorgungspotential, wenn der erste MOS-Transistor (18) eingeschaltet ist, wobei der erste MOS-Transistor (18) ein Gate, ein Source und ein Drain besitzt,wobei Source und Drain zwischen dem Ausgangsanschluß (26) und einem ersten Versorgungspotentialanschluß (VDD) verbunden sind;

einen zweiten MOS-Transistor (25), der die andere Kanalpolarität besitzt, zum Entladen des Ausgangsanschlusses (26) auf ein zweites Versorgungspotential, wenn der zweite MOS-Transistor (25) eingeschaltet ist, wobei der zweite MOS-Transistor (25) ein Gate, ein Source und ein Drain besitzt, wobei Source und Drain des zweiten MOS-Transistors (25) zwischen dem Ausgangsanschluß (26) und einem zweiten Versorgungspotentialanschluß (VSS) verbunden sind;

eine erste Invertiererschaltung (IN1), die einen dritten und einen vierten MOS-Transistor (16, 17) umfaßt, welche komplementäre Kanalpolaritäten besitzen, wobei die Source-Drain-Pfade des dritten und vierten MOS-Transistors (16, 17) in Serie zwischen dem ersten und zweitem Versorgungspotentialanschluß (VDD, VSS) verbunden sind, ein Verbindungsknoten zwischen dem dritten und vierten MOS-Transistor (16, 17) mit dem Gate des ersten MOS-Transistors (18) verbunden ist und die Gates des dritten und vierten MOS-Transistors (16, 17) miteinander verbunden sind,

eine zweite Invertiererschaltung (IN2), welche einen fünften und einen sechsten MOS-Transistor (23, 24) umfaßt, welche komplementäre Kanalpolaritäten besitzen, wobei die Source-Drain-Pfade des fünften und sechsten MOS-Transistors (23, 24) in Serie zwischen dem ersten und zweiten Versorgungspotentialanschluß (VDD, VSS) verbunden sind, ein Verbindungsknoten zwischen dem fünften und sechsten MOS- Transistor (23, 24) mit dem Gate des zweiten MOS- Transistors (25) verbunden ist und die Gates des fünften und sechsten MOS-Transistors (23, 24) jeweils miteinander verbunden sind, und

eine Widerstandseinrichtung (28, 41, 42, 41'), dadurch gekennzeichnet, daß

die Widerstandseinrichtung (28) in den Source- Drain-Pfad des fünften MOS-Transistors (23) eingefügt ist und zwischen dem Drain des fünften (23) und dem Gate des zweiten MOS-Transistors (25) verbunden ist, um das Gate des zweiten MOS-Transistors (25) auf das erste Versorgungspotential zu laden, wenn er eingeschaltet ist, wobei die Widerstandseinrichtung (28) nahezu einen konstanten Widerstandswert aufweist.

2. Ausgangstreiber nach Anspruch 1, dadurch gekennzeichnet, daß der erste MOS-Transistor (18) ein P-Kanal-FET ist und der zweite MOS-Transistor (25) ein N-Kanal-FET ist.

3. Ausgangstreiber nach Anspruch 1, dadurch gekennzeichnet, daß die Widerstandseinrichtung (28) ein resistives Element (28) beinhaltet, welches aus Polysilizium oder einer N&spplus;- oder einer P&spplus;-Diffusionsschicht gebildet ist.

4. Ausgangstreiber nach Anspruch 1, dadurch gekennzeichnet, daß die Widerstandseinrichtung (28) einen siebten MOS-Transistor (41) beinhaltet.

5. Ausgangstreiber nach Anspruch 1, dadurch gekennzeichnet, daß die Widerstandseinrichtung (28) eine Vielzahl von MOS-Transistoren (41', 42) beinhaltet, die parallelgeschaltet sind.

6. Ausgangstreiber nach Anspruch 3, dadurch gekennzeichnet, daß die Widerstandswerte des resistiven Elementes (28) und des fünften MOS-Transistors (23) im wesentlichen gleich sind, wenn sie das Gate des zweiten MOS-Transistors (25) laden.

7. Ausgangstreiber nach Anspruch 4, dadurch gekennzeichnet, daß die Widerstandswerte des siebten MOS-Transistors (41) und des fünften MOS-Transistors (23) im wesentlichen gleich sind, wenn sie das Gate des zweiten MOS-Transistors (25) laden.

8. Ausgangstreiber nach Anspruch 5, dadurch gekennzeichnet, daß die Widerstandswerte der Vielzahl von MOS-Transistoren (41', 42) und des fünften MOS-Transistors (23) im wesentlichen gleich sind, wenn sie das Gate des zweiten MOS-Transistors (25) laden.

9. Ausgangstreiber nach Anspruch 2, gekennzeichnet durch ferner eine zweite Widerstandseinrichtung (29), die zwischen dem Gate des ersten MOS-Transistors (18) und dem Source-Drain-Pfad des vierten MOS-Transistors (17) verbunden sind.

10. Ausgangstreiber nach Anspruch 4 oder 7, dadurch gekennzeichnet, daß der siebte MOS-Transistor (41) durch ein erstes Logikpegelsignal gesteuert ist, und der fünfte MOS-Transistor (23) durch ein zweites Logikpegelsignal gesteuert ist.