JP3537500B2 - インバータ装置 - Google Patents
インバータ装置Info
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- JP3537500B2 JP3537500B2 JP19257094A JP19257094A JP3537500B2 JP 3537500 B2 JP3537500 B2 JP 3537500B2 JP 19257094 A JP19257094 A JP 19257094A JP 19257094 A JP19257094 A JP 19257094A JP 3537500 B2 JP3537500 B2 JP 3537500B2
- Authority
- JP
- Japan
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- transistor
- power supply
- supply voltage
- delay
- control electrode
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Description
【０００１】
【産業上の利用分野】本発明は、集積回路において使用
するのに適した低ノイズのインバータ装置に関するもの
である。
するのに適した低ノイズのインバータ装置に関するもの
である。
【０００２】
【従来の技術】従来、集積回路においても、通常の論理
回路で用いるインバータ以外に、出力電流が１００μＡ
以上にも及ぶような大電流インバータを用いることがあ
る。このような大電流インバータは、低ノイズを要求さ
れる高精度のアナログ回路を内蔵する集積回路に用いる
場合、そのインバータがスイッチングする際にシリコン
基板、電源線、接地線に発生するノイズを抑制すること
は、この集積回路のアナログ性能を左右する重要な課題
となっている。
回路で用いるインバータ以外に、出力電流が１００μＡ
以上にも及ぶような大電流インバータを用いることがあ
る。このような大電流インバータは、低ノイズを要求さ
れる高精度のアナログ回路を内蔵する集積回路に用いる
場合、そのインバータがスイッチングする際にシリコン
基板、電源線、接地線に発生するノイズを抑制すること
は、この集積回路のアナログ性能を左右する重要な課題
となっている。
【０００３】
【発明が解決しようとする課題】従来、この種の対策と
しては、レイアウトによって、その大電流を発生するイ
ンバータを他のアナログ回路から距離を隔てたり、ある
いは電源線又は接地線の幅を広くする等の工夫を行って
きた。
しては、レイアウトによって、その大電流を発生するイ
ンバータを他のアナログ回路から距離を隔てたり、ある
いは電源線又は接地線の幅を広くする等の工夫を行って
きた。
【０００４】また、大電流あるいは主となるインバータ
の入力に１対のインバータを設け、その主インバータを
構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジス
タの各スイッチング時間に時間差を設け、それによりそ
れらトランジスタが同時にＯＮするのを防ぐようにした
ものも知られている。しかし、このような回路構造のイ
ンバータでも、依然として、ある種の高精度のアナログ
回路、例えば高確度のデジタル−アナログ変換器に使お
うとした場合、そのノイズ発生量が大き過ぎて問題にな
る場合がある。
の入力に１対のインバータを設け、その主インバータを
構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジス
タの各スイッチング時間に時間差を設け、それによりそ
れらトランジスタが同時にＯＮするのを防ぐようにした
ものも知られている。しかし、このような回路構造のイ
ンバータでも、依然として、ある種の高精度のアナログ
回路、例えば高確度のデジタル−アナログ変換器に使お
うとした場合、そのノイズ発生量が大き過ぎて問題にな
る場合がある。
【０００５】従って、本発明の目的は、より一層ノイズ
発生を低減させたインバータ装置を提供することであ
る。
発生を低減させたインバータ装置を提供することであ
る。
【０００６】また、本発明の別の目的は、高精度のアナ
ログ回路において十分使用できる低ノイズのインバータ
装置を提供することである。
ログ回路において十分使用できる低ノイズのインバータ
装置を提供することである。
【０００７】
【課題を解決するための手段】上記の目的を実現するた
め、本発明によるインバータ装置は、 イ）入力信号を受けるための入力端子と、出力信号を発
生するための出力端子と、 ロ）第１の導電型の第１のトランジスタと第１の導電型
とは異なった第２の導電型の第２のトランジスタを含む
第１のインバータ回路であって、前記第１のトランジス
タは、第１の電源電圧導体に接続した第１の電流搬送電
極と、前記出力端子に接続した第２の電流搬送電極と、
制御電極と、を有し、前記第２のトランジスタは、第２
の電源電圧導体に接続した第１の電流搬送電極と、前記
出力端子に接続した第２の電流搬送電極と、制御電極
と、を有する、前記の第１インバータ回路と、ハ）前記
入力端子と前記第１トランジスタの前記制御電極との間
に接続しており、前記入力信号に応答して可変遅延の第
１の遅延出力信号を発生する第１の可変遅延手段であっ
て、第１のキャパシタを含み、また前記第１トランジス
タを導通状態にかつ前記第２トランジスタを非導通状態
にする第１の方向に前記入力信号が変化するときには、
第１の遅延を前記第１遅延出力信号にもたせ、前記第１
トランジスタを非導通状態にかつ前記第２トランジスタ
を導通状態にする第２の方向に前記入力信号が変化する
ときには、第１の遅延より短い第２の遅延を前記第１遅
延出力信号にもたせるようになった、前記の第１の可変
遅延手段と、 ニ）前記入力端子と前記第２トランジスタの前記制御電
極との間に接続しており、前記入力信号に応答して可変
遅延の第２の遅延出力信号を発生する第２の可変遅延手
段であって、第２のキャパシタを含み、また前記第１方
向に前記入力信号が変化するときには、前記第１遅延よ
り短い第３の遅延を前記第２遅延出力信号にもたせ、前
記第２方向に前記入力信号が変化するときには、前記第
２遅延より長い第４の遅延を前記第２遅延出力信号にも
たせるようになった、前記の第２の可変遅延手段と、を
備える。
め、本発明によるインバータ装置は、 イ）入力信号を受けるための入力端子と、出力信号を発
生するための出力端子と、 ロ）第１の導電型の第１のトランジスタと第１の導電型
とは異なった第２の導電型の第２のトランジスタを含む
第１のインバータ回路であって、前記第１のトランジス
タは、第１の電源電圧導体に接続した第１の電流搬送電
極と、前記出力端子に接続した第２の電流搬送電極と、
制御電極と、を有し、前記第２のトランジスタは、第２
の電源電圧導体に接続した第１の電流搬送電極と、前記
出力端子に接続した第２の電流搬送電極と、制御電極
と、を有する、前記の第１インバータ回路と、ハ）前記
入力端子と前記第１トランジスタの前記制御電極との間
に接続しており、前記入力信号に応答して可変遅延の第
１の遅延出力信号を発生する第１の可変遅延手段であっ
て、第１のキャパシタを含み、また前記第１トランジス
タを導通状態にかつ前記第２トランジスタを非導通状態
にする第１の方向に前記入力信号が変化するときには、
第１の遅延を前記第１遅延出力信号にもたせ、前記第１
トランジスタを非導通状態にかつ前記第２トランジスタ
を導通状態にする第２の方向に前記入力信号が変化する
ときには、第１の遅延より短い第２の遅延を前記第１遅
延出力信号にもたせるようになった、前記の第１の可変
遅延手段と、 ニ）前記入力端子と前記第２トランジスタの前記制御電
極との間に接続しており、前記入力信号に応答して可変
遅延の第２の遅延出力信号を発生する第２の可変遅延手
段であって、第２のキャパシタを含み、また前記第１方
向に前記入力信号が変化するときには、前記第１遅延よ
り短い第３の遅延を前記第２遅延出力信号にもたせ、前
記第２方向に前記入力信号が変化するときには、前記第
２遅延より長い第４の遅延を前記第２遅延出力信号にも
たせるようになった、前記の第２の可変遅延手段と、を
備える。
【０００８】このような構成とすることにより、前記の
第１及び第２のキャパシタは、前記第１遅延と前記第２
遅延との差、並びに前記第３遅延と前記第４遅延との差
を大きくするように作用する。
第１及び第２のキャパシタは、前記第１遅延と前記第２
遅延との差、並びに前記第３遅延と前記第４遅延との差
を大きくするように作用する。
【０００９】また、本発明によれば、前記第１可変遅延
手段は、 イ）前記第１電源電圧導体と前記第２電源電圧導体との
間に接続した少なくとも１段の第２のインバータ回路
と、 ロ）該第２インバータ回路の出力を受けるように接続し
た入力と、前記第１トランジスタの前記制御電極に接続
した出力とを有する、前記第１キャパシタを含む第１の
ローパスフィルタと、を含み、前記第２可変遅延手段
は、 イ）前記第１電源電圧導体と前記第２電源電圧導体との
間に接続した少なくとも１段の第３のインバータ回路
と、 ロ）該第３インバータ回路の出力を受けるように接続し
た入力と、前記第２トランジスタの前記制御電極に接続
した出力とを有する、前記第２キャパシタを含む第２の
ローパスフィルタと、を含むようにできる。
手段は、 イ）前記第１電源電圧導体と前記第２電源電圧導体との
間に接続した少なくとも１段の第２のインバータ回路
と、 ロ）該第２インバータ回路の出力を受けるように接続し
た入力と、前記第１トランジスタの前記制御電極に接続
した出力とを有する、前記第１キャパシタを含む第１の
ローパスフィルタと、を含み、前記第２可変遅延手段
は、 イ）前記第１電源電圧導体と前記第２電源電圧導体との
間に接続した少なくとも１段の第３のインバータ回路
と、 ロ）該第３インバータ回路の出力を受けるように接続し
た入力と、前記第２トランジスタの前記制御電極に接続
した出力とを有する、前記第２キャパシタを含む第２の
ローパスフィルタと、を含むようにできる。
【００１０】また、本発明によれば、前記第２及び第３
のインバータ回路の各々は、１段のインバータ回路から
成るようにできる。この場合、前記第２インバータ回路
は、 イ）前記第１導電型の第３のトランジスタであって、前
記第１電源電圧導体に接続した第１の電流搬送電極と、
第１の共通接続点に接続した第２の電流搬送電極と、前
記入力端子に接続した制御電極と、を有する前記の第３
のトランジスタと、 ロ）前記第２導電型の第４のトランジスタであって、前
記第２電源電圧導体に接続した第１の電流搬送電極と、
前記第１共通接続点に接続した第２の電流搬送電極と、
前記入力端子に接続した制御電極と、を有する前記の第
４トランジスタと、を含み、前記第３インバータ回路
は、 イ）前記第１導電型の第５のトランジスタであって、前
記第１電源電圧導体に接続した第１の電流搬送電極と、
第２の共通接続点に接続した第２の電流搬送電極と、前
記入力端子に接続した制御電極と、を有する前記の第５
のトランジスタと、 ロ）前記第２導電型の第６のトランジスタであって、前
記第２電源電圧導体に接続した第１の電流搬送電極と、
前記第２共通接続点に接続した第２の電流搬送電極と、
前記入力端子に接続した制御電極と、を有する前記の第
６トランジスタと、を含むようにできる。
のインバータ回路の各々は、１段のインバータ回路から
成るようにできる。この場合、前記第２インバータ回路
は、 イ）前記第１導電型の第３のトランジスタであって、前
記第１電源電圧導体に接続した第１の電流搬送電極と、
第１の共通接続点に接続した第２の電流搬送電極と、前
記入力端子に接続した制御電極と、を有する前記の第３
のトランジスタと、 ロ）前記第２導電型の第４のトランジスタであって、前
記第２電源電圧導体に接続した第１の電流搬送電極と、
前記第１共通接続点に接続した第２の電流搬送電極と、
前記入力端子に接続した制御電極と、を有する前記の第
４トランジスタと、を含み、前記第３インバータ回路
は、 イ）前記第１導電型の第５のトランジスタであって、前
記第１電源電圧導体に接続した第１の電流搬送電極と、
第２の共通接続点に接続した第２の電流搬送電極と、前
記入力端子に接続した制御電極と、を有する前記の第５
のトランジスタと、 ロ）前記第２導電型の第６のトランジスタであって、前
記第２電源電圧導体に接続した第１の電流搬送電極と、
前記第２共通接続点に接続した第２の電流搬送電極と、
前記入力端子に接続した制御電極と、を有する前記の第
６トランジスタと、を含むようにできる。
【００１１】更に、本発明によれば、前記第１導電型の
トランジスタは、Ｐ型ＭＯＳトランジスタとし、前記第
２導電型のトランジスタは、Ｎ型ＭＯＳトランジスタと
することができる。この場合、前記第３トランジスタの
チャンネル幅は、前記第４トランジスタのチャンネル幅
より大きく、前記第５トランジスタのチャンネル幅は、
前記第６トランジスタのチャンネル幅より小さくでき
る。
トランジスタは、Ｐ型ＭＯＳトランジスタとし、前記第
２導電型のトランジスタは、Ｎ型ＭＯＳトランジスタと
することができる。この場合、前記第３トランジスタの
チャンネル幅は、前記第４トランジスタのチャンネル幅
より大きく、前記第５トランジスタのチャンネル幅は、
前記第６トランジスタのチャンネル幅より小さくでき
る。
【００１２】また、本発明によれば、前記第１ローパス
フィルタは、 イ）前記第１共通接続点と前記第１トランジスタの制御
電極との間に接続した第１の抵抗器と、 ロ）前記第１トランジスタの制御電極と前記第１及び第
２の電源電圧導体の一方又は双方に接続した前記第１キ
ャパシタと、を含み、前記第２ローパスフィルタは、 イ）前記第２共通接続点と前記第２トランジスタの制御
電極との間に接続した第２の抵抗器と、 ロ）前記第２トランジスタの制御電極と前記第１及び第
２の電源電圧導体の一方又は双方に接続した前記第２キ
ャパシタと、を含むようにできる。
フィルタは、 イ）前記第１共通接続点と前記第１トランジスタの制御
電極との間に接続した第１の抵抗器と、 ロ）前記第１トランジスタの制御電極と前記第１及び第
２の電源電圧導体の一方又は双方に接続した前記第１キ
ャパシタと、を含み、前記第２ローパスフィルタは、 イ）前記第２共通接続点と前記第２トランジスタの制御
電極との間に接続した第２の抵抗器と、 ロ）前記第２トランジスタの制御電極と前記第１及び第
２の電源電圧導体の一方又は双方に接続した前記第２キ
ャパシタと、を含むようにできる。
【００１３】
【実施例】次に、図面を参照しながら、本発明の実施例
について詳細に説明する。
について詳細に説明する。
【００１４】図１は、本発明による基本構成のインバー
タ装置を示す回路図である。図示のように、このインバ
ータ装置は、入力信号ＩＮを受ける入力端子１と、入力
信号を反転した出力信号ＯＵＴを発生する出力端子２
と、をもっている。また、このインバータ装置は、電源
電圧導体３と接地電圧導体４との間に主インバータ回
路、即ち、直列に接続したＰＭＯＳトランジスタ５とＮ
ＭＯＳトランジスタ６を含んでいる。尚、トランジスタ
５と６のドレインどうしが互いに接続され、また出力端
子２に接続されている。また、入力端子１とトランジス
タ５と６の各ゲートとの間には、第１の可変遅延部７と
第２の可変遅延部８とを設けている。
タ装置を示す回路図である。図示のように、このインバ
ータ装置は、入力信号ＩＮを受ける入力端子１と、入力
信号を反転した出力信号ＯＵＴを発生する出力端子２
と、をもっている。また、このインバータ装置は、電源
電圧導体３と接地電圧導体４との間に主インバータ回
路、即ち、直列に接続したＰＭＯＳトランジスタ５とＮ
ＭＯＳトランジスタ６を含んでいる。尚、トランジスタ
５と６のドレインどうしが互いに接続され、また出力端
子２に接続されている。また、入力端子１とトランジス
タ５と６の各ゲートとの間には、第１の可変遅延部７と
第２の可変遅延部８とを設けている。
【００１５】第１可変遅延部７は、ＰＭＯＳトランジス
タ５をＯＮにかつトランジスタ６をＯＦＦにする第１の
方向、即ち値が増大する方向に入力信号ＩＮが変化する
ときには、第１の遅延ｔ1D1を遅延出力信号ＤＯ１にも
たせ、またトランジスタ５をＯＦＦにかつトランジスタ
６をＯＮにする第２の方向、即ち値が減少する方向に入
力信号ＩＮが変化するときには、第１の遅延ｔ1D1より
短い第２の遅延ｔ1D2を遅延出力信号ＤＯ１にもたせる
ようにする。一方、第２可変遅延部８は、上記第１方向
に入力信号ＩＮが変化するときには、第１可変遅延部の
遅延ｔ1D1より短い第１の遅延ｔ2D1を第２遅延出力信号
ＤＯ２にもたせ、上記第２方向に入力信号ＩＮが変化す
るときには、第１可変遅延部の第２遅延ｔ1D2より長い
第２の遅延ｔ2D2を第２遅延出力信号ＤＯ２にもたせる
ようにする。
タ５をＯＮにかつトランジスタ６をＯＦＦにする第１の
方向、即ち値が増大する方向に入力信号ＩＮが変化する
ときには、第１の遅延ｔ1D1を遅延出力信号ＤＯ１にも
たせ、またトランジスタ５をＯＦＦにかつトランジスタ
６をＯＮにする第２の方向、即ち値が減少する方向に入
力信号ＩＮが変化するときには、第１の遅延ｔ1D1より
短い第２の遅延ｔ1D2を遅延出力信号ＤＯ１にもたせる
ようにする。一方、第２可変遅延部８は、上記第１方向
に入力信号ＩＮが変化するときには、第１可変遅延部の
遅延ｔ1D1より短い第１の遅延ｔ2D1を第２遅延出力信号
ＤＯ２にもたせ、上記第２方向に入力信号ＩＮが変化す
るときには、第１可変遅延部の第２遅延ｔ1D2より長い
第２の遅延ｔ2D2を第２遅延出力信号ＤＯ２にもたせる
ようにする。
【００１６】次に、図２を参照して、図１の基本構成を
より具体化したインバータ装置について説明する。この
実施例のインバータ装置は、図１の要素に対応して、入
力端子１０、出力端子２０、ＰＭＯＳトランジスタ５０
とＮＭＯＳトランジスタ６０とから成る主インバータ回
路ＩＶ０、第１可変遅延部７０、第２可変遅延部８０と
を備えている。トランジスタ５０は、電源電圧導体に対
し接続点３０で接続し、一方トランジスタ６０は、接地
導体に対し接続点４０で接続している。また、この実施
例では、各可変遅延部は、インバータ回路とローパスフ
ィルタとで構成している。即ち、遅延部７０のインバー
タ回路ＩＶ１は、ドレインどうしを互いに接続したＰＭ
ＯＳトランジスタ７２とＮＭＯＳトランジスタ７４とか
ら成り、そしてそのローパスフィルタＬＰＦ１は、トラ
ンジスタ７２のドレインとトランジスタ５０のゲートと
の間に接続した抵抗器Ｒｎと、トランジスタ５０のゲー
トと接地導体との接続点４６との間に接続したキャパシ
タＣｎとを含んでいる。トランジスタ７２のソースは、
電源電圧導体に対し接続点３２で接続し、一方トランジ
スタ７４のソースは、接地導体に対し接続点４２で接続
している。同じく、遅延部８０のインバータ回路ＩＶ２
は、ドレインどうしを互いに接続したＰＭＯＳトランジ
スタ８２とＮＭＯＳトランジスタ８４とから成り、そし
てそのローパスフィルタＬＰＦ２は、トランジスタ８２
のドレインとトランジスタ６０のゲートとの間に接続し
た抵抗器Ｒｐと、トランジスタ６０のゲートと接地導体
との接続点４８との間に接続したキャパシタＣｐとを含
んでいる。トランジスタ８２のソースは、電源電圧導体
に対し接続点３４で接続し、一方トランジスタ８４のソ
ースは、接地導体に対し接続点４４で接続している。
尚、前述のように、ノイズ抑制のため、電源電圧導体と
の接続点３０は、他の接続点３２，３４からできるだけ
離し、また接地導体との接続点４０は、他の接続点４
２，４４，４６，４８からできるだけ離すのが好まし
い。
より具体化したインバータ装置について説明する。この
実施例のインバータ装置は、図１の要素に対応して、入
力端子１０、出力端子２０、ＰＭＯＳトランジスタ５０
とＮＭＯＳトランジスタ６０とから成る主インバータ回
路ＩＶ０、第１可変遅延部７０、第２可変遅延部８０と
を備えている。トランジスタ５０は、電源電圧導体に対
し接続点３０で接続し、一方トランジスタ６０は、接地
導体に対し接続点４０で接続している。また、この実施
例では、各可変遅延部は、インバータ回路とローパスフ
ィルタとで構成している。即ち、遅延部７０のインバー
タ回路ＩＶ１は、ドレインどうしを互いに接続したＰＭ
ＯＳトランジスタ７２とＮＭＯＳトランジスタ７４とか
ら成り、そしてそのローパスフィルタＬＰＦ１は、トラ
ンジスタ７２のドレインとトランジスタ５０のゲートと
の間に接続した抵抗器Ｒｎと、トランジスタ５０のゲー
トと接地導体との接続点４６との間に接続したキャパシ
タＣｎとを含んでいる。トランジスタ７２のソースは、
電源電圧導体に対し接続点３２で接続し、一方トランジ
スタ７４のソースは、接地導体に対し接続点４２で接続
している。同じく、遅延部８０のインバータ回路ＩＶ２
は、ドレインどうしを互いに接続したＰＭＯＳトランジ
スタ８２とＮＭＯＳトランジスタ８４とから成り、そし
てそのローパスフィルタＬＰＦ２は、トランジスタ８２
のドレインとトランジスタ６０のゲートとの間に接続し
た抵抗器Ｒｐと、トランジスタ６０のゲートと接地導体
との接続点４８との間に接続したキャパシタＣｐとを含
んでいる。トランジスタ８２のソースは、電源電圧導体
に対し接続点３４で接続し、一方トランジスタ８４のソ
ースは、接地導体に対し接続点４４で接続している。
尚、前述のように、ノイズ抑制のため、電源電圧導体と
の接続点３０は、他の接続点３２，３４からできるだけ
離し、また接地導体との接続点４０は、他の接続点４
２，４４，４６，４８からできるだけ離すのが好まし
い。
【００１７】図２のインバータ装置に含むＭＯＳトラン
ジスタのチャンネル幅（Ｗ）／チャンネル長（Ｌ）の１
例を以下に示す。
ジスタのチャンネル幅（Ｗ）／チャンネル長（Ｌ）の１
例を以下に示す。
【００１８】
【表１】
トランジスタ 幅（μｍ）／長（μｍ）
ＰＭＯＳトランジスタ５０ １５６／１.２
ＮＭＯＳトランジスタ６０ ９７／１.２
ＰＭＯＳトランジスタ７２ ２７／１.２
ＮＭＯＳトランジスタ７４ ４.２／１.２
ＰＭＯＳトランジスタ８２ ７／１.２
ＮＭＯＳトランジスタ８４ １３／１.２
【００１９】ＭＯＳトランジスタのチャンネル幅は、よ
く知られているように、そのトランジスタのＯＮしきい
値／ＯＦＦしきい値、ＯＮ抵抗、並びにそのトランジス
タの駆動力即ち電流供給能力に関係している。チャンネ
ル幅が小さくなると、ＯＮ抵抗は高くなり、通常、ＯＮ
抵抗は、数百Ωから数十ＫΩの範囲にある。図２の実施
例では、トランジスタ７２のＯＮ抵抗は、トランジスタ
７４よりも小さく、またトランジスタ８２のＯＮ抵抗
は、トランジスタ８４よりも大きい。
く知られているように、そのトランジスタのＯＮしきい
値／ＯＦＦしきい値、ＯＮ抵抗、並びにそのトランジス
タの駆動力即ち電流供給能力に関係している。チャンネ
ル幅が小さくなると、ＯＮ抵抗は高くなり、通常、ＯＮ
抵抗は、数百Ωから数十ＫΩの範囲にある。図２の実施
例では、トランジスタ７２のＯＮ抵抗は、トランジスタ
７４よりも小さく、またトランジスタ８２のＯＮ抵抗
は、トランジスタ８４よりも大きい。
【００２０】上記構成により、インバータＩＶ１は、入
力信号ＩＮが０ボルトから５ボルトに立ち上がるときに
は、４.３ボルトのしきい値で動作し、そして入力信号
ＩＮが５ボルトから０ボルトに立ち下がるときには、
１.３ボルトのしきい値で動作する。一方、インバータ
ＩＶ２は、入力信号ＩＮの立ち上がり時には、ＩＶ１よ
りも低い（即ち早い）３.４ボルトのしきい値で動作
し、そして入力信号ＩＮの立ち下がり時には、ＩＶ１よ
りも低い（即ち遅い）０.７ボルトのしきい値で動作す
る。
力信号ＩＮが０ボルトから５ボルトに立ち上がるときに
は、４.３ボルトのしきい値で動作し、そして入力信号
ＩＮが５ボルトから０ボルトに立ち下がるときには、
１.３ボルトのしきい値で動作する。一方、インバータ
ＩＶ２は、入力信号ＩＮの立ち上がり時には、ＩＶ１よ
りも低い（即ち早い）３.４ボルトのしきい値で動作
し、そして入力信号ＩＮの立ち下がり時には、ＩＶ１よ
りも低い（即ち遅い）０.７ボルトのしきい値で動作す
る。
【００２１】次に、図２のインバータ装置を集積回路で
実現する場合には、上記のローパスフィルタは、図３の
等価回路に示すような配線抵抗Ｒと、配線容量Ｃによっ
て形成する。配線抵抗Ｒは、通常、例えば０.５Ω程度
であり、従ってローパスフィルタの抵抗として現実に作
用するのは、配線抵抗よりもはるかに大きいトランジス
タ７２又は７４のＯＮ抵抗と、トランジスタ８２又は８
４のＯＮ抵抗である。一方、上記配線容量即ちキャパシ
タ素子Ｃは、例えば０.５ｐＦであり、単なる浮遊容量
よりもはるかに大きい。
実現する場合には、上記のローパスフィルタは、図３の
等価回路に示すような配線抵抗Ｒと、配線容量Ｃによっ
て形成する。配線抵抗Ｒは、通常、例えば０.５Ω程度
であり、従ってローパスフィルタの抵抗として現実に作
用するのは、配線抵抗よりもはるかに大きいトランジス
タ７２又は７４のＯＮ抵抗と、トランジスタ８２又は８
４のＯＮ抵抗である。一方、上記配線容量即ちキャパシ
タ素子Ｃは、例えば０.５ｐＦであり、単なる浮遊容量
よりもはるかに大きい。
【００２２】図４及び図５には、キャパシタ素子Ｃｎの
構造を平面図と断面図とで示している。図に示すよう
に、キャパシタ素子Ｃｎは、トランジスタ７２と７４か
ら成るＣＭＯＳインバータの出力側で格子状に引き回し
た金属配線７００と、この配線の周囲の電源電圧に設定
された集積回路シリコン基板７０２、図４には示してい
ない金属電源配線７０４（これは基板７０２とスルーホ
ールを通して接続している）、金属接地配線７０６のい
ずれか、あるいはそれらの組合せたものと、の間の絶縁
層７０８と７１０とによって形成する。キャパシタ素子
Ｃｐもこれと同様に形成できる。
構造を平面図と断面図とで示している。図に示すよう
に、キャパシタ素子Ｃｎは、トランジスタ７２と７４か
ら成るＣＭＯＳインバータの出力側で格子状に引き回し
た金属配線７００と、この配線の周囲の電源電圧に設定
された集積回路シリコン基板７０２、図４には示してい
ない金属電源配線７０４（これは基板７０２とスルーホ
ールを通して接続している）、金属接地配線７０６のい
ずれか、あるいはそれらの組合せたものと、の間の絶縁
層７０８と７１０とによって形成する。キャパシタ素子
Ｃｐもこれと同様に形成できる。
【００２３】次に、図６〜図９を参照して、上記構成の
図２のインバータ装置の動作について説明する。先ず初
めに、図６に、入力信号ＩＮが０ボルトから５ボルトに
遷移そしてまた再び０ボルトに遷移した場合、その時の
遅延出力ＤＯ１，ＤＯ２，そしてインバータ出力ＯＵＴ
の波形を示す。図から分かるように、入力ＩＮが０ボル
トから５ボルトに立ち上がる時には、遅延出力ＤＯ２の
方がＤＯ１よりも急な傾斜（トランジスタ８４の方がト
ランジスタ７４よりもチャンネル幅が大きくＯＮ抵抗が
小さいため、キャパシタＣｐの方がＣｎより早く放電す
るため）で早く立ち下がって、トランジスタ６０を早く
ＯＮからＯＦＦへスイッチングし、そしてその後、ＤＯ
１がトランジスタ５０をＯＦＦからＯＮへスイッチング
し、これによって出力ＯＵＴが立ち上がって行く。この
時、ＤＯ２の遅延時間（ｔ2D1）はほぼ０.７５ナノ秒で
あり、ＤＯ１の遅延時間（ｔ1D1）はほぼ２.２５ナノ秒
である。一方、入力ＩＮが逆に５ボルトから０ボルトに
立ち下がるとき、今度はＤＯ１の方がＤＯ２よりも急な
傾斜（トランジスタ７２の方がトランジスタ８２よりも
チャンネル幅が大きくＯＮ抵抗が小さいため、キャパシ
タＣｎの方がＣｐより早く充電するため）で早く立ち上
がってトランジスタ５０を早くＯＮからＯＦＦへ切り換
え、その後ＤＯ２がトランジスタ６０をＯＦＦからＯＮ
に切り換え、これにより出力ＯＵＴが立ち下がり始め
る。この時のＤＯ１の遅延時間（ｔ1D 2）はほぼ０.７５
ナノ秒であり、ＤＯ２の遅延時間（ｔ2D2）はほぼ２.２
５ナノ秒である。
図２のインバータ装置の動作について説明する。先ず初
めに、図６に、入力信号ＩＮが０ボルトから５ボルトに
遷移そしてまた再び０ボルトに遷移した場合、その時の
遅延出力ＤＯ１，ＤＯ２，そしてインバータ出力ＯＵＴ
の波形を示す。図から分かるように、入力ＩＮが０ボル
トから５ボルトに立ち上がる時には、遅延出力ＤＯ２の
方がＤＯ１よりも急な傾斜（トランジスタ８４の方がト
ランジスタ７４よりもチャンネル幅が大きくＯＮ抵抗が
小さいため、キャパシタＣｐの方がＣｎより早く放電す
るため）で早く立ち下がって、トランジスタ６０を早く
ＯＮからＯＦＦへスイッチングし、そしてその後、ＤＯ
１がトランジスタ５０をＯＦＦからＯＮへスイッチング
し、これによって出力ＯＵＴが立ち上がって行く。この
時、ＤＯ２の遅延時間（ｔ2D1）はほぼ０.７５ナノ秒で
あり、ＤＯ１の遅延時間（ｔ1D1）はほぼ２.２５ナノ秒
である。一方、入力ＩＮが逆に５ボルトから０ボルトに
立ち下がるとき、今度はＤＯ１の方がＤＯ２よりも急な
傾斜（トランジスタ７２の方がトランジスタ８２よりも
チャンネル幅が大きくＯＮ抵抗が小さいため、キャパシ
タＣｎの方がＣｐより早く充電するため）で早く立ち上
がってトランジスタ５０を早くＯＮからＯＦＦへ切り換
え、その後ＤＯ２がトランジスタ６０をＯＦＦからＯＮ
に切り換え、これにより出力ＯＵＴが立ち下がり始め
る。この時のＤＯ１の遅延時間（ｔ1D 2）はほぼ０.７５
ナノ秒であり、ＤＯ２の遅延時間（ｔ2D2）はほぼ２.２
５ナノ秒である。
【００２４】次に、図７を参照して、本発明のキャパシ
タＣｎ，Ｃｐを設けたインバータ装置の特性と、そのよ
うなキャパシタのない従来のインバータ装置（図２のも
のからキャパシタＣｎとＣｐを除いた回路）の特性とを
比較する。従来例のものでは、前述のようなインバータ
ＩＶ１，ＩＶ２自体のしきい値の違いにより、遅延出力
ＤＯ１’とＤＯ２’とは、立ち上がり立ち下がり共に、
ある程度の初期遅延時間差と、そして傾斜に若干の差が
ある。これに対し、本発明では、しきい値の違いに加え
ローパスフィルタが作用するため、遅延出力ＤＯ１とＤ
Ｏ２には、立ち上がり立ち下がり共に、傾斜により大き
な差が生じるため、従来とほぼ同程度の初期遅延時間差
にも拘わらず、遅延出力間の実効部分の遅延時間差が従
来のものよりも大きくなっている。例えば、（Ａ）にお
いて、遅延出力が５ボルトから上記の両しきい値を越え
て３ボルトに立ち下がる場合、従来ではほぼ０.７ナノ
秒の遅延時間差に対し、本発明では、１.２５ナノ秒の
時間差がある。一方、（Ｂ）において、遅延出力が０ボ
ルトから上記の両しきい値を越えて２ボルトに立ち上が
る場合、従来ではほぼ０.３５ナノ秒の遅延時間差に対
し、本発明では、１.１ナノ秒の時間差がある。この結
果、上記のように、主インバータ回路ＩＶ０のトランジ
スタ５０と６０とのＯＮ／ＯＦＦ動作により大きな時間
差が生じる。
タＣｎ，Ｃｐを設けたインバータ装置の特性と、そのよ
うなキャパシタのない従来のインバータ装置（図２のも
のからキャパシタＣｎとＣｐを除いた回路）の特性とを
比較する。従来例のものでは、前述のようなインバータ
ＩＶ１，ＩＶ２自体のしきい値の違いにより、遅延出力
ＤＯ１’とＤＯ２’とは、立ち上がり立ち下がり共に、
ある程度の初期遅延時間差と、そして傾斜に若干の差が
ある。これに対し、本発明では、しきい値の違いに加え
ローパスフィルタが作用するため、遅延出力ＤＯ１とＤ
Ｏ２には、立ち上がり立ち下がり共に、傾斜により大き
な差が生じるため、従来とほぼ同程度の初期遅延時間差
にも拘わらず、遅延出力間の実効部分の遅延時間差が従
来のものよりも大きくなっている。例えば、（Ａ）にお
いて、遅延出力が５ボルトから上記の両しきい値を越え
て３ボルトに立ち下がる場合、従来ではほぼ０.７ナノ
秒の遅延時間差に対し、本発明では、１.２５ナノ秒の
時間差がある。一方、（Ｂ）において、遅延出力が０ボ
ルトから上記の両しきい値を越えて２ボルトに立ち上が
る場合、従来ではほぼ０.３５ナノ秒の遅延時間差に対
し、本発明では、１.１ナノ秒の時間差がある。この結
果、上記のように、主インバータ回路ＩＶ０のトランジ
スタ５０と６０とのＯＮ／ＯＦＦ動作により大きな時間
差が生じる。
【００２５】次に、図８と図９を参照して、本発明と上
記従来例の各インバータ装置内のスイッチングにより生
じる電源電圧変動について、比較して説明する。図８
は、本発明における５ボルト電源電圧の変動を示したも
のであり、一方、図９は、従来例での５ボルト電源電圧
変動を示したものである。図から分かるように、従来例
では、５Ｖの電源電圧を中心として、およそ４.８５Ｖ
から５.２３Ｖまで、大きく変動しているのに対して、
本発明では、４.９６Ｖから５.１１Ｖまでと著しく電源
電圧変動の抑制効果を発揮している。
記従来例の各インバータ装置内のスイッチングにより生
じる電源電圧変動について、比較して説明する。図８
は、本発明における５ボルト電源電圧の変動を示したも
のであり、一方、図９は、従来例での５ボルト電源電圧
変動を示したものである。図から分かるように、従来例
では、５Ｖの電源電圧を中心として、およそ４.８５Ｖ
から５.２３Ｖまで、大きく変動しているのに対して、
本発明では、４.９６Ｖから５.１１Ｖまでと著しく電源
電圧変動の抑制効果を発揮している。
【００２６】以上に説明した実施例においては、遅延時
間は、０.７５ｎｓ、２.２５ｎｓを用いたが、これ以外
の値に選ぶこともできる。また、ローパスフィルタの構
成方法も、前述の配線層の組合せの中から選択可能であ
る。
間は、０.７５ｎｓ、２.２５ｎｓを用いたが、これ以外
の値に選ぶこともできる。また、ローパスフィルタの構
成方法も、前述の配線層の組合せの中から選択可能であ
る。
【００２７】
【発明の効果】以上に述べた本発明によれば、インバー
タ装置において、主インバータの１対のトランジスタ
に、より大きな時間差でスイッチングを起こさせること
ができるようになる。これにより、インバータ装置が電
源電圧あるいはこの電源に接続された他の回路に対し与
えるノイズを大いに低減させることができる。従って、
より高精度のアナログ回路と一緒に支えるインバータ装
置が得られる。
タ装置において、主インバータの１対のトランジスタ
に、より大きな時間差でスイッチングを起こさせること
ができるようになる。これにより、インバータ装置が電
源電圧あるいはこの電源に接続された他の回路に対し与
えるノイズを大いに低減させることができる。従って、
より高精度のアナログ回路と一緒に支えるインバータ装
置が得られる。
【図１】本発明による基本構成のインバータ装置の概略
図。
図。
【図２】図１の基本構成をより具体化したインバータ装
置の実施例を示す回路図。
置の実施例を示す回路図。
【図３】図２のローパスフィルタを集積回路上で実現す
るときの回路要素を示す図。
るときの回路要素を示す図。
【図４】集積回路上で形成した図３の配線容量即ちキャ
パシタの構造を示す平面図。
パシタの構造を示す平面図。
【図５】図４の線Ａ−Ａ’に沿った断面図。
【図６】図２のインバータ装置の特性を示すシミュレー
ションによる波形図であり、入力信号ＩＮが０ボルトか
ら５ボルトに遷移しそして再び０ボルトに遷移した場
合、その時の遅延出力ＤＯ１，ＤＯ２，そしてインバー
タ出力ＯＵＴの波形を示す。
ションによる波形図であり、入力信号ＩＮが０ボルトか
ら５ボルトに遷移しそして再び０ボルトに遷移した場
合、その時の遅延出力ＤＯ１，ＤＯ２，そしてインバー
タ出力ＯＵＴの波形を示す。
【図７】本発明のキャパシタＣｎ，Ｃｐを設けたインバ
ータ装置の特性と、そのようなキャパシタのない従来の
インバータ装置（図２のものからキャパシタＣｎとＣｐ
を除いた回路）の特性とを比較して示す、シミュレーシ
ョンによる波形図。
ータ装置の特性と、そのようなキャパシタのない従来の
インバータ装置（図２のものからキャパシタＣｎとＣｐ
を除いた回路）の特性とを比較して示す、シミュレーシ
ョンによる波形図。
【図８】本発明インバータ装置内のスイッチングにより
生じる５ボルト電源電圧の変動の様子を示す、シミュレ
ーションによる図。
生じる５ボルト電源電圧の変動の様子を示す、シミュレ
ーションによる図。
【図９】上記従来例のインバータ装置内のスイッチング
により生じる５ボルト電源電圧の変動の様子を示す、シ
ミュレーションによる図。
により生じる５ボルト電源電圧の変動の様子を示す、シ
ミュレーションによる図。
１，１０：入力端子
２，２０：出力端子
３：電源電圧導体
４：接地電圧導体
５，５０，７２，８２：ＰＭＯＳトランジスタ
６，６０，７４，８４：ＮＭＯＳトランジスタ
７，７０：第１可変遅延部
８，８０：第２可変遅延部
ＩＶ０：主インバータ回路
ＩＶ１，ＩＶ２：インバータ回路
ＬＰＦ１，ＬＰＦ２：ローパスフィルタ
３０，３２，３４：電源導体接続点
４０，４２，４４，４６，４８：接地導体接続部
ＤＯ１：第１遅延出力
ＤＯ２：第２遅延出力
Ｃｎ，Ｃｐ：キャパシタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 室田 敏夫
神奈川県厚木市長谷字仲町422−１ 日
本バー・ブラウン株式会社 厚木テクニ
カルセンター内
(72)発明者 在原 栄一
神奈川県厚木市長谷字仲町422−１ 日
本バー・ブラウン株式会社 厚木テクニ
カルセンター内
(72)発明者 濱崎 利彦
神奈川県厚木市長谷字仲町422−１ 日
本バー・ブラウン株式会社 厚木テクニ
カルセンター内
(56)参考文献 特開 平６−343023（ＪＰ，Ａ)
特開 平４−233820（ＪＰ，Ａ)
特開 平２−21721（ＪＰ，Ａ)
特開 平５−252010（ＪＰ，Ａ)
米国特許5120999（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0175
H03K 19/003
H03K 19/0948
Claims (9)
- 【請求項１】インバータ装置であって、 イ） 入力信号を受けるための入力端子と、出力信号を
発生するための出力端子と、 ロ） 第１の導電型の第１のトランジスタと第１の導電
型とは異なった第２の導電型の第２のトランジスタを含
む第１のインバータ回路であって、前記第１のトランジ
スタは、第１の電源電圧導体に接続した第１の電流搬送
電極と、前記出力端子に接続した第２の電流搬送電極
と、制御電極と、を有し、前記第２のトランジスタは、
第２の電源電圧導体に接続した第１の電流搬送電極と、
前記出力端子に接続した第２の電流搬送電極と、制御電
極と、を有する、前記の第１インバータ回路と、 ハ） 前記入力端子と前記第１トランジスタの前記制御
電極との間に接続しており、前記入力信号に応答して可
変遅延の第１の遅延出力信号を発生する、第１の可変遅
延手段であって、第１のキャパシタを含んでおり、また
前記第１トランジスタを導通状態にかつ前記第２トラン
ジスタを非導通状態にする第１の方向に前記入力信号が
変化するときには、第１の遅延を前記第１遅延出力信号
にもたせ、前記第１トランジスタを非導通状態にかつ前
記第２トランジスタを導通状態にする第２の方向に前記
入力信号が変化するときには、第１の遅延より短い第２
の遅延を前記第１遅延出力信号にもたせるようになっ
た、前記の第１の可変遅延手段と、 ニ） 前記入力端子と前記第２トランジスタの前記制御
電極との間に接続しており、前記入力信号に応答して可
変遅延の第２の遅延出力信号を発生する第２の可変遅延
手段であって、第２キャパシタを含んでおり、また前記
第１方向に前記入力信号が変化するときには、前記第１
遅延より短い第３の遅延を前記第２遅延出力信号にもた
せ、前記第２方向に前記入力信号が変化するときには、
前記第２遅延より長い第４の遅延を前記第２遅延出力信
号にもたせるようになった、前記の第２の可変遅延手段
と、を備えたインバータ装置。 - 【請求項２】請求項１記載の装置であって、 前記第１可変遅延手段は、 イ） 前記第１電源電圧導体と前記第２電源電圧導体と
の間に接続した少なくとも１段の第２のインバータ回路
と、 ロ） 該第２インバータ回路の出力を受けるように接続
した入力と、前記第１トランジスタの前記制御電極に接
続した出力とを有する、前記第１キャパシタを含む第１
のローパスフィルタと、を含み、 前記第２可変遅延手段は、 イ） 前記第１電源電圧導体と前記第２電源電圧導体と
の間に接続した少なくとも１段の第３のインバータ回路
と、 ロ） 該第３インバータ回路の出力を受けるように接続
した入力と、前記第２トランジスタの前記制御電極に接
続した出力とを有する、前記第２キャパシタを含む第２
のローパスフィルタと、を含むこと、を特徴とするイン
バータ装置。 - 【請求項３】請求項２記載の装置であって、 前記第２及び第３のインバータ回路の各々は、１段のイ
ンバータ回路から成ること、を特徴とするインバータ装
置。 - 【請求項４】請求項３記載の装置であって、 前記第２インバータ回路は、 イ） 前記第１導電型の第３のトランジスタであって、
前記第１電源電圧導体に接続した第１の電流搬送電極
と、第１の共通接続点に接続した第２の電流搬送電極
と、前記入力端子に接続した制御電極と、を有する前記
の第３のトランジスタと、 ロ） 前記第２導電型の第４のトランジスタであって、
前記第２電源電圧導体に接続した第１の電流搬送電極
と、前記第１共通接続点に接続した第２の電流搬送電極
と、前記入力端子に接続した制御電極と、を有する前記
の第４トランジスタと、を含み、 前記第３インバータ回路は、 イ） 前記第１導電型の第５のトランジスタであって、
前記第１電源電圧導体に接続した第１の電流搬送電極
と、第２の共通接続点に接続した第２の電流搬送電極
と、前記入力端子に接続した制御電極と、を有する前記
の第５のトランジスタと、 ロ） 前記第２導電型の第６のトランジスタであって、
前記第２電源電圧導体に接続した第１の電流搬送電極
と、前記第２共通接続点に接続した第２の電流搬送電極
と、前記入力端子に接続した制御電極と、を有する前記
の第６トランジスタと、を含むこと、を特徴とするイン
バータ装置。 - 【請求項５】請求項４に記載の装置であって、 前記第１導電型のトランジスタは、Ｐ型ＭＯＳトランジ
スタであり、 前記第２導電型のトランジスタは、Ｎ型ＭＯＳトランジ
スタであること、を特徴とするインバータ装置。 - 【請求項６】請求項５記載の装置であって、 前記第３トランジスタのチャンネル幅は、前記第４トラ
ンジスタのチャンネル幅より大きく、 前記第５トランジスタのチャンネル幅は、前記第６トラ
ンジスタのチャンネル幅より小さいこと、を特徴とする
インバータ装置。 - 【請求項７】請求項４から６のいずれかに記載の装置で
あって、 前記第１インバータ回路を前記第１と第２の電源電圧導
体に接続した各接続点は、前記第２及び第３のインバー
タ回路を前記第１と第２の電源電圧導体に接続した各接
続点から遠ざけたこと、を特徴とするインバータ装置。 - 【請求項８】請求項４から７のいずれかに記載の装置で
あって、 前記第１ローパスフィルタは、 イ） 前記第１共通接続点と前記第１トランジスタの制
御電極との間に接続した第１の抵抗器と、 ロ） 前記第１トランジスタの制御電極と前記第１及び
第２の電源電圧導体の一方又は双方に接続した前記第１
キャパシタと、を含み、 前記第２ローパスフィルタは、 イ） 前記第２共通接続点と前記第２トランジスタの制
御電極との間に接続した第２の抵抗器と、 ロ） 前記第２トランジスタの制御電極と前記第１及び
第２の電源電圧導体の一方又は双方に接続した前記第２
キャパシタと、を含むこと、を特徴とするインバータ装
置。 - 【請求項９】請求項８記載の装置であって、 該インバータ装置は、集積回路上で形成したものであ
り、 前記第１と第２の抵抗器は各々、配線抵抗で形成し、 前記第１キャパシタは、 イ）前記第１共通接続点と前記第１トランジスタの制御
電極とを接続する第１の金属配線と、 ロ）該第１金属配線の周囲にある、集積回路基板、金属
電源配線、又は金属接地配線と、 ハ）これらと前記第１金属配線との間にある絶縁層と、
によって形成し、 前記第２キャパシタは、 イ）前記第２共通接続点と前記第２トランジスタの制御
電極とを接続する第２の金属配線と、 ロ）該第２金属配線の周囲にある、前記集積回路基板、
前記金属電源配線、又は前記金属接地配線と、 ハ）これらと前記第２金属配線との間にある絶縁層と、
によって形成したこと、を特徴とするインバータ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19257094A JP3537500B2 (ja) | 1994-08-16 | 1994-08-16 | インバータ装置 |
| US08/496,501 US5694065A (en) | 1994-08-16 | 1995-06-29 | Switching control circuitry for low noise CMOS inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19257094A JP3537500B2 (ja) | 1994-08-16 | 1994-08-16 | インバータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0879045A JPH0879045A (ja) | 1996-03-22 |
| JP3537500B2 true JP3537500B2 (ja) | 2004-06-14 |
Family
ID=16293483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19257094A Expired - Lifetime JP3537500B2 (ja) | 1994-08-16 | 1994-08-16 | インバータ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5694065A (ja) |
| JP (1) | JP3537500B2 (ja) |
Families Citing this family (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838631A (en) | 1996-04-19 | 1998-11-17 | Integrated Device Technology, Inc. | Fully synchronous pipelined ram |
| US5872736A (en) * | 1996-10-28 | 1999-02-16 | Micron Technology, Inc. | High speed input buffer |
| US5917758A (en) * | 1996-11-04 | 1999-06-29 | Micron Technology, Inc. | Adjustable output driver circuit |
| US5920210A (en) * | 1996-11-21 | 1999-07-06 | Kaplinsky; Cecil H. | Inverter-controlled digital interface circuit with dual switching points for increased speed |
| US5949254A (en) * | 1996-11-26 | 1999-09-07 | Micron Technology, Inc. | Adjustable output driver circuit |
| US6115318A (en) | 1996-12-03 | 2000-09-05 | Micron Technology, Inc. | Clock vernier adjustment |
| US5838177A (en) * | 1997-01-06 | 1998-11-17 | Micron Technology, Inc. | Adjustable output driver circuit having parallel pull-up and pull-down elements |
| US5940608A (en) | 1997-02-11 | 1999-08-17 | Micron Technology, Inc. | Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal |
| US5920518A (en) | 1997-02-11 | 1999-07-06 | Micron Technology, Inc. | Synchronous clock generator including delay-locked loop |
| US5956502A (en) * | 1997-03-05 | 1999-09-21 | Micron Technology, Inc. | Method and circuit for producing high-speed counts |
| US5946244A (en) | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
| US5898638A (en) * | 1997-03-11 | 1999-04-27 | Micron Technology, Inc. | Latching wordline driver for multi-bank memory |
| US5870347A (en) | 1997-03-11 | 1999-02-09 | Micron Technology, Inc. | Multi-bank memory input/output line selection |
| US6014759A (en) * | 1997-06-13 | 2000-01-11 | Micron Technology, Inc. | Method and apparatus for transferring test data from a memory array |
| US6173432B1 (en) | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
| US5953284A (en) | 1997-07-09 | 1999-09-14 | Micron Technology, Inc. | Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same |
| US6044429A (en) | 1997-07-10 | 2000-03-28 | Micron Technology, Inc. | Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths |
| FR2767243B1 (fr) * | 1997-08-11 | 1999-10-08 | Matra Mhs | Dispositif adaptateur symetrique de commutation d'un signal logique |
| US6011732A (en) | 1997-08-20 | 2000-01-04 | Micron Technology, Inc. | Synchronous clock generator including a compound delay-locked loop |
| US5926047A (en) | 1997-08-29 | 1999-07-20 | Micron Technology, Inc. | Synchronous clock generator including a delay-locked loop signal loss detector |
| US6101197A (en) | 1997-09-18 | 2000-08-08 | Micron Technology, Inc. | Method and apparatus for adjusting the timing of signals over fine and coarse ranges |
| SG68690A1 (en) * | 1997-10-29 | 1999-11-16 | Hewlett Packard Co | Integrated circuit assembly having output pads with application specific characteristics and method of operation |
| US5923594A (en) * | 1998-02-17 | 1999-07-13 | Micron Technology, Inc. | Method and apparatus for coupling data from a memory device using a single ended read data path |
| US6115320A (en) | 1998-02-23 | 2000-09-05 | Integrated Device Technology, Inc. | Separate byte control on fully synchronous pipelined SRAM |
| US6269451B1 (en) | 1998-02-27 | 2001-07-31 | Micron Technology, Inc. | Method and apparatus for adjusting data timing by delaying clock signal |
| WO1999059249A1 (de) * | 1998-05-12 | 1999-11-18 | Infineon Technologies Ag | Verfahren und vorrichtung zum umschalten eines feldeffekttransistors |
| US6016282A (en) | 1998-05-28 | 2000-01-18 | Micron Technology, Inc. | Clock vernier adjustment |
| US6405280B1 (en) | 1998-06-05 | 2002-06-11 | Micron Technology, Inc. | Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence |
| US6060938A (en) * | 1998-08-19 | 2000-05-09 | Fairchild Semiconductor Corp. | Output buffer for reducing switching noise |
| US6338127B1 (en) | 1998-08-28 | 2002-01-08 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same |
| US6279090B1 (en) | 1998-09-03 | 2001-08-21 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device |
| US6349399B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
| US6029250A (en) | 1998-09-09 | 2000-02-22 | Micron Technology, Inc. | Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same |
| US6430696B1 (en) | 1998-11-30 | 2002-08-06 | Micron Technology, Inc. | Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same |
| US6374360B1 (en) | 1998-12-11 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for bit-to-bit timing correction of a high speed memory bus |
| US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
| US6198308B1 (en) * | 1999-03-30 | 2001-03-06 | Fairchild Semiconductor Corp. | Circuit for dynamic switching of a buffer threshold |
| JP4101973B2 (ja) * | 1999-05-21 | 2008-06-18 | 株式会社ルネサステクノロジ | 出力バッファ回路 |
| US6727729B2 (en) * | 2000-09-11 | 2004-04-27 | Broadcom Corporation | Linear buffer |
| US6472927B1 (en) * | 2000-10-30 | 2002-10-29 | Hewlett-Packard Compnay | Circuit having increased noise immunity and capable of generating a reference voltage or terminating a transmission line |
| US6801989B2 (en) | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
| US6838712B2 (en) * | 2001-11-26 | 2005-01-04 | Micron Technology, Inc. | Per-bit set-up and hold time adjustment for double-data rate synchronous DRAM |
| US20030231038A1 (en) * | 2002-06-13 | 2003-12-18 | Kenneth Koch | Pulse shaping circuit and method |
| US6759880B2 (en) | 2002-06-13 | 2004-07-06 | Hewlett-Packard Development Company, L.P. | Driver circuit connected to a switched capacitor and method of operating same |
| US6753708B2 (en) * | 2002-06-13 | 2004-06-22 | Hewlett-Packard Development Company, L.P. | Driver circuit connected to pulse shaping circuitry and method of operating same |
| US7187227B2 (en) * | 2002-08-07 | 2007-03-06 | Nippon Telegraph And Telephone Corporation | Driver circuit |
| US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
| TWI229499B (en) * | 2003-10-01 | 2005-03-11 | Toppoly Optoelectronics Corp | Voltage level shifting circuit |
| US7167038B2 (en) * | 2003-11-21 | 2007-01-23 | Texas Instruments Incorporated | Power efficiency control output buffer |
| US7049863B2 (en) * | 2004-07-13 | 2006-05-23 | Skyworks Solutions, Inc. | Output driver circuit with reduced RF noise, reduced power consumption, and reduced load capacitance susceptibility |
| US7078931B2 (en) * | 2004-07-14 | 2006-07-18 | Texas Instruments Incorporated | GTL output structure having a slew rate control restore circuit |
| CN100412754C (zh) * | 2004-12-17 | 2008-08-20 | 鸿富锦精密工业（深圳）有限公司 | 电源电压产生电路 |
| DE102004061738B4 (de) * | 2004-12-22 | 2007-06-28 | Infineon Technologies Ag | Treiberschaltung für Binärsignale |
| JP2006279883A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | ドライバ回路 |
| JP2008193144A (ja) * | 2007-01-31 | 2008-08-21 | Mitsumi Electric Co Ltd | サーマルヘッド駆動回路 |
| FR2953640B1 (fr) * | 2009-12-04 | 2012-02-10 | S O I Tec Silicon On Insulator Tech | Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante |
| US8604834B2 (en) * | 2010-08-23 | 2013-12-10 | Realtek Semiconductor Corp. | Received signal strength indicator and method thereof |
| CN103176922A (zh) * | 2011-12-23 | 2013-06-26 | 鸿富锦精密工业（深圳）有限公司 | Usb识别电路 |
| KR101911269B1 (ko) * | 2017-04-24 | 2018-10-24 | 엘지전자 주식회사 | 전력 변환 장치 및 이를 포함하는 공기 조화기 |
| US10958271B1 (en) | 2020-07-07 | 2021-03-23 | Micron Technology, Inc. | Output buffer having supply filters |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910004735B1 (ko) * | 1988-07-18 | 1991-07-10 | 삼성전자 주식회사 | 데이타 출력용 버퍼회로 |
| JP2573320B2 (ja) * | 1988-07-11 | 1997-01-22 | 株式会社東芝 | 出力バッファ回路 |
| US5017807A (en) * | 1990-07-05 | 1991-05-21 | At&T Bell Laboratories | Output buffer having capacitive drive shunt for reduced noise |
| US5041741A (en) * | 1990-09-14 | 1991-08-20 | Ncr Corporation | Transient immune input buffer |
| US5120999A (en) * | 1991-02-08 | 1992-06-09 | Texas Instruments Incorporated | Output-buffer noise-control circuit |
| US5220208A (en) * | 1991-04-29 | 1993-06-15 | Texas Instruments Incorporated | Circuitry and method for controlling current in an electronic circuit |
| US5367645A (en) * | 1992-06-12 | 1994-11-22 | National Semiconductor Corporation | Modified interface for parallel access EPROM |
| JP2968653B2 (ja) * | 1992-09-03 | 1999-10-25 | 日本電気株式会社 | 出力回路 |
| US5519344A (en) * | 1994-06-30 | 1996-05-21 | Proebsting; Robert J. | Fast propagation technique in CMOS integrated circuits |
-
1994
- 1994-08-16 JP JP19257094A patent/JP3537500B2/ja not_active Expired - Lifetime
-
1995
- 1995-06-29 US US08/496,501 patent/US5694065A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5694065A (en) | 1997-12-02 |
| JPH0879045A (ja) | 1996-03-22 |
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