JP2559858B2

JP2559858B2 - 電源回路

Info

Publication number: JP2559858B2
Application number: JP1240283A
Authority: JP
Inventors: トマス・ルードヴイヒ; ヘルムート・シエトラー; オツト・マルチン・ワグナー; ライナー・シイールケ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-10-11
Filing date: 1989-09-18
Publication date: 1996-12-04
Anticipated expiration: 2011-12-04
Also published as: EP0363505A1; US4967104A; JPH02123817A

Description

【発明の詳細な説明】 A.産業上の利用分野本発明は、CMOS技術の集積電源アンプで２つの電圧レ
ベルを切り換える際に、出力インピーダンスを所定値に
維持する回路に関する。

B.従来技術コンピュータの並列データ転送では、数個の電源アン
プのオン／オフを同時に切り換える必要がある。切り換
え（スイッチング）時に給電線に電流が変化すると、給
電線のインダクタンスＬにより、誘導の法則からu_L＝−
Ｌ（di/dt）の値をもつノイズ電圧u_Lが生じる。電源ア
ンプの同時スイッチング回数が多くなり、その速度が増
すと、すなわち出力インピーダンスが下がると、給電線
の不要ノイズ電圧が高くなる。すなわち１つの同じ半導
体チップ状の回路が影響を受け、正しく作動しなくなる
場合がある。スイッチング状態のままで出力線が他の半
導体チップに接続されている電源アンプは、誘起された
ノイズ電圧をこのチップに伝える。ここでのこの電圧が
受信回路によってデータの変更と解釈されれば機能障害
に至る。

コンピュータが継続作動する場合、上記のノイズ電圧
はラッチのスイッチングしきい値以下に保つ必要があ
る。これまで電源アンプは、同時スイッチングは望まし
くとも、ノイズ電圧を発生させるため不可能だったこと
から、複数のグループとしてまとめて組み付けられ、グ
ループが順次に切り換えられていた。しかしこれではデ
ータ転送速度が遅くなる。

欧州特許第86114537号（公開番号264470）から、数個
の電源アンプを同時に切り換える際に生じる上記のノイ
ズ電圧を低減する方法と回路が知られている。この特許
によると、ノイズ電圧が下がるのは、電圧アンプからの
出力信号の端部の傾きがデジタル制御回路を介して影響
を受けるためである。この場合、端部の傾きの実際の値
はクロック・パルス数を通じて記録され、このパルス
は、端部の傾きの接続時間に応じた測定間隔カウンタに
送られる。このような測定間隔を設けるため、電源アン
プの１つをリング・オシレータとしてこのパルスが別の
カウンタへ送られ、この状態はこのカウンタが一杯にな
るまで続く。端部の傾きの実際の値と公称値が比較さ
れ、その結果によって右／左シフト・レジスタのカウン
タが変更される。その並列出力は、制御線を介して電源
アンプの制御入力に影響し、これにより、スイッチング
経路に対して平行に切り換えられる出力トランジスタが
接続・切断されて端部の傾きが変えられる。

C.発明が解決しようとする問題点電源アンプ出力信号の端部の傾きをデジタル制御する
というこれまでの解決法では、リング・オシレータ、カ
ウンタ、比較回路、シフト・レジスタといったかなりの
回路を加えなければならない。またこれは、同期して作
動するデータ処理装置や、全体としては同期して作動す
る装置の中の非同期に作動する部分には採用できない。
本発明はこのような欠点をなくするものである。

D.問題点を解決するための手段本発明は、この目的を達成するために、電源アンプで
２つの電圧レベルを切り換える際に、出力インピーダン
スを所定値にまで上げる回路を提供する。スイッチング
時の一定時間内の電流変化したがって不要なノイズ電圧
は、電源アンプの出力インピーダンスを維持することに
伴って変化するからである。

本発明の利点は特に、本発明が明らかにする方法の実
施に必要な回路が、欧州特許出願第86114537号のものよ
り小型であることと、本発明を非同期に作動するデータ
処理装置、または全体としては同期して作動するシステ
ムの中の非同期に作動する部分にも採用できることにあ
る。

E.実施例第１図は、本発明の方法を実施する制御回路の回路図
であり、これによってCMOS技術の集積電源アンプの出力
インピーダンスは、第１電圧レベルから第２電圧レベル
へ、またはその逆へのスイッチング時に所定値に変えら
れる。制御回路は２つの部分からなり、電界効果トラン
ジスタ９および20、11および22の導電性並びに抵抗R3、
R4の構成以外は、いずれも同様な構造である。以下、電
界効果トランジスタはFETと略記する。制御回路の出力
はCPとCNの２つである。出力CPは第２図または第３図の
電力増幅器に印加され、そのＰ導電型電力段のFET26ま
たは26′の出力インピーダンスがこのFETのゲート電圧
に影響を与えるFET25または25′によって増大される。
電源段のｎ導電型FET30または30′の出力インピーダン
スを上げるよう働く。

制御回路の２つの部分はそれぞれ従来のCMOSの技術に
よる差動アンプであり、ｎ導電型FET1、２、３および1
2、13、14、ならびに負荷FETとして働くｐ導電型FET4、
５および15、16からなる。ｐ導電型FET4、５および15、
16のゲート電極はそれぞれ相互に接続されて、ｎ導電型
FET1、12のゲートとも接続されて、定電流源４をなす。
上記のゲート電極はFET2、４、13、15の接続点にもつな
がる。FET3、５、14、16の接続点はそれぞれ、差動アン
プの出力03、05をなす。ｎ導電型FET1、12のソースはそ
れぞれ、基準電位につながり、FET4、５、15、16のソー
ス電極は、動作電圧源の正極VHに接続される。

差動アンプの１つの入力I1またI4をなすｎ導電型FET
3、14のゲートは、２つの等しい抵抗R1、R2からなる分
圧器のタップに接続されている。この分圧器は動作電圧
源に並列接続され、タップＡでは動作電圧の値の半分の
電圧となる。FET2、４または13、15、および３、５また
は14、16からなる差動アンプの分路は両方とも同じ寸法
であって、差動アンプが平衡状態にあるときは定電流原
１または12から供給される電流の半分が両分路を流れ
る。差動アンプの出力03または05は、相補形FET6、７、
17、18からなるインバータの入力につながり、この相補
形FETの出04または06は、FET8、９、10または19、20、2
1からなる一連のFETの中間に位置するｐ導電型FET9また
はｎ導電型FET20のゲートに接続される。FET8および９
ならびに20および21の接続点はFET11まは22のゲートに
つながり、電源アンプの電源段26、26′または30、30′
をシミュレートする。

FET11または22はドレインには、抵抗R3またはR4の一
端が接続される。抵抗の値は電源アンプの出力インピー
ダンスの所望の上昇値またはその整数倍の値を表す。抵
抗R3またはR4の他端は、基準電位または動作電圧源の正
極VHに接続されている。FET11または22と抵抗R3またはR
4との接続点は、ｎ導電型FET2または13のゲートによっ
て構成される差動アンプのもう一方の入力I2またはI3に
接続されている。

第１図の制御回路に必要とされる、第３図の電源アン
プのもっとも重要な部分のシミュレーションとして、電
源段FET26′、30′のシミュレーションをFET11または22
が担当し、前段のFET23′、27′のシミュレーションを
ｎ導電型FET8およびｐ導電型FET21が担当し、付加FET2
5′、29′のシミュレーションを付加FET9、20が担当す
る。FET8および21のドレインはFET11または22のゲート
に接続されている。

連続的に導通するFET10、19が第１図にあるが、これ
は第２図の電源アンプの出力インピーダンスを上げるの
には必要ない。これらFETが必要なのは、第３図のもう
１つの電源アンプの基本部分をシミュレートするためで
ある。その重要性についてはこのアンプの説明とあわせ
て述べる。

第１図の制御回路の動作は以下のとおりである。

動作電圧が印加されると、同等の抵抗R1、R2からなる
分圧器のタップＡによって、動作電圧の振幅の半分の電
圧が差動アンプの基準入力（I1またはI4）であるFET3ま
たは14のゲートに印加される。

差動アンプの右手と左手の分路は寸法が同じため、FE
T1または12が供給する電流は、差動アンプの２つの分路
２、４および３、５ならびに13、15および14、16に等分
される。これは、FET2または13のゲート電位がFET3また
は14のそれと同じ、すなわちVH/₂ということを意味す
る。FET2または13のゲートはFET11と抵抗R3またはFET22
と抵抗R4の接続点に接続されるため、この接続点の電位
も同じくVH/₂である。これは、FET11または22のインピ
ーダンスが抵抗R3またはR4の値に等しいということを意
味する。

差動アンプ１ないし５または12ないし16の増幅された
出力電圧はそれぞれ、FET6、７、;17、18からなるイン
バータの出力04、;06に出力電圧として現れ、制御の基
本部である電源アンプ部をシミュレートするためだけで
なく、第２図に示した付加FET25、29のそれぞれのゲー
トにも印加される。制御回路の抵抗R3、R4によって予め
決められた電源段FET26または30の出力インピーダンス
は、次のようにして維持される。差動アンプを構成する
FET1ないし５の右手の分路を構成するFET3、５が左手よ
り電流を多く通す場合は出力03の電位が下がり、インバ
ータ６、７の出力04ではあがる。FET9はこれによって抵
抗が増し、FET8、９の接続点の電圧、よってFET11のゲ
ート電位が低下する。これによりFET11の導電性が増
し、FET11と抵抗R3十の接続点の電位が上がる。このよ
うに電位が上がるため、左手の分路のFET2は抵抗が下が
り、この状態は左の分路と右の分路の電流が再び等しく
なるまで続く。

FET1ないし５で構成される差動アンプを出03の電離が
上がる場合、インバータの出力04では電位が下がる。FE
T9はそのため導電性が高くなり、その結果、FET8、９の
接続点の電圧、よってFET11のゲートの電位が上がる。F
ET11の導電性が下がり、FET11と抵抗R3の接続点の電離
も下がる。この電位の低下は、差動アンプFET2、４から
なる左手分路とFET3、５からなる右手分路の両方に同じ
電流が流れるようになるまでFET2のゲートに伝えられ
る。

FET12ないし16で構成される差動アンプ右手の分等を
流れる電流が左手の分路より大きい場合、出力05の電圧
は低下し、インバータ17、18の出力06では増加し、よっ
てｎ導電型FET20のゲートでも増加する。このFET20の抵
抗が下がるから、FET20とｐ導電型FET21の接続点の電位
が下がり、よってｎ導電型FET22のゲートでも電位が下
がる。したがって、FET22の抵抗が大きくなり、FET22の
抵抗R4の接続点の電位が高くなる。この電圧上昇はFET1
3のゲートに伝わり、FET13の導電性が高くなる。この状
態は、FET12ないし16で構成される差動アンプ左手の分
路と右手の分路の両方で電流が再び同じになるまで続
く。

FET12ないし16からなる差動アンプの左手の分路を流
れる電流が右手の分路より大きい場合、出力05の電圧が
増加し、インバータ17、18の出力06の電圧が低下し、よ
ってｎ導電型FET20のゲートの電位が低下する。FET20の
抵抗が大きくなる結果、FET20とFET21の接続点の電圧が
上がり、よってｎ導電型FET22のゲートの電圧が高くな
る。FET22の抵抗が大きくなり、FET22と抵抗R4の接続点
の電圧が低くなる。この電圧の降下がFET13のゲートに
伝わり、FETF13の導電性が低くなる。この状態は、FET1
2ないし16からなる差動アンプの左手の分路と右手の分
路の両方で再び同じ電流が流れるようになるまで続く。

インバータ６、７または17、18の出力04または06の制
御電圧は、制御回路の出力CPまたはCNを通じて電源段FE
T26または30にも印可されるため、これらのFETは所定の
インピーダンスを示す。

第２図は、本発明を実施するための第１の電源アンプ
の回路図である。前段のFET23、24と27、28および電源
段のFET26、30からなる従来の構造と異なるのは、FET2
5、29を追加している点で、これらのFETの導電型は関連
する電源FETFと同じである。付加FETはそのドレインが
それぞれ前段の出力01たは02に接続され、そのソースが
動作電圧源の正極VHまたは基準電圧に接続された負極に
それぞれ接続されている。電源段のｎ導電型FET26に関
連するFET25のゲートには、制御回路の出力CPの制御電
圧が印加され、電源段のｎ導電型FET30に関連する付加F
ET29のゲートには、制御回路の出力CNの制御電圧が印加
される。２つの付加FETはしたがって間断なく導通す
る。

電源アンプの動作を説明するため、ここで出力が低電
位であるとき、電源アンプが高出力電位の状態に切り換
えられるものとする。この目的のため、そのデータ入力
DPに高レベルの信号が送られ、これによって前段のｎ導
電型FET23が導通し、負の電圧が電源段のｐ導電型FET26
のゲートに印加される。よってFET26は素早く導通し、
出力に破線で示した容量C_Oが動作電圧VHの値まですばや
く増加する。

電源段FET26のスイッチング時の時間に対する電流変
化と、これに関連するノイズ電圧u_L＝−Ldi/dtを下げる
ため、電源段FET26の出力インピーダンスが、付加FET25
によって予め決められた値まで次のようにして上げられ
る。ｐ電型付加FET25を流れる電流（大きさはそのゲー
トに印加される制御電圧による）は、前段のｎ導電型FE
T23を通り、これによりFET23の出力電圧が上がる。こう
して、電源段のｐ導電型FET26のゲート電圧が、このFET
26の出力インピーダンスが所要レベルに上がる程度に下
げられる。

電源アンプの出力電圧が高レベルから低レベルへ変化
する場合、負の電圧がそのデータ入力DNを通じて前段の
ｐ導電型でFET27のゲートに印加される。ここでｐ導電
型FET27は導通し、正電圧を電源段のｎ導電型FET30のゲ
ートに印加する。FET30はここで導通し、出力容量C_Oを
放電する。時間に対する放電電流の変化を抑えるため、
ｎ導電型付加FET29のゲートに正電圧が与えられ、これ
によりこのFETは導通し、電源段のｎ導電型FET30のゲー
トの正電荷が一部放出される。

第３図は、第２図による電源アンプを改良した実施例
の回路図である。第２図のFETは参照番号が同じで、ア
ポストロフィを付けてある。第３図による実施例の利点
は、第２図と比べた場合、電源アンプの出力０′で所要
レベルが得られた後、電流の流れが付加FET25′または2
9′および前段の２つの導電FET23′、28′によって遮断
されることと、その結果、DC電力損が生じないという点
にある。第２図による電源アンプと組み合わせた場合に
DC電力損が生じるのは、そのゲートに制御電圧が印加さ
れることで、電源アンプの出力０でレベルが変化しない
限りは、付加FETおよび前段のFET23または28が間断なく
導通するからである。

第３図による回路にはFET36または31が追加され、こ
れは付加FET25′または29′と直列に接続され、導電型
はこれと同じである。また、２つの相補形FET34、35ま
たは32、33も追加されている。これら相補形FETのゲー
トは相互に接続され、関連する電源段のFET26′または3
0′のゲートにもつながる。FET34のソースは基準電圧に
連なり、そのドレインはFET36のゲートと、ｐ導電型FET
35のドレインに接続されている。FET35のソースは電源
アンプの出力０′に接続される。ｐ導電型FET32のソー
スは動作電圧源の正極VHに接続され、そのドレインは、
付加FET29′と直列に接続されたFET31のゲートに接続さ
れる。ｎ導電型FET33のソースもFET31のゲートに接続さ
れ、FET31のドレインは電源アンプの出力０′に接続さ
れる。

回路の動作は、電源アンプの出力電圧が低レベルから
高レベルに変わるスイッチング動作とあわせて説明す
る。この目的で、電源アンプの入力DPに正電圧が与えら
れ、これにより前段のｎ導電型FET23′が導通し、負電
圧を最終段の導電型FET26′のゲートに印加する。

このFET26′はここで導通し、出力容量C_Oを充電し始
める。前段の出力01′の電圧はｐ導電型FET35のゲート
にも印加される。これによってこのトランジスタ35が導
通し、電源アンプの出力０′で上昇する電圧を、ｐ導電
型FET36のゲートに加える。これにより、当分の間FET36
が導通し、FET36、付加FET25′および前段のｎ導電型FE
T23′が導通する。付加トランジスタ25′の電流が前段
のｎ導電型FET23′を流れるとき、前段の出力01′に生
じる電圧の上昇により、スイッチング動作に必要な電源
アンプの出力インピーダンスが得られる。

出力電圧０′が高い値になるとすぐ、これはFET35を
通じてｐ導電型FET36のゲートにも印加される。FET36は
非導通状態になり、直列のFET36、25′、23′を流れる
電流は遮断されるため、DC電力損は生じない。

電源アンプが高出力レベルから低出力レベルに切り換
えられると、そのデータ入力DNは負電圧を受ける。前段
のｐ導電型FET27′が導通し、正電圧を電源段のｎ導電
型FET30′のゲートに印加する。このFETが導通し始め、
容量C_O放電する。付加FET29′のゲートには正電圧が印
加されるため、このFET29′が導通し、これと直列のｎ
導電型FET31も導通する。そのゲートが、出力０′の下
降する正電圧、をゲートが電源段のFET30′に接続され
た導通状態のFET33を通じて受け取るからである。２つ
のｎ導電型FET31、29′があるため、電源段のFET30′の
ゲートの電圧は、所要出力インピーダンスに応じてゆっ
くりと変化する。出力０′の電圧は、低い値になった
後、導通状態のFET33を通じて導通状態のFET31のゲート
にかかり、FET31はここで非導通状態となる、このよう
にして、電源アンプが付勢されていない間はDC電力損が
防止される。

FET32または34により、スイッチング動作の後で非導
通状態になったFET36または31のゲートは、次のスイッ
チング動作で再び放電し始め、これによって３回目のス
イッチング動作後、最初にFET36または29が再び導通す
る。

第１図による制御回路に必要な分圧器の抵抗R1、R2
は、半導体チップのｎウェル中に拡散したｐ導電型層と
して実現される。上昇後の所要出力インピーダンスを決
定する抵抗R3、R4は、ｎウェル内の拡散ｐ導電型層とし
てチップの内外いずれかに配置される。これら抵抗は分
離可能なヒューズを介して縁取り（切断）できる。温度
保証のためにはダイオードを直列に接続することができ
る。

電源段の電界効果トランジスタは、寸法が等しい電界
効果トランジスタを並列に複数個配置して構成できる。
この場合、第１図の制御回路の抵抗R3、R4は、このよう
に構成した電源段の電界効果トランジスタの所要出力イ
ンピーダンスの整数倍に対応する値である。この整数倍
の値は、並列に配置した電界効果トランジスタの個数か
ら求められる。

F.発明の効果上述のように、本発明は、電源アンプの２つの電圧レ
ベルを切り換える際に出力インピーダンスを所定値まで
上げる方法と回路を提供する。スイッチング時の一定時
間内の電流変化、したがって不要なノイズ電圧は、電源
アンプの出力インピーダンスの増加に伴って低下するか
らである。

【図面の簡単な説明】

第１図は、本発明の実施例の制御回路の回路図である。第２図は、本発明の実施例の第１の電源アンプの回路図
である。第３図は、本発明の別の実施例の電源アンプを示す回路
図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者オツト・マルチン・ワグナードイツ連邦共和国7031アルトドルフ、ブーヘンヴエーク36／１番地 (72)発明者ライナー・シイールケドイツ連邦共和国7250レオンベルク７、ラインシユトラーセ３番地

Claims

(57)【特許請求の範囲】

【請求項１】容量性負荷出力ラインに接続された電源段
トランジスタ（25、29）、データ入力に接続された前段
トランジスタ（23、24、27、28）、および該電源段トラ
ンジスタに接続された電力制御トランジスタ（25、29）
を有する電源アンプ回路と、第１の入力が電圧源に接続され、第２の入力がフィード
バック手段に接続された差動アンプを有し、上記フィー
ドバック手段は、抵抗インピーダンス（R3、R4）と直列
に接続され上記電源段トランジスタをシミュレートする
トランジスタ（11、22）、該シミュレート・トランジス
タをバイアスするために直列に配置されたトランジスタ
（８、９、10、19、20、21）、および該シミュレート・
トランジスタと該抵抗インピーダンスの結合点から上記
差動アンプの上記第２の入力へ接続する列辱手段を有
し、該第２の入力が上記第１の入力と等しくなるよう上
記差動アンプの出力によって上記シミュレート・トラン
ジスタの導通を制御する制御回路と、を備え、上記差動アンプの出力が、上記電源アンプ回路の上記電
力制御トランジスタの制御入力に印加され、電源アンプ
の出力レベルが切り替わるとき、ノイズを減少させるた
め上記電源段トランジスタの導通を制御して上記電源ア
ンプの出力段トランジスタのインピーダンスを維持する
ようにした電源回路。