JP3925710B2 - パルス幅調整回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、信号の立上り時間または立下り時間を調整して、そのパルス幅を変更する機能を備えるパルス幅調整回路に関するものである。
【０００２】
【従来の技術】
従来のパルス幅調整回路としては、例えば特許文献１の信号遅延回路のように、信号の立上り時間または立下り時間のどちらか一方を必ず調整する回路や、特許文献２のＣＭＯＳパルス遅延回路および特許文献３のパルス幅可変回路のように、信号の立上り時間および立下り時間の両方を必ず調整する回路、特許文献４のデューティ制御回路のように、しきい値を変えることでデューティ（パルス幅）を調整する回路等が知られている。
【０００３】
ここで、特許文献１の信号遅延回路は、第１型および第２型ＭＯＳトランジスタのゲートを互いに接続して入力端子とし、これらのソースを互いに異なる電源に接続し、これらのドレイン間に抵抗を接続し、これらの第１型および第２型ＭＯＳトランジスタドレインの一方に、片側が電源に接続された容量を接続して出力端子とし、入力信号の立上りまたは立下りを遅延するように構成したものである。
【０００４】
また、特許文献２のＣＭＯＳパルス遅延回路は、遅延を発生するインバータの２つのスイッチ手段のそれぞれにオン抵抗を可変にするための電圧制御可変抵抗素子を直列に配置したものである。
【０００５】
特許文献３のパルス幅可変回路は、入力手段と出力手段の間に並列に接続され、それぞれ制御電極に与えられた第１および第２の制御信号に基づき抵抗値の変化する第１および第２のトランジスタを有する第１および第２の電流路と、それぞれ第１および第２のトランジスタの抵抗値と相まって第１および第２の電流路における信号伝搬時間を設定する容量手段と、入力パルス信号のレベル変化を検出して、それぞれ第１および第２の電流路を相補的に開閉する第１および第２のスイッチング素子とを備え、第１および第２の制御信号に基づき第１および第２の電流路における各信号伝搬時間を変化させ、出力パルス信号における立上り時刻および立下り時刻を制御する構成としたものである。
【０００６】
特許文献４のデューティ制御回路は、ＰチャネルトランジスタおよびＮチャネルトランジスタで構成されるＣＭＯＳインバータと、ＣＭＯＳインバータのＰチャネルトランジスタに並列に接続されたＰチャネルトランジスタと、この並列に接続されたＰチャネルトランジスタのゲートに接続され、制御信号により、ゲートを入力端子または高電位側電源に切換接続するスイッチと、入力端が複数のＰチャネルトランジスタとＮチャネルトランジスタのドレインに接続された出力インバータとを備えるものである。
【０００７】
しかしながら、特許文献１〜３に関しては、信号の立上り時間または立下り時間の少なくとも一方が必ず調整されるので、調整が不要な信号に対しても調整が行われてしまうという問題があった。
【０００８】
また、特許文献４のように、信号のデューティを調整する場合、信号の立上り時間または立下り時間のどちらか一方のみを調整することができれば十分であるが、実際に回路を動作させてみないと立上り時間と立下り時間のどちらを調整すべきかを判断できないため、立上り時間と立下り時間の両方を調整可能なように素子を設けて回路が構成されている。このため、調整を施す必要がない方の素子は無駄になってしまうという問題があった。
【０００９】
【特許文献１】
特開平５−１１０３９６号公報
【特許文献２】
特開平６−６１８０８号公報
【特許文献３】
特開平１０−２４２８１７号公報
【特許文献４】
特開平１０−３２７０５３号公報
【００１０】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、信号のパルス幅を調整しない、もしくはその立上り時間または立下り時間のどちらか一方だけを調整するように選択可能なパルス幅調整回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ソースが高電位側電源に、ゲートが入力端子に接続されたＰ型ＭＯＳトランジスタおよびソースが低電位側電源に、ゲートが前記入力端子に接続されたＮ型ＭＯＳトランジスタと、
一方の端子が、それぞれ第１および第２のスイッチング素子を介して、前記Ｐ型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳトランジスタのドレインに接続され、他方の端子が、それぞれ第３および第４のスイッチング素子を介して、前記Ｐ型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳトランジスタのドレインに接続された抵抗成分と、
前記抵抗成分の他方の端子と前記低電位側電源との間に接続された容量成分とを備えることを特徴とするパルス幅調整回路を提供するものである。
【００１２】
前記抵抗成分は、その抵抗値が可変できるものであるのが好ましい。
【００１３】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のパルス幅調整回路を詳細に説明する。
【００１４】
図１は、本発明のパルス幅調整回路の一実施形態の構成回路図である。
同図に示すパルス幅調整回路１０は、信号のパルス幅を調整することなく、もしくはその立上り時間または立下り時間のどちらか一方だけを選択的に調整して出力することのできるものであり、前段および後段のインバータ１２，１４と、４つのスイッチング素子１６ａ、１６ｂ、１６ｃ、１６ｄと、抵抗成分１８と、容量成分２０とを備えている。
【００１５】
前段のインバータ１２は、入力端子ＩＮに入力される信号を内部ノードＢ上に反転出力するものであり、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２２と、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２４とを備えている。ＰＭＯＳ２２のソースおよび基板は共に電源ＶＤＤに接続され、ＮＭＯＳ２４のソースおよび基板は共にグランドに接続されている。また、ＰＭＯＳ２２およびＮＭＯＳ２４のゲートは共に入力端子ＩＮに接続されている。
【００１６】
同様に、後段のインバータ１４は、内部ノードＢ上の信号を波形整形し、出力端子ＯＵＴから反転出力するものであり、ＰＭＯＳ２６と、ＮＭＯＳ２８とを備えている。ＰＭＯＳ２６のソースおよび基板は共に電源ＶＤＤに接続され、ＮＭＯＳ２８のソースおよび基板は共にグランドに接続されている。また、ＰＭＯＳ２６およびＮＭＯＳ２８のゲートは共に内部ノードＢに接続され、そのドレインは共に出力端子ＯＵＴに接続されている。
【００１７】
スイッチング素子１６ａ、１６ｃは、それぞれ前段のインバータ１２のＰＭＯＳ２２のドレインと内部ノードＡ，Ｂとの間に接続され、スイッチング素子１６ｂ、１６ｄは、それぞれＮＭＯＳ２４のドレインと内部ノードＡ，Ｂとの間に接続されている。すなわち、スイッチング素子１６ａ、１６ｂ、１６ｃ、１６ｄは前段のインバータ１２のＰＭＯＳ２２およびＮＭＯＳ２４のドレインと内部ノードＡ，Ｂとの間にブリッジ型に配置されている。
【００１８】
抵抗成分（抵抗手段）１８は、内部ノードＡと内部ノードＢとの間に直列に接続された５つの抵抗素子３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅと、これらの抵抗素子３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅに対してそれぞれ並列に接続された５つのスイッチング素子３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅとを備えている。
【００１９】
また、容量成分（容量手段）２０は、内部ノードＢとグランドとの間に接続されている。本実施形態の場合、容量成分２０は、内部ノードＢの配線容量、後段のインバータ１４のＰＭＯＳ２６およびＮＭＯＳ２８のゲートの入力容量等の寄生容量である。
【００２０】
次に、図２および図３に示すタイミングチャートを参照して、図１に示すパルス幅調整回路１０の動作を説明する。
【００２１】
図２は、入力端子ＩＮに入力される信号の立上り時間を調整して、ハイレベルのパルス幅を短くする場合のパルス幅調整回路１０の動作を表す。また、図３は、入力端子ＩＮに入力される信号の立下り時間を調整して、ハイレベルのパルス幅を長くする場合の動作を表す。
【００２２】
まず、図１に示すパルス幅調整回路１０において、スイッチング素子１６ｃ、１６ｄをオンすれば、前段のインバータ１２のＰＭＯＳ２２およびＮＭＯＳ２４のドレインは、それぞれスイッチング素子１６ｃ、１６ｄを介して共に内部ノードＢに接続される。この場合、入力端子ＩＮに入力される信号は、前段のインバータ１２により反転され、さらに後段のインバータ１４により反転されて出力端子ＯＵＴから出力される。
【００２３】
すなわち、入力端子ＩＮに入力される信号のパルス幅は何ら調整されることなく、出力端子ＯＵＴから出力される。
【００２４】
入力端子ＩＮに入力される信号のハイレベルのパルス幅を短くする場合、スイッチング素子１６ｂ、１６ｃがオン、スイッチング素子１６ａ、１６ｄがオフに設定される。これにより、前段のインバータ１２のＰＭＯＳ２２のドレインは、スイッチング素子１６ｃを介して内部ノードＢに接続される。一方、ＮＭＯＳ２４のドレインは、スイッチング素子１６ｂを介して内部ノードＡに接続され、さらに抵抗成分１８を介して内部ノードＢに接続される。
【００２５】
図２のタイミングチャートに示すように、入力端子ＩＮに入力される信号がハイレベルに立上ると、ＰＭＯＳ２２がオフ、ＮＭＯＳ２４がオンするが、ＮＭＯＳ２４のドレインは、スイッチング素子１６ｂを介して内部ノードＡに接続され、さらに抵抗成分１８を介して内部ノードＢに接続されているため、内部ノードＢは、抵抗成分１８の抵抗値Ｒと容量成分２０の容量値ＣからなるＲＣの時定数に応じてハイレベルからローレベルになだらかに変化する。
【００２６】
そして、内部ノードＢの電圧レベルが後段のインバータ１４のしきい値ＶT を下回ると、ＰＭＯＳ２６がオン、ＮＭＯＳ２８がオフとなり、出力端子ＯＵＴからハイレベルが出力される。図２のタイミングチャートに示すように、出力端子ＯＵＴから出力される信号のハイレベルのパルス幅は、抵抗成分１８の抵抗値Ｒと容量成分２０の容量値ＣからなるＲＣの時定数に従って、入力端子ＩＮに入力される信号のパルス幅よりも短くなる。
【００２７】
一方、図２のタイミングチャートに示すように、入力端子ＩＮに入力される信号がローレベルに立下ると、ＰＭＯＳ２２がオン、ＮＭＯＳ２４がオフするが、ＰＭＯＳ２２のドレインは、スイッチング素子１６ｃを介して内部ノードＢに接続されているため、内部ノードＢは、ローレベルからハイレベルに急峻に変化する。従って、後段のインバータ１４の出力端子ＯＵＴから出力される信号も急峻にハイレベルからローレベルに変化する。
【００２８】
これに対し、入力端子ＩＮに入力される信号のハイレベルのパルス幅を長くする場合、スイッチング素子１６ａ、１６ｄがオン、スイッチング素子１６ｂ、１６ｃがオフに設定される。これにより、前段のインバータ１２のＰＭＯＳ２２のドレインは、スイッチング素子１６ａを介して内部ノードＡに接続され、さらに抵抗成分１８を介して内部ノードＢに接続される。一方、ＮＭＯＳ２４のドレインは、スイッチング素子１６ｄを介して内部ノードＢに接続される。
【００２９】
図３のタイミングチャートに示すように、入力端子ＩＮに入力される信号がハイレベルに立上ると、ＰＭＯＳ２２がオフ、ＮＭＯＳ２４がオンするが、ＮＭＯＳ２４のドレインは、スイッチング素子１６ｄを介して内部ノードＢに接続されているため、内部ノードＢは、ハイレベルからローレベルに急峻に変化する。従って、後段のインバータ１４の出力端子ＯＵＴから出力される信号も急峻にローレベルからハイレベルに変化する。
【００３０】
一方、入力端子ＩＮに入力される信号がローレベルに立下ると、ＰＭＯＳ２２がオン、ＮＭＯＳ２４がオフするが、ＰＭＯＳ２２のドレインは、スイッチング素子１６ａを介して内部ノードＡに接続され、さらに抵抗成分１８を介して内部ノードＢに接続されているため、内部ノードＢは、抵抗成分１８の抵抗値Ｒと容量成分２０の容量値ＣからなるＲＣの時定数に応じてローレベルからハイレベルになだらかに変化する。
【００３１】
そして、内部ノードＢの電圧レベルが後段のインバータ１４のしきい値ＶT を上回ると、ＰＭＯＳ２６がオフ、ＮＭＯＳ２８がオンとなり、出力端子ＯＵＴからローレベルが出力される。図３のタイミングチャートに示すように、出力端子ＯＵＴから出力される信号のハイレベルのパルス幅は、抵抗成分１８の抵抗値Ｒと容量成分２０の容量値ＣからなるＲＣの時定数に従って、入力端子ＩＮに入力される信号のパルス幅よりも長くなる。
【００３２】
このように、本発明のパルス幅調整回路１０では、スイッチング素子１６ａ、１６ｂ、１６ｃ、１６ｄのオンオフを変更することにより、入力端子ＩＮに入力される信号をそのまま出力端子ＯＵＴから出力させることができる。そして、出力端子ＯＵＴから出力される信号に基づいて、入力端子ＩＮから入力される信号のパルス幅を調整しないようにするか、もしくはその立上り時間または立下り時間のどちらか一方だけを選択的に調整して、信号のパルス幅を変更することができる。
【００３３】
なお、上記実施形態において、抵抗成分１８のスイッチング素子３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅを全てオンすれば、抵抗成分１８の抵抗値Ｒは、これらのスイッチング素子３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ自身の抵抗値（寄生抵抗）となる。また、スイッチング素子３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅのうちの１つ以上をオフすれば、オフしたスイッチング素子の数に応じて抵抗成分１８の抵抗値Ｒを増大させることができ、出力端子ＯＵＴから出力される信号の立上り時間および立下り時間をさらに遅延させてパルス幅の長さを適宜変更することができる。
【００３４】
図１に示す例では、抵抗成分１８として、５つの抵抗素子３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅを使用し、スイッチング素子３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅをオンオフすることにより抵抗値を可変できるようにしているが、抵抗成分１８は、その抵抗値が可変できるものであるのが好ましく、その構成については何ら制限されない。また、抵抗成分１８および容量成分２０は、寄生抵抗成分および寄生容量成分であってもよいし、必要に応じて、抵抗素子および容量素子を必要数設ける構成としてもよい。また、前段および後段のインバータ１２，１４はインバータに限定されず、他のゲート素子等であってもよい。
【００３５】
本発明は、基本的に以上のようなものである。
以上、本発明のパルス幅調整回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００３６】
【発明の効果】
以上詳細に説明した様に、本発明のパルス幅調整回路は、ソースが高電位側電源に、ゲートが入力端子に接続されたＰ型ＭＯＳトランジスタおよびソースが低電位側電源に、ゲートが入力端子に接続されたＮ型ＭＯＳトランジスタと、一方の端子が、それぞれ第１および第２のスイッチング素子を介して、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのドレインに接続され、他方の端子が、それぞれ第３および第４のスイッチング素子を介して、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのドレインに接続された抵抗成分と、抵抗成分の他方の端子と低電位側電源との間に接続された容量成分とを備えるものである。
本発明のパルス幅調整回路では、出力端子から出力される信号に基づいて、入力端子から入力される信号のパルス幅を調整しないようにするか、もしくはその立上り時間または立下り時間のどちらか一方だけを選択的に調整して、信号のパルス幅を変更することができる。
これにより、本発明のパルス幅調整回路によれば、調整が不要な信号に対しても調整が行われるという無駄を無くすことができる。また、立上り時間および立下り時間両方の調整用の素子は不要であり、調整用の素子を立上り時間および立下り時間の調整用として共用できるため、無駄な素子を極力省くことができ、簡単な回路構成で実現することが可能であるという利点がある。
【図面の簡単な説明】
【図１】 本発明のパルス幅調整回路の一実施形態の構成回路図である。
【図２】 図１に示すパルス幅調整回路の動作を表す一実施形態のタイミングチャートである。
【図３】 図１に示すパルス幅調整回路の動作を表す別の実施形態のタイミングチャートである。
【符号の説明】
１０ パルス幅調整回路
１２，１４ インバータ
１６ａ、１６ｂ、１６ｃ、１６ｄ スイッチング素子
１８ 抵抗成分
２０ 容量成分
２２，２６ Ｐ型ＭＯＳトランジスタ
２４，２８ Ｎ型ＭＯＳトランジスタ
３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ 抵抗素子
３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ スイッチング素子
【発明の属する技術分野】
本発明は、信号の立上り時間または立下り時間を調整して、そのパルス幅を変更する機能を備えるパルス幅調整回路に関するものである。
【０００２】
【従来の技術】
従来のパルス幅調整回路としては、例えば特許文献１の信号遅延回路のように、信号の立上り時間または立下り時間のどちらか一方を必ず調整する回路や、特許文献２のＣＭＯＳパルス遅延回路および特許文献３のパルス幅可変回路のように、信号の立上り時間および立下り時間の両方を必ず調整する回路、特許文献４のデューティ制御回路のように、しきい値を変えることでデューティ（パルス幅）を調整する回路等が知られている。
【０００３】
ここで、特許文献１の信号遅延回路は、第１型および第２型ＭＯＳトランジスタのゲートを互いに接続して入力端子とし、これらのソースを互いに異なる電源に接続し、これらのドレイン間に抵抗を接続し、これらの第１型および第２型ＭＯＳトランジスタドレインの一方に、片側が電源に接続された容量を接続して出力端子とし、入力信号の立上りまたは立下りを遅延するように構成したものである。
【０００４】
また、特許文献２のＣＭＯＳパルス遅延回路は、遅延を発生するインバータの２つのスイッチ手段のそれぞれにオン抵抗を可変にするための電圧制御可変抵抗素子を直列に配置したものである。
【０００５】
特許文献３のパルス幅可変回路は、入力手段と出力手段の間に並列に接続され、それぞれ制御電極に与えられた第１および第２の制御信号に基づき抵抗値の変化する第１および第２のトランジスタを有する第１および第２の電流路と、それぞれ第１および第２のトランジスタの抵抗値と相まって第１および第２の電流路における信号伝搬時間を設定する容量手段と、入力パルス信号のレベル変化を検出して、それぞれ第１および第２の電流路を相補的に開閉する第１および第２のスイッチング素子とを備え、第１および第２の制御信号に基づき第１および第２の電流路における各信号伝搬時間を変化させ、出力パルス信号における立上り時刻および立下り時刻を制御する構成としたものである。
【０００６】
特許文献４のデューティ制御回路は、ＰチャネルトランジスタおよびＮチャネルトランジスタで構成されるＣＭＯＳインバータと、ＣＭＯＳインバータのＰチャネルトランジスタに並列に接続されたＰチャネルトランジスタと、この並列に接続されたＰチャネルトランジスタのゲートに接続され、制御信号により、ゲートを入力端子または高電位側電源に切換接続するスイッチと、入力端が複数のＰチャネルトランジスタとＮチャネルトランジスタのドレインに接続された出力インバータとを備えるものである。
【０００７】
しかしながら、特許文献１〜３に関しては、信号の立上り時間または立下り時間の少なくとも一方が必ず調整されるので、調整が不要な信号に対しても調整が行われてしまうという問題があった。
【０００８】
また、特許文献４のように、信号のデューティを調整する場合、信号の立上り時間または立下り時間のどちらか一方のみを調整することができれば十分であるが、実際に回路を動作させてみないと立上り時間と立下り時間のどちらを調整すべきかを判断できないため、立上り時間と立下り時間の両方を調整可能なように素子を設けて回路が構成されている。このため、調整を施す必要がない方の素子は無駄になってしまうという問題があった。
【０００９】
【特許文献１】
特開平５−１１０３９６号公報
【特許文献２】
特開平６−６１８０８号公報
【特許文献３】
特開平１０−２４２８１７号公報
【特許文献４】
特開平１０−３２７０５３号公報
【００１０】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、信号のパルス幅を調整しない、もしくはその立上り時間または立下り時間のどちらか一方だけを調整するように選択可能なパルス幅調整回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ソースが高電位側電源に、ゲートが入力端子に接続されたＰ型ＭＯＳトランジスタおよびソースが低電位側電源に、ゲートが前記入力端子に接続されたＮ型ＭＯＳトランジスタと、
一方の端子が、それぞれ第１および第２のスイッチング素子を介して、前記Ｐ型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳトランジスタのドレインに接続され、他方の端子が、それぞれ第３および第４のスイッチング素子を介して、前記Ｐ型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳトランジスタのドレインに接続された抵抗成分と、
前記抵抗成分の他方の端子と前記低電位側電源との間に接続された容量成分とを備えることを特徴とするパルス幅調整回路を提供するものである。
【００１２】
前記抵抗成分は、その抵抗値が可変できるものであるのが好ましい。
【００１３】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のパルス幅調整回路を詳細に説明する。
【００１４】
図１は、本発明のパルス幅調整回路の一実施形態の構成回路図である。
同図に示すパルス幅調整回路１０は、信号のパルス幅を調整することなく、もしくはその立上り時間または立下り時間のどちらか一方だけを選択的に調整して出力することのできるものであり、前段および後段のインバータ１２，１４と、４つのスイッチング素子１６ａ、１６ｂ、１６ｃ、１６ｄと、抵抗成分１８と、容量成分２０とを備えている。
【００１５】
前段のインバータ１２は、入力端子ＩＮに入力される信号を内部ノードＢ上に反転出力するものであり、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２２と、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２４とを備えている。ＰＭＯＳ２２のソースおよび基板は共に電源ＶＤＤに接続され、ＮＭＯＳ２４のソースおよび基板は共にグランドに接続されている。また、ＰＭＯＳ２２およびＮＭＯＳ２４のゲートは共に入力端子ＩＮに接続されている。
【００１６】
同様に、後段のインバータ１４は、内部ノードＢ上の信号を波形整形し、出力端子ＯＵＴから反転出力するものであり、ＰＭＯＳ２６と、ＮＭＯＳ２８とを備えている。ＰＭＯＳ２６のソースおよび基板は共に電源ＶＤＤに接続され、ＮＭＯＳ２８のソースおよび基板は共にグランドに接続されている。また、ＰＭＯＳ２６およびＮＭＯＳ２８のゲートは共に内部ノードＢに接続され、そのドレインは共に出力端子ＯＵＴに接続されている。
【００１７】
スイッチング素子１６ａ、１６ｃは、それぞれ前段のインバータ１２のＰＭＯＳ２２のドレインと内部ノードＡ，Ｂとの間に接続され、スイッチング素子１６ｂ、１６ｄは、それぞれＮＭＯＳ２４のドレインと内部ノードＡ，Ｂとの間に接続されている。すなわち、スイッチング素子１６ａ、１６ｂ、１６ｃ、１６ｄは前段のインバータ１２のＰＭＯＳ２２およびＮＭＯＳ２４のドレインと内部ノードＡ，Ｂとの間にブリッジ型に配置されている。
【００１８】
抵抗成分（抵抗手段）１８は、内部ノードＡと内部ノードＢとの間に直列に接続された５つの抵抗素子３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅと、これらの抵抗素子３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅに対してそれぞれ並列に接続された５つのスイッチング素子３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅとを備えている。
【００１９】
また、容量成分（容量手段）２０は、内部ノードＢとグランドとの間に接続されている。本実施形態の場合、容量成分２０は、内部ノードＢの配線容量、後段のインバータ１４のＰＭＯＳ２６およびＮＭＯＳ２８のゲートの入力容量等の寄生容量である。
【００２０】
次に、図２および図３に示すタイミングチャートを参照して、図１に示すパルス幅調整回路１０の動作を説明する。
【００２１】
図２は、入力端子ＩＮに入力される信号の立上り時間を調整して、ハイレベルのパルス幅を短くする場合のパルス幅調整回路１０の動作を表す。また、図３は、入力端子ＩＮに入力される信号の立下り時間を調整して、ハイレベルのパルス幅を長くする場合の動作を表す。
【００２２】
まず、図１に示すパルス幅調整回路１０において、スイッチング素子１６ｃ、１６ｄをオンすれば、前段のインバータ１２のＰＭＯＳ２２およびＮＭＯＳ２４のドレインは、それぞれスイッチング素子１６ｃ、１６ｄを介して共に内部ノードＢに接続される。この場合、入力端子ＩＮに入力される信号は、前段のインバータ１２により反転され、さらに後段のインバータ１４により反転されて出力端子ＯＵＴから出力される。
【００２３】
すなわち、入力端子ＩＮに入力される信号のパルス幅は何ら調整されることなく、出力端子ＯＵＴから出力される。
【００２４】
入力端子ＩＮに入力される信号のハイレベルのパルス幅を短くする場合、スイッチング素子１６ｂ、１６ｃがオン、スイッチング素子１６ａ、１６ｄがオフに設定される。これにより、前段のインバータ１２のＰＭＯＳ２２のドレインは、スイッチング素子１６ｃを介して内部ノードＢに接続される。一方、ＮＭＯＳ２４のドレインは、スイッチング素子１６ｂを介して内部ノードＡに接続され、さらに抵抗成分１８を介して内部ノードＢに接続される。
【００２５】
図２のタイミングチャートに示すように、入力端子ＩＮに入力される信号がハイレベルに立上ると、ＰＭＯＳ２２がオフ、ＮＭＯＳ２４がオンするが、ＮＭＯＳ２４のドレインは、スイッチング素子１６ｂを介して内部ノードＡに接続され、さらに抵抗成分１８を介して内部ノードＢに接続されているため、内部ノードＢは、抵抗成分１８の抵抗値Ｒと容量成分２０の容量値ＣからなるＲＣの時定数に応じてハイレベルからローレベルになだらかに変化する。
【００２６】
そして、内部ノードＢの電圧レベルが後段のインバータ１４のしきい値ＶT を下回ると、ＰＭＯＳ２６がオン、ＮＭＯＳ２８がオフとなり、出力端子ＯＵＴからハイレベルが出力される。図２のタイミングチャートに示すように、出力端子ＯＵＴから出力される信号のハイレベルのパルス幅は、抵抗成分１８の抵抗値Ｒと容量成分２０の容量値ＣからなるＲＣの時定数に従って、入力端子ＩＮに入力される信号のパルス幅よりも短くなる。
【００２７】
一方、図２のタイミングチャートに示すように、入力端子ＩＮに入力される信号がローレベルに立下ると、ＰＭＯＳ２２がオン、ＮＭＯＳ２４がオフするが、ＰＭＯＳ２２のドレインは、スイッチング素子１６ｃを介して内部ノードＢに接続されているため、内部ノードＢは、ローレベルからハイレベルに急峻に変化する。従って、後段のインバータ１４の出力端子ＯＵＴから出力される信号も急峻にハイレベルからローレベルに変化する。
【００２８】
これに対し、入力端子ＩＮに入力される信号のハイレベルのパルス幅を長くする場合、スイッチング素子１６ａ、１６ｄがオン、スイッチング素子１６ｂ、１６ｃがオフに設定される。これにより、前段のインバータ１２のＰＭＯＳ２２のドレインは、スイッチング素子１６ａを介して内部ノードＡに接続され、さらに抵抗成分１８を介して内部ノードＢに接続される。一方、ＮＭＯＳ２４のドレインは、スイッチング素子１６ｄを介して内部ノードＢに接続される。
【００２９】
図３のタイミングチャートに示すように、入力端子ＩＮに入力される信号がハイレベルに立上ると、ＰＭＯＳ２２がオフ、ＮＭＯＳ２４がオンするが、ＮＭＯＳ２４のドレインは、スイッチング素子１６ｄを介して内部ノードＢに接続されているため、内部ノードＢは、ハイレベルからローレベルに急峻に変化する。従って、後段のインバータ１４の出力端子ＯＵＴから出力される信号も急峻にローレベルからハイレベルに変化する。
【００３０】
一方、入力端子ＩＮに入力される信号がローレベルに立下ると、ＰＭＯＳ２２がオン、ＮＭＯＳ２４がオフするが、ＰＭＯＳ２２のドレインは、スイッチング素子１６ａを介して内部ノードＡに接続され、さらに抵抗成分１８を介して内部ノードＢに接続されているため、内部ノードＢは、抵抗成分１８の抵抗値Ｒと容量成分２０の容量値ＣからなるＲＣの時定数に応じてローレベルからハイレベルになだらかに変化する。
【００３１】
そして、内部ノードＢの電圧レベルが後段のインバータ１４のしきい値ＶT を上回ると、ＰＭＯＳ２６がオフ、ＮＭＯＳ２８がオンとなり、出力端子ＯＵＴからローレベルが出力される。図３のタイミングチャートに示すように、出力端子ＯＵＴから出力される信号のハイレベルのパルス幅は、抵抗成分１８の抵抗値Ｒと容量成分２０の容量値ＣからなるＲＣの時定数に従って、入力端子ＩＮに入力される信号のパルス幅よりも長くなる。
【００３２】
このように、本発明のパルス幅調整回路１０では、スイッチング素子１６ａ、１６ｂ、１６ｃ、１６ｄのオンオフを変更することにより、入力端子ＩＮに入力される信号をそのまま出力端子ＯＵＴから出力させることができる。そして、出力端子ＯＵＴから出力される信号に基づいて、入力端子ＩＮから入力される信号のパルス幅を調整しないようにするか、もしくはその立上り時間または立下り時間のどちらか一方だけを選択的に調整して、信号のパルス幅を変更することができる。
【００３３】
なお、上記実施形態において、抵抗成分１８のスイッチング素子３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅを全てオンすれば、抵抗成分１８の抵抗値Ｒは、これらのスイッチング素子３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ自身の抵抗値（寄生抵抗）となる。また、スイッチング素子３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅのうちの１つ以上をオフすれば、オフしたスイッチング素子の数に応じて抵抗成分１８の抵抗値Ｒを増大させることができ、出力端子ＯＵＴから出力される信号の立上り時間および立下り時間をさらに遅延させてパルス幅の長さを適宜変更することができる。
【００３４】
図１に示す例では、抵抗成分１８として、５つの抵抗素子３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅを使用し、スイッチング素子３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅをオンオフすることにより抵抗値を可変できるようにしているが、抵抗成分１８は、その抵抗値が可変できるものであるのが好ましく、その構成については何ら制限されない。また、抵抗成分１８および容量成分２０は、寄生抵抗成分および寄生容量成分であってもよいし、必要に応じて、抵抗素子および容量素子を必要数設ける構成としてもよい。また、前段および後段のインバータ１２，１４はインバータに限定されず、他のゲート素子等であってもよい。
【００３５】
本発明は、基本的に以上のようなものである。
以上、本発明のパルス幅調整回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００３６】
【発明の効果】
以上詳細に説明した様に、本発明のパルス幅調整回路は、ソースが高電位側電源に、ゲートが入力端子に接続されたＰ型ＭＯＳトランジスタおよびソースが低電位側電源に、ゲートが入力端子に接続されたＮ型ＭＯＳトランジスタと、一方の端子が、それぞれ第１および第２のスイッチング素子を介して、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのドレインに接続され、他方の端子が、それぞれ第３および第４のスイッチング素子を介して、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのドレインに接続された抵抗成分と、抵抗成分の他方の端子と低電位側電源との間に接続された容量成分とを備えるものである。
本発明のパルス幅調整回路では、出力端子から出力される信号に基づいて、入力端子から入力される信号のパルス幅を調整しないようにするか、もしくはその立上り時間または立下り時間のどちらか一方だけを選択的に調整して、信号のパルス幅を変更することができる。
これにより、本発明のパルス幅調整回路によれば、調整が不要な信号に対しても調整が行われるという無駄を無くすことができる。また、立上り時間および立下り時間両方の調整用の素子は不要であり、調整用の素子を立上り時間および立下り時間の調整用として共用できるため、無駄な素子を極力省くことができ、簡単な回路構成で実現することが可能であるという利点がある。
【図面の簡単な説明】
【図１】 本発明のパルス幅調整回路の一実施形態の構成回路図である。
【図２】 図１に示すパルス幅調整回路の動作を表す一実施形態のタイミングチャートである。
【図３】 図１に示すパルス幅調整回路の動作を表す別の実施形態のタイミングチャートである。
【符号の説明】
１０ パルス幅調整回路
１２，１４ インバータ
１６ａ、１６ｂ、１６ｃ、１６ｄ スイッチング素子
１８ 抵抗成分
２０ 容量成分
２２，２６ Ｐ型ＭＯＳトランジスタ
２４，２８ Ｎ型ＭＯＳトランジスタ
３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ 抵抗素子
３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ スイッチング素子
Claims (2)
- ソースが高電位側電源に、ゲートが入力端子に接続されたＰ型ＭＯＳトランジスタおよびソースが低電位側電源に、ゲートが前記入力端子に接続されたＮ型ＭＯＳトランジスタと、
一方の端子が、それぞれ第１および第２のスイッチング素子を介して、前記Ｐ型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳトランジスタのドレインに接続され、他方の端子が、それぞれ第３および第４のスイッチング素子を介して、前記Ｐ型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳトランジスタのドレインに接続された抵抗成分と、
前記抵抗成分の他方の端子と前記低電位側電源との間に接続された容量成分とを備えることを特徴とするパルス幅調整回路。 - 前記抵抗成分は、その抵抗値が可変できるものである請求項１に記載のパルス幅調整回路。
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